JPH0817294B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高入力抵抗増幅回路を含む半導体集積回路
に関するものである。

従来の技術 第４図は従来の高入力抵抗増幅回路を含む半導体集積
回路の回路図である。第４図において、１は電界効果ト
ランジスタ（以下、FETという）入力の差動増幅回路、
2,3,4はそれぞれ差動増幅回路１の正相入力端、逆相入
力端および出力端である。5,6はそれぞれ差動増幅回路
１の増幅率を定めるための帰還抵抗である。実際の半導
体集積回路では、それぞれの端は半導体集積回路の外部
に取り出されている場合や、半導体集積回路内部で結線
されている場合などがあるが、以下、正相入力端２と出
力端４のみが外部に取り出されている半導体集積回路に
ついて説明する。正相入力端２は通常、差動増幅回路１
の動作を正常に保つために、抵抗７などを通して適当な
直流電位に保たれていることが必要である。ここでは、
直流電圧発生回路（以下、直流バイアス回路という）８
により、抵抗７を介して直流電位が印加されている。9,
10はそれぞれ外部より正相入力端２に信号を与えるため
の結合容量と信号源である。

この差動増幅回路１は、高入力抵抗増幅器では第５図
で一例を示したようなFET入力差動増幅回路で構成され
る場合が多い。第５図において、11,12はそれぞれ差動
増幅器回路１の正相入力端２および逆相入力端３に接続
された入力FETを示し、13は出力抵抗を小さくするため
のNPNトランジスタであり、出力信号が差動増幅回路１
の出力端４に出力される。15および16は電流源、17,18
は入力段の負荷抵抗であり、電源ライン19に接続されて
いる。第５図に示される入力FET11,12として、Ｎ型半導
体内の比較的深いＰ形領域（以下、Ｐウエルという）内
に作られ、Ｎチヤンネルの上下のＰ形領域を共にゲート
として用いることができるＮチヤンネルの接合形FET
（以下、JEETという）が用いられる。以下、特にことわ
らない場合は、この構造のJFETを例として説明する。第
５図の差動増幅回路を構成要素として第４図のように接
続された半導体集積回路では、外部から見た正相入力端
２の入力抵抗はほぼ直流バイアス回路８と正相入力端２
とを結ぶ抵抗（以下、バイアス抵抗という）７の抵抗値
で定まり、数ＭΩ以上の入力抵抗が必要な場合には、通
常の半導体集積回路で用いられているような抵抗形成と
同一の手法では、実現が困難である。

これを解決して高入力抵抗を実現するために、従来、
FET入力差動増幅回路を含む半導体集積回路で用いられ
ている手法を、第６図を用いて説明する。第６図におい
て、入力バイアス抵抗は第５図のFETと同一手法で作ら
れるFET20で構成され、このFET20のチヤンネル部の形状
として、幅が狭く、ソース・ドレイン間距離の長いチヤ
ンネルを構成し、これにより、高抵抗を実現している。
この場合、FET20のゲートには、第６図に示したような
別のバイアス回路21に接続されているか、FETの特性に
よつては、接地電位または入力バイアス回路８に接続さ
れている。たとえばFETのしきい値電圧0.7Vのプロセス
で、チヤンネル幅６μｍ、ソース・ドレイン間距離15mm
のFETのチヤンネルを構成し、ゲートを入力バイアス回
路21に接続した場合、100MΩ程度の高抵抗が得られる。

発明が解決しようとする課題 上記従来の半導体集積回路の構成で高入力抵抗増幅器
を実現でき、信号源の内部インピーダンスが、ほぼ純粋
の抵抗とみなし得る条件では、良好な増幅特性が得られ
る。ところが、このような従来の半導体集積回路の構成
では、誘電体の圧電素子に発生する交流信号のように、
信号源の内部インピーダンスが容量性である場合には、
この入力信号の周波数によつて出力信号の振幅が変化す
るという問題が発生する。たとえば、FETを入力バイア
ス抵抗として使用する半導体集積回路で、第６図に示す
結合容量９として10PFを用いた場合、信号源10の周波数
が100Hzの場合では、5KHZの場合と比較して、半導体集
積回路の出力端４で6dBも出力信号が小さくなつてしま
うという問題を有していた。

本発明は、上記従来の問題を解決するものであり、FE
Tのチヤンネルを入力直流バイアス印加用抵抗として用
いる高入力抵抗増幅回路であつて、容量性の信号源に対
しても良好な周波数特性を有する差動増幅回路を含む半
導体集積回路を提供することを目的とするものである。

課題を解決するための手段 上記課題を解決するための本発明の半導体集積回路の
第１の発明は、差動対を成す入力用の第1,第２の電界効
果トランジスタで構成された差動増幅回路（１）と、前
記差動増幅回路の正相入力端（＋）と直流バイアス電位
点との間に接続された直流バイアス用の第３の電界効果
トランジスタ（22）とを具備した半導体集積回路であっ
て、前記差動増幅回路の出力端と逆相入力端（−）との
間に接続された第１の抵抗（５）と、前記逆相入力端と
接地点との間に直列接続された第2,第３の抵抗（23a,23
b）とを備え、前記差動増幅回路（１）の正相入力端に
信号源（10）の入力信号を与えると共に、前記第３の電
界効果トランジスタ（22）のゲートを前記第2,第３の抵
抗の中間接続点に接続したものである。

さらに、第２の発明は、差動対を成す入力用の第1,第
２の電界効果トランジスタで構成された差動増幅回路
（１）と、半導体基板（29）に形成された一導電型のウ
エル領域（28）と、前記ウエル領域内に離間して形成さ
れた逆導電型の第1,第２の拡散領域と、前記第1,第２の
拡散領域に挟まれた前記ウエル上に形成されたゲート領
域（31）とで構成された直流バイアス用の第３の電界効
果トランジスタ（30）とを具備した半導体集積回路であ
って、前記差動増幅回路の出力端と逆相入力端（−）と
の間に接続された第１の抵抗（５）と、前記逆相入力端
と接地点との間に直列接続された第2,第３の抵抗（23a,
23b）とを備え、前記差動増幅回路の正相入力端（＋）
に前記第１の拡散領域を接続して信号源（10）の入力信
号を与えると共に、前記第２の拡散領域を直流バイアス
電位点に接続し、前記ウエル領域（28）および前記ゲー
ト領域（31）を前記第2,第３の抵抗の中間接続点に共通
接続したものである。

作用 上記構成により、差動増幅回路（１）の負帰還路を構
成する第１〜第３の抵抗（5,23a,23b）によって、入力
信号と同相の出力信号の一部が、第３の電界効果トラン
ジスタ（22）のゲートに与えられ、差動増幅回路（１）
の正相入力端に入力信号が与えられた時、第３の電界効
果トランジスタ（22）のチャンネル部とゲートとの間の
電位変化量が少なくなり、信号源（10）側からみた入力
容量の実効的な値が小さくなり、内部インピーダンスの
高い容量性信号源からの信号を周波数依存性なしに増幅
することができる。

さらに、第２の発明は、直流バイアス用の第３の電界
効果トランジスタ（30）のゲート領域（31）とウエル領
域（28）を共通接続して、第2,第３の抵抗（23a,23b）
の中間接続点に接続するから、トランジスタ動作する第
３の電界効果トランジスタ（30）のチャンネル領域を最
も狭くすることができ、同一の入力容量値で最も高いバ
イアス用の高抵抗が得られる構造となり、形状を小さく
すれば同一の抵抗値で入力容量を最も小さくできる。

実施例 以下、本発明の一実施例について図面を参照しながら
説明する。

第１図は本発明の一実施例を示す半導体集積回路の回
路図であり、従来例と同一の部品に対しては同一の符号
を付し、その説明を省略する。第１図において、22は、
第４図の従来のものと同様、直流バイアス回路８と差動
増幅回路１の正相入力端の間に接続された直流バイアス
印加用FETであり、このFET22のゲートを、差動増幅回路
１の出力端４が帰還抵抗５を介して接続される差動増幅
回路１の逆相入力端３と接地間に接続された帰還抵抗23
a,23bの中間点に接続している。

以上のように構成された半導体集積回路について、以
下、その動作を説明する。第１図において、信号源10に
より差動増幅回路１の正相入力端２に信号が入力され、
差動増幅回路１により増幅されて、その出力端４に信号
が出力される。その際、出力信号は帰還抵抗5,23aを介
してFET22のゲートに入力される。このとき、FET22のゲ
ートに、差動増幅回路１の正相入力端２に入力される正
相入力信号と同相の信号が加えられることになり、この
正相入力信号により充放電するための電流が小さくなる
ので、第２図に示すような、FET22の高抵抗であるFETチ
ヤンネル部24とFET22のゲート25との間に存在する容量2
6が小さくなる。したがつて、正相入力端２からみた実
効容量が小さくなり、内部インピーダンスの高い容量性
信号源からの信号を周波数依存性なしに増幅することが
できる。

第１図で、入力結合容量９が10PFの条件で、帰還抵抗
５を1.5KΩ、帰還抵抗23aと23bをそれぞれ1.8KΩと8.4K
Ωに設定することにより、同一回路定数で高抵抗のFET2
2のゲートを直流電位に接続した従来の第６図の場合の
回路では出力端４の出力信号の変化は、入力信号の周波
数が100HZから5KHZにおいて6dBであつたが第１図のもの
では出力信号の変化を±0.5dB以内におさえることがで
きた。

さらに、以上本実施例ではFET22のＮチヤンネル上下
のＰ形領域をともにゲートとして用いた例を説明してき
たが、このFET22を含むＰウエルを直流電位に固定し、
Ｎチヤンネル上部のＰ形領域のみをゲートとして使用
し、第１図のように接続をした場合でも、上記と同様の
条件での出力信号の変化は、±2.5dB以内となり、上下
ゲートでない場合でも本実施例の効果は認められた。

さらに、本実施例ではFETとしてJEETを例に用いて説
明してきたが、FETとして絶縁ゲート電界効果トランジ
スタ（以下、MISFETという）を用いる場合でも同様の効
果が得られることは当然である。この場合、たとえばＮ
基板中のＰウエルの中に作られたＮチヤンネルMISFETを
考え、第３図に示すように通常、動作時の最低直流電位
に固定する必要のあるＰウエル27の領域とは独立に別電
位を印加し得るＰウエル28の領域内に構成したMISFET、
具体的には、たとえばＮ形半導体基板29中の独立したＰ
ウエル28内に作られたＮチヤンネルMISFET30を、高抵抗
用FETとして第１図の直流バイアス印加用FET22に用い、
このFETを含む領域のＰウエル28とゲート31とを接続す
ることにより、入力容量が小さくて最も高い値のバイア
ス抵抗を実現でき、最も効果的にすることができる。

発明の効果 以上のように本発明によれば、差動増幅回路の負帰還
路を構成する第１〜第３の抵抗によって、入力信号と同
相の出力信号の一部が、第３の電界効果トランジスタの
ゲートに与えられ、差動増幅回路の正相入力端に入力信
号が与えられた時、第３の電界効果トランジスタのチヤ
ンネル部とゲート間の電位変化量が少なくなり、信号源
側からみた入力容量の実効的な値を小さくすることがで
きる。

また、直流バイアス用の第３の電界効果トランジスタ
のゲート領域とウエル領域を共通接続して、第2,第３の
抵抗の中間接続点に接続すると、トランジスタ動作する
チャンネル領域を最も狭くすることができ、同一の入力
容量値でも最も高いバイアス用の高抵抗が得られる構造
にすることができ、最も効果的である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体集積回路の回路
図、第２図は同直流バイアス電解効果トランジスタを等
価回路で示した半導体集積回路の回路図、第３図は同半
導体集積回路の電界効果トランジスタの一例を示す構成
図、第４図は従来の半導体集積回路の回路図、第５図は
半導体集積回路の電界効果トランジスタ入力の差動増幅
回路の回路図、第６図は第４図の半導体集積回路を改善
した半導体集積回路の回路図である。 １……差動増幅回路、２……正相入力端、３……逆相入
力端、４……出力端、5,23,23a,23b……帰還抵抗、８…
…直流バイアス回路、11,12……入力FET、22,30……直
流バイアス印加用FET、24……FETチヤンネル部、27……
入力FETのＰウエル、28……直流バイアス印加用FETのＰ
ウエル、31……直流バイアス印加用FETのゲート。

Claims (2)

【特許請求の範囲】
1. 【請求項１】差動対を成す入力用の第1,第２の電界効果
   トランジスタで構成された差動増幅回路と、前記差動増
   幅回路の正相入力端と直流バイアス電位点との間に接続
   された直流バイアス用の第３の電界効果トランジスタと
   を具備した半導体集積回路であって、前記差動増幅回路
   の出力端と逆相入力端との間に接続された第１の抵抗
   と、前記逆相入力端と接地点との間に直列接続された第
   2,第３の抵抗とを備え、前記差動増幅回路の正相入力端
   に信号源の入力信号を与えると共に、前記第３の電界効
   果トランジスタのゲートを前記第2,第３の抵抗の中間接
   続点に接続した半導体集積回路。
2. 【請求項２】差動対を成す入力用の第1,第２の電界効果
   トランジスタで構成された差動増幅回路と、半導体基板
   に形成された一導電型のウエル領域と、前記ウエル領域
   内に離間して形成された逆導電型の第1,第２の拡散領域
   と、前記第1,第２の拡散領域に挟まれた前記ウエル上に
   形成されたゲート領域とで構成された直流バイアス用の
   第３の電界効果トランジスタとを具備した半導体集積回
   路であって、前記差動増幅回路の出力端と逆相入力端と
   の間に接続された第１の抵抗と、前記逆相入力端と接地
   点との間に直列接続された第2,第３の抵抗とを備え、前
   記差動増幅回路の正相入力端に前記第１の拡散領域を接
   続して信号源の入力信号を与えると共に、前記第２の拡
   散領域を直流バイアス電位点に接続し、前記ウエル領域
   および前記ゲート領域を前記第2,第３の抵抗の中間接続
   点に共通接続した半導体集積回路。