JPH11317628A - 増幅回路 - Google Patents
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- JPH11317628A JPH11317628A JP10124711A JP12471198A JPH11317628A JP H11317628 A JPH11317628 A JP H11317628A JP 10124711 A JP10124711 A JP 10124711A JP 12471198 A JP12471198 A JP 12471198A JP H11317628 A JPH11317628 A JP H11317628A
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H—ELECTRICITY
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- H03F2200/372—Noise reduction and elimination in amplifier
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 電源が低圧であっても、利得が高い増幅回路
を得る。 【解決手段】 被増幅信号ＲＦｉｎを受けるゲート、グ
ランドに電気的に接続されたソース、電源電圧ＶＤＤに
電気的に接続されたドレインを有するＭＯＳトランジス
タＭ１を備え、ＭＯＳトランジスタＭ１のゲートソース
間電圧Ｖｇｓが大きいほど、ＭＯＳトランジスタＭ１の
バックゲートソース間電圧Ｖｂｓを大きくさせることで
ＭＯＳトランジスタＭ１のスレッショルド電圧ＶＴを小
さくする。
を得る。 【解決手段】 被増幅信号ＲＦｉｎを受けるゲート、グ
ランドに電気的に接続されたソース、電源電圧ＶＤＤに
電気的に接続されたドレインを有するＭＯＳトランジス
タＭ１を備え、ＭＯＳトランジスタＭ１のゲートソース
間電圧Ｖｇｓが大きいほど、ＭＯＳトランジスタＭ１の
バックゲートソース間電圧Ｖｂｓを大きくさせることで
ＭＯＳトランジスタＭ１のスレッショルド電圧ＶＴを小
さくする。
Description
【０００１】
【発明の属する技術分野】この発明は、特に電源が低圧
であっても、利得が高い増幅回路に関する。
であっても、利得が高い増幅回路に関する。
【０００２】
【従来の技術】図１３はソースに負帰還インピーダンス
素子を接続した、従来のソース接地型の増幅回路を示す
回路図である。図１３において、Ｍ１はＮチャネルのＭ
ＯＳトランジスタ、Ｚ１、ＺＤ及びＺＳはそれぞれ直流
パスを有するインピーダンス素子、Ｐ１は図示しない前
段の回路が接続される入力端子、ＲＦｉｎは入力端子Ｐ
１から伝搬してきた高周波の被増幅信号、Ｐ２は図示し
ない後段の回路が接続される出力端子、ＲＦｏｕｔは出
力端子Ｐ２に伝搬する出力信号、Ｖｇｓはソースに対す
るゲートの電圧（ゲートソース間電圧）、Ｉｄはドレイ
ン電流である。
素子を接続した、従来のソース接地型の増幅回路を示す
回路図である。図１３において、Ｍ１はＮチャネルのＭ
ＯＳトランジスタ、Ｚ１、ＺＤ及びＺＳはそれぞれ直流
パスを有するインピーダンス素子、Ｐ１は図示しない前
段の回路が接続される入力端子、ＲＦｉｎは入力端子Ｐ
１から伝搬してきた高周波の被増幅信号、Ｐ２は図示し
ない後段の回路が接続される出力端子、ＲＦｏｕｔは出
力端子Ｐ２に伝搬する出力信号、Ｖｇｓはソースに対す
るゲートの電圧（ゲートソース間電圧）、Ｉｄはドレイ
ン電流である。
【０００３】なお、インピーダンス素子とは、抵抗、キ
ャパシタ、インダクタ、あるいはそれらの組み合わせで
構成されたものを称す。また、直流パスとは、例えば抵
抗のように、インピーダンス素子の両端が直流的に接続
されたものを称す。
ャパシタ、インダクタ、あるいはそれらの組み合わせで
構成されたものを称す。また、直流パスとは、例えば抵
抗のように、インピーダンス素子の両端が直流的に接続
されたものを称す。
【０００４】まず、従来の増幅回路の構成について説明
する。ＭＯＳトランジスタＭ１は、ゲートが入力端子Ｐ
１に電気的に接続され、ソースがインピーダンス素子Ｚ
Ｓを介してグランドに電気的に接続され、ドレインがイ
ンピーダンス素子ＺＤ、続いてインピーダンス素子Ｚ１
を介して電源電圧ＶＤＤに電気的に接続され、バックゲ
ートがグランドに接続されている。出力端子Ｐ２はイン
ピーダンス素子Ｚ１及びインピーダンス素子ＺＤとの接
続点に電気的に接続されている。
する。ＭＯＳトランジスタＭ１は、ゲートが入力端子Ｐ
１に電気的に接続され、ソースがインピーダンス素子Ｚ
Ｓを介してグランドに電気的に接続され、ドレインがイ
ンピーダンス素子ＺＤ、続いてインピーダンス素子Ｚ１
を介して電源電圧ＶＤＤに電気的に接続され、バックゲ
ートがグランドに接続されている。出力端子Ｐ２はイン
ピーダンス素子Ｚ１及びインピーダンス素子ＺＤとの接
続点に電気的に接続されている。
【０００５】また、ＭＯＳトランジスタＭ１のソース、
ドレイン、ゲートのそれぞれにバイアスされる電位は、
ＭＯＳトランジスタＭ１がオン領域、すなわち、飽和領
域あるいは線形領域で動作するように設定されている。
ドレイン、ゲートのそれぞれにバイアスされる電位は、
ＭＯＳトランジスタＭ１がオン領域、すなわち、飽和領
域あるいは線形領域で動作するように設定されている。
【０００６】次に従来の増幅回路の動作を説明する。一
般にＭＯＳトランジスタＭ１の電気的な特性は式１で表
される。
般にＭＯＳトランジスタＭ１の電気的な特性は式１で表
される。
【０００７】
【数１】
【０００８】βは製造プロセスとデバイス構造とによっ
て定まる定数（トランスコンダクタンス定数）、ＶＴは
スレッショルド電圧である。なお、従来では、バックゲ
ートがグランドにバイアスされているため、スレッショ
ルド電圧ＶＴは常に一定（＝ＶＴ０）である。
て定まる定数（トランスコンダクタンス定数）、ＶＴは
スレッショルド電圧である。なお、従来では、バックゲ
ートがグランドにバイアスされているため、スレッショ
ルド電圧ＶＴは常に一定（＝ＶＴ０）である。
【０００９】式１を用いて、利得ＡＶは式２で表され
る。
る。
【００１０】
【数２】
【００１１】式２によると、高い利得ＡＶを得るなら
ば、インピーダンスＺ１またはゲートソース間電圧Ｖｇ
ｓを大きくすればよい。
ば、インピーダンスＺ１またはゲートソース間電圧Ｖｇ
ｓを大きくすればよい。
【００１２】
【発明が解決しようとする課題】しかしながら、インピ
ーダンスＺ１を大きくしすぎると、ＭＯＳトランジスタ
Ｍ１はドレインの電位が低くなるので増幅動作しなくな
る。また、一般的な半導体集積回路においてゲートソー
ス間電圧Ｖｇｓを電源電圧ＶＤＤ以上にバイアスするこ
とは困難である。したがって、ＭＯＳトランジスタＭ１
を増幅動作させるならば、インピーダンス素子Ｚ１やゲ
ートソース間電圧Ｖｇｓは、電源電圧ＶＤＤによる制限
内で設定しなければならない。よって、電源電圧ＶＤＤ
が低圧なほどインピーダンス素子Ｚ１やゲートソース間
電圧Ｖｇｓは大きくすることができないため、高い利得
ＡＶが得ることができないという問題点があった。
ーダンスＺ１を大きくしすぎると、ＭＯＳトランジスタ
Ｍ１はドレインの電位が低くなるので増幅動作しなくな
る。また、一般的な半導体集積回路においてゲートソー
ス間電圧Ｖｇｓを電源電圧ＶＤＤ以上にバイアスするこ
とは困難である。したがって、ＭＯＳトランジスタＭ１
を増幅動作させるならば、インピーダンス素子Ｚ１やゲ
ートソース間電圧Ｖｇｓは、電源電圧ＶＤＤによる制限
内で設定しなければならない。よって、電源電圧ＶＤＤ
が低圧なほどインピーダンス素子Ｚ１やゲートソース間
電圧Ｖｇｓは大きくすることができないため、高い利得
ＡＶが得ることができないという問題点があった。
【００１３】例えば、電源電圧ＶＤＤ＝０．５Ｖ、スレ
ッショルド電圧ＶＴ＝０．３５Ｖのような条件下では、
ＭＯＳトランジスタＭ１は増幅動作することは可能であ
るが、このときの利得ＡＶは低いものしか得ることがで
きない。
ッショルド電圧ＶＴ＝０．３５Ｖのような条件下では、
ＭＯＳトランジスタＭ１は増幅動作することは可能であ
るが、このときの利得ＡＶは低いものしか得ることがで
きない。
【００１４】本発明は、上記の問題点を解決するために
なされたものであり、電源が低圧であっても、利得が高
い増幅回路を得ることを目的とする。
なされたものであり、電源が低圧であっても、利得が高
い増幅回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、被増幅信号を受けるゲート、第１固定
電位側に電気的に接続されたソース、前記第１固定電位
より所定の電位差を有する第２固定電位側に電気的に接
続されたドレインを有する第１のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタのゲートソース間電
圧が大きいほど、前記第１のＭＯＳトランジスタのバッ
クゲートソース間電圧を大きくさせることで前記第１の
ＭＯＳトランジスタのスレッショルド電圧を小さくする
ためのバックゲートバイアス部とを備える。
課題解決手段は、被増幅信号を受けるゲート、第１固定
電位側に電気的に接続されたソース、前記第１固定電位
より所定の電位差を有する第２固定電位側に電気的に接
続されたドレインを有する第１のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタのゲートソース間電
圧が大きいほど、前記第１のＭＯＳトランジスタのバッ
クゲートソース間電圧を大きくさせることで前記第１の
ＭＯＳトランジスタのスレッショルド電圧を小さくする
ためのバックゲートバイアス部とを備える。
【００１６】本発明の請求項２に係る課題解決手段は、
前記第２固定電位と前記第１のＭＯＳトランジスタのド
レインとの間に接続され、前記第１のＭＯＳトランジス
タのドレイン電流を電圧に変換するための第１のインピ
ーダンス素子をさらに備える。
前記第２固定電位と前記第１のＭＯＳトランジスタのド
レインとの間に接続され、前記第１のＭＯＳトランジス
タのドレイン電流を電圧に変換するための第１のインピ
ーダンス素子をさらに備える。
【００１７】本発明の請求項３に係る課題解決手段にお
いて、前記バックゲートバイアス部は、前記第１のＭＯ
Ｓトランジスタのドレインと前記第１のインピーダンス
素子との接続点に電気的に接続されたゲート、前記第１
固定電位側に電気的に接続されたソースを有する第２の
ＭＯＳトランジスタと、前記第２固定電位と前記第２の
ＭＯＳトランジスタのドレインとの間に接続され、前記
第２のＭＯＳトランジスタのドレイン電流を電圧に変換
するための第２のインピーダンス素子とを含み、前記第
１のＭＯＳトランジスタのバックゲートは、前記第２の
ＭＯＳトランジスタのドレインと前記第２のインピーダ
ンス素子との接続点に電気的に接続される。
いて、前記バックゲートバイアス部は、前記第１のＭＯ
Ｓトランジスタのドレインと前記第１のインピーダンス
素子との接続点に電気的に接続されたゲート、前記第１
固定電位側に電気的に接続されたソースを有する第２の
ＭＯＳトランジスタと、前記第２固定電位と前記第２の
ＭＯＳトランジスタのドレインとの間に接続され、前記
第２のＭＯＳトランジスタのドレイン電流を電圧に変換
するための第２のインピーダンス素子とを含み、前記第
１のＭＯＳトランジスタのバックゲートは、前記第２の
ＭＯＳトランジスタのドレインと前記第２のインピーダ
ンス素子との接続点に電気的に接続される。
【００１８】本発明の請求項４に係る課題解決手段は、
前記第１のＭＯＳトランジスタのドレインと前記第１の
インピーダンス素子との接続点に電気的に接続された出
力端子をさらに備える。
前記第１のＭＯＳトランジスタのドレインと前記第１の
インピーダンス素子との接続点に電気的に接続された出
力端子をさらに備える。
【００１９】本発明の請求項５に係る課題解決手段は、
前記第２のＭＯＳトランジスタのドレインと前記第２の
インピーダンス素子との接続点に電気的に接続された出
力端子をさらに備える。
前記第２のＭＯＳトランジスタのドレインと前記第２の
インピーダンス素子との接続点に電気的に接続された出
力端子をさらに備える。
【００２０】本発明の請求項６に係る課題解決手段は、
前記第２のＭＯＳトランジスタのゲートソース間電圧が
大きいほど、前記第２のＭＯＳトランジスタのバックゲ
ートソース間電圧を大きくさせることで前記第２のＭＯ
Ｓトランジスタのスレッショルド電圧を小さくするため
の別のバックゲートバイアス部をさらに備える。
前記第２のＭＯＳトランジスタのゲートソース間電圧が
大きいほど、前記第２のＭＯＳトランジスタのバックゲ
ートソース間電圧を大きくさせることで前記第２のＭＯ
Ｓトランジスタのスレッショルド電圧を小さくするため
の別のバックゲートバイアス部をさらに備える。
【００２１】本発明の請求項７に係る課題解決手段は、
前記第２のＭＯＳトランジスタのドレインと前記第２の
インピーダンス素子との接続点に電気的に接続されたゲ
ート、前記第１固定電位側に電気的に接続されたソース
を有する第３のＭＯＳトランジスタと、前記第２固定電
位と前記第３のＭＯＳトランジスタのドレインとの間に
接続され、前記第３のＭＯＳトランジスタのドレイン電
流を電圧に変換するための第３のインピーダンス素子
と、前記第３のＭＯＳトランジスタのドレインと前記第
３のインピーダンス素子との接続点に電気的に接続され
た出力端子とをさらに備える。
前記第２のＭＯＳトランジスタのドレインと前記第２の
インピーダンス素子との接続点に電気的に接続されたゲ
ート、前記第１固定電位側に電気的に接続されたソース
を有する第３のＭＯＳトランジスタと、前記第２固定電
位と前記第３のＭＯＳトランジスタのドレインとの間に
接続され、前記第３のＭＯＳトランジスタのドレイン電
流を電圧に変換するための第３のインピーダンス素子
と、前記第３のＭＯＳトランジスタのドレインと前記第
３のインピーダンス素子との接続点に電気的に接続され
た出力端子とをさらに備える。
【００２２】本発明の請求項８に係る課題解決手段は、
前記第３のＭＯＳトランジスタのゲートソース間電圧が
大きいほど、前記第３のＭＯＳトランジスタのバックゲ
ートソース間電圧を大きくさせることで前記第３のＭＯ
Ｓトランジスタのスレッショルド電圧を小さくするため
の別のバックゲートバイアス部をさらに備える。
前記第３のＭＯＳトランジスタのゲートソース間電圧が
大きいほど、前記第３のＭＯＳトランジスタのバックゲ
ートソース間電圧を大きくさせることで前記第３のＭＯ
Ｓトランジスタのスレッショルド電圧を小さくするため
の別のバックゲートバイアス部をさらに備える。
【００２３】本発明の請求項９に係る課題解決手段にお
いて、前記バックゲートバイアス部は、前記第１のＭＯ
Ｓトランジスタのゲートとバックゲートとを電気的に接
続する接続部を含む。
いて、前記バックゲートバイアス部は、前記第１のＭＯ
Ｓトランジスタのゲートとバックゲートとを電気的に接
続する接続部を含む。
【００２４】本発明の請求項１０に係る課題解決手段に
おいて、前記接続部は、前記ゲートと前記バックゲート
とを短絡する配線からなる。
おいて、前記接続部は、前記ゲートと前記バックゲート
とを短絡する配線からなる。
【００２５】本発明の請求項１１に係る課題解決手段に
おいて、前記接続部は、前記第１のＭＯＳトランジスタ
のゲートを所定のインピーダンスを介して前記バックゲ
ートに電気的に接続するバイアス用インピーダンス素子
を含む。
おいて、前記接続部は、前記第１のＭＯＳトランジスタ
のゲートを所定のインピーダンスを介して前記バックゲ
ートに電気的に接続するバイアス用インピーダンス素子
を含む。
【００２６】本発明の請求項１２に係る課題解決手段に
おいて、前記バックゲートバイアス部は、前記第１のＭ
ＯＳトランジスタのゲートとバックゲートとを交流的に
接続するバイアス用インピーダンス素子と、前記第１の
ＭＯＳトランジスタのバックゲートと前記バイアス用イ
ンピーダンス素子との接続点に電気的に接続されたゲー
ト、前記第１固定電位側に電気的に接続されたソース、
定電流を受けるドレインを有するバイアス用ＭＯＳトラ
ンジスタとを含む。
おいて、前記バックゲートバイアス部は、前記第１のＭ
ＯＳトランジスタのゲートとバックゲートとを交流的に
接続するバイアス用インピーダンス素子と、前記第１の
ＭＯＳトランジスタのバックゲートと前記バイアス用イ
ンピーダンス素子との接続点に電気的に接続されたゲー
ト、前記第１固定電位側に電気的に接続されたソース、
定電流を受けるドレインを有するバイアス用ＭＯＳトラ
ンジスタとを含む。
【００２７】本発明の請求項１３に係る課題解決手段に
おいて、前記バイアス用ＭＯＳトランジスタのゲートと
前記バイアス用ＭＯＳトランジスタのバックゲートとは
電気的に接続されている。
おいて、前記バイアス用ＭＯＳトランジスタのゲートと
前記バイアス用ＭＯＳトランジスタのバックゲートとは
電気的に接続されている。
【００２８】本発明の請求項１４に係る課題解決手段に
おいて、前記第１のＭＯＳトランジスタのバックゲート
は半導体基板から絶縁されている。
おいて、前記第１のＭＯＳトランジスタのバックゲート
は半導体基板から絶縁されている。
【００２９】本発明の請求項１５に係る課題解決手段に
おいて、前記バックゲートバイアス部は、前記被増幅信
号が前記第１のＭＯＳトランジスタのゲートに伝搬して
いないときは、前記第１のＭＯＳトランジスタのバック
ゲートソース間電圧を小さくさせることで前記第１のＭ
ＯＳトランジスタのスレッショルド電圧を大きくする。
おいて、前記バックゲートバイアス部は、前記被増幅信
号が前記第１のＭＯＳトランジスタのゲートに伝搬して
いないときは、前記第１のＭＯＳトランジスタのバック
ゲートソース間電圧を小さくさせることで前記第１のＭ
ＯＳトランジスタのスレッショルド電圧を大きくする。
【００３０】
【発明の実施の形態】実施の形態１．図１は実施の形態
１のソース接地型の増幅回路を示す回路図である。図１
において、ＷはＭＯＳトランジスタＭ１のゲートとバッ
クゲートとを電気的に接続する接続部、Ｖｂｓはソース
に対するバックゲートの電圧（バックゲートソース間電
圧）、その他の符号は図１３に対応している。
１のソース接地型の増幅回路を示す回路図である。図１
において、ＷはＭＯＳトランジスタＭ１のゲートとバッ
クゲートとを電気的に接続する接続部、Ｖｂｓはソース
に対するバックゲートの電圧（バックゲートソース間電
圧）、その他の符号は図１３に対応している。
【００３１】実施の形態１の増幅回路の構成は、接続部
Ｗがゲートとバックゲートとを電気的に短絡し、その他
は図１３の従来回路と同様である。
Ｗがゲートとバックゲートとを電気的に短絡し、その他
は図１３の従来回路と同様である。
【００３２】なお、実施の形態１では、ＭＯＳトランジ
スタＭ１が第１のＭＯＳトランジスタ、グランドが第１
固定電位、電源電圧ＶＤＤがグランドより所定の電位差
を有する第２固定電位、インピーダンス素子Ｚ１が第１
のインピーダンス素子、接続部Ｗがバックゲートバイア
ス部である。
スタＭ１が第１のＭＯＳトランジスタ、グランドが第１
固定電位、電源電圧ＶＤＤがグランドより所定の電位差
を有する第２固定電位、インピーダンス素子Ｚ１が第１
のインピーダンス素子、接続部Ｗがバックゲートバイア
ス部である。
【００３３】接続部Ｗは、ＭＯＳトランジスタＭ１のゲ
ートとバックゲートとを電気的に接続できるものであれ
ばよく、例えば配線のみからなる。
ートとバックゲートとを電気的に接続できるものであれ
ばよく、例えば配線のみからなる。
【００３４】また、ＭＯＳトランジスタＭ１のソース及
びドレインにそれぞれ付加されているインピーダンス素
子ＺＳ及びインピーダンス素子ＺＤは、必要でなければ
設けなくてもよい。
びドレインにそれぞれ付加されているインピーダンス素
子ＺＳ及びインピーダンス素子ＺＤは、必要でなければ
設けなくてもよい。
【００３５】さらに、従来と同様に、ＭＯＳトランジス
タＭ１のソース、ドレイン、ゲートのそれぞれにバイア
スされる電位は、ＭＯＳトランジスタＭ１がオン領域、
すなわち、飽和領域あるいは線形領域で動作するように
設定されている。
タＭ１のソース、ドレイン、ゲートのそれぞれにバイア
スされる電位は、ＭＯＳトランジスタＭ１がオン領域、
すなわち、飽和領域あるいは線形領域で動作するように
設定されている。
【００３６】次に、実施の形態１の増幅回路の動作を説
明する。スレッショルド電圧ＶＴは式３で表される。
明する。スレッショルド電圧ＶＴは式３で表される。
【００３７】
【数３】
【００３８】φＦは表面電位と呼ばれる基板の不純物密
度で決まる定数、γは基板バイアス効果係数である。
度で決まる定数、γは基板バイアス効果係数である。
【００３９】被増幅信号ＲＦｉｎが大きくなると、バッ
クゲートソース間電圧Ｖｂｓはゲートソース間電圧Ｖｇ
ｓと共に大きくなる。バックゲートソース間電圧Ｖｂｓ
が大きいほど、式３より、スレッショルド電圧ＶＴが小
さくなる。したがって、式２より、ＭＯＳトランジスタ
Ｍ１の利得ＡＶは従来と比較して高くなる。
クゲートソース間電圧Ｖｂｓはゲートソース間電圧Ｖｇ
ｓと共に大きくなる。バックゲートソース間電圧Ｖｂｓ
が大きいほど、式３より、スレッショルド電圧ＶＴが小
さくなる。したがって、式２より、ＭＯＳトランジスタ
Ｍ１の利得ＡＶは従来と比較して高くなる。
【００４０】しかも、ゲートソース間電圧Ｖｇｓが大き
いほど、スレッショルド電圧ＶＴが小さくなるため、式
２より、従来と比較して大きなドレイン電流Ｉｄが流れ
る。特に、被増幅信号ＲＦｉｎが大きいほど、従来と比
較して、ドレイン電流Ｉｄの増加が顕著であるので、被
増幅信号ＲＦｉｎが大きくて出力信号ＲＦｏｕｔが大き
く変化するときに、出力端子Ｐ２における容量を高速に
充放電する。
いほど、スレッショルド電圧ＶＴが小さくなるため、式
２より、従来と比較して大きなドレイン電流Ｉｄが流れ
る。特に、被増幅信号ＲＦｉｎが大きいほど、従来と比
較して、ドレイン電流Ｉｄの増加が顕著であるので、被
増幅信号ＲＦｉｎが大きくて出力信号ＲＦｏｕｔが大き
く変化するときに、出力端子Ｐ２における容量を高速に
充放電する。
【００４１】また、ドレイン電流Ｉｄは、インピーダン
ス素子Ｚ１によって、電圧の出力信号ＲＦｏｕｔに変換
される。すなわち、入力端子Ｐ１に印加された被増幅信
号ＲＦｉｎの電圧が変動すると、ドレイン電流Ｉｄが変
動し、インピーダンス素子Ｚ１の電圧降下によって、出
力信号ＲＦｏｕｔの電圧が大きく変動する。
ス素子Ｚ１によって、電圧の出力信号ＲＦｏｕｔに変換
される。すなわち、入力端子Ｐ１に印加された被増幅信
号ＲＦｉｎの電圧が変動すると、ドレイン電流Ｉｄが変
動し、インピーダンス素子Ｚ１の電圧降下によって、出
力信号ＲＦｏｕｔの電圧が大きく変動する。
【００４２】また、従来と比較して大きなドレイン電流
Ｉｄが得られるため、ＭＯＳトランジスタＭ１のレイア
ウト面積を大きくしなくて済み、レイアウト面積を大き
くすることによる高周波特性の劣化が起きない。
Ｉｄが得られるため、ＭＯＳトランジスタＭ１のレイア
ウト面積を大きくしなくて済み、レイアウト面積を大き
くすることによる高周波特性の劣化が起きない。
【００４３】なお、１つの基板にＭＯＳトランジスタＭ
１以外にも複数のトランジスタを形成する場合は、図２
に示す３ウェル構造、または図３に示すＳＯＩ（Silico
n OnInsulator）構造等のように、例えばＰ基板の半導
体基板とバックゲートとが絶縁されていて、バックゲー
トの電位を複数のトランジスタの各々毎に分離できる構
造を有する基板を用いる。なお、図２及び図３におい
て、Ｇ、Ｓ、Ｄ、ＢＧがそれぞれＭＯＳトランジスタＭ
１のゲート、ソース、ドレイン、バックゲート端子に対
応する。このような構造によって、バックゲートの電位
がトランジスタ毎に制御可能になり、ＭＯＳトランジス
タＭ１のバックゲートの電位が他のトランジスタに影響
を与えないようにできる。
１以外にも複数のトランジスタを形成する場合は、図２
に示す３ウェル構造、または図３に示すＳＯＩ（Silico
n OnInsulator）構造等のように、例えばＰ基板の半導
体基板とバックゲートとが絶縁されていて、バックゲー
トの電位を複数のトランジスタの各々毎に分離できる構
造を有する基板を用いる。なお、図２及び図３におい
て、Ｇ、Ｓ、Ｄ、ＢＧがそれぞれＭＯＳトランジスタＭ
１のゲート、ソース、ドレイン、バックゲート端子に対
応する。このような構造によって、バックゲートの電位
がトランジスタ毎に制御可能になり、ＭＯＳトランジス
タＭ１のバックゲートの電位が他のトランジスタに影響
を与えないようにできる。
【００４４】実施の形態１を適用してノイズの低いアン
プを構成した例を図４に示す。図４において、１０はＭ
ＯＳトランジスタＭ１のゲート及びバックゲートにＤＣ
バイアスを与えるためのバイアス回路、Ｐ３はＤＣバイ
アスを印加するための端子、その他の符号は図１に対応
している。インピーダンス素子Ｚ１はインダクタであ
り、インピーダンス素子ＺＳ及びインピーダンス素子Ｚ
Ｄについては設けられていない。被増幅信号ＲＦｉｎは
キャパシタを介して入力端子Ｐ１に印加され、出力信号
ＲＦｏｕｔは出力端子Ｐ２からキャパシタを介して取り
出される。
プを構成した例を図４に示す。図４において、１０はＭ
ＯＳトランジスタＭ１のゲート及びバックゲートにＤＣ
バイアスを与えるためのバイアス回路、Ｐ３はＤＣバイ
アスを印加するための端子、その他の符号は図１に対応
している。インピーダンス素子Ｚ１はインダクタであ
り、インピーダンス素子ＺＳ及びインピーダンス素子Ｚ
Ｄについては設けられていない。被増幅信号ＲＦｉｎは
キャパシタを介して入力端子Ｐ１に印加され、出力信号
ＲＦｏｕｔは出力端子Ｐ２からキャパシタを介して取り
出される。
【００４５】また、ＭＯＳトランジスタＭ１のミラー効
果とチャネル長変調効果とを低減したい場合は、図５に
示すように、一定のバイアス電圧Ｖbiasを受けるゲー
ト、ＭＯＳトランジスタＭ１のドレインに接続されたソ
ース、インピーダンス素子Ｚ１に接続されたドレイン、
グランドに接続されたバックゲートを有するＭＯＳトラ
ンジスタＭを設ければよい。ＭＯＳトランジスタＭを設
けることは、実施の形態１に限らず、後述の実施の形態
２〜７についても適用してもよい。
果とチャネル長変調効果とを低減したい場合は、図５に
示すように、一定のバイアス電圧Ｖbiasを受けるゲー
ト、ＭＯＳトランジスタＭ１のドレインに接続されたソ
ース、インピーダンス素子Ｚ１に接続されたドレイン、
グランドに接続されたバックゲートを有するＭＯＳトラ
ンジスタＭを設ければよい。ＭＯＳトランジスタＭを設
けることは、実施の形態１に限らず、後述の実施の形態
２〜７についても適用してもよい。
【００４６】実施の形態２．図６は実施の形態２のソー
ス接地型の増幅回路を示す回路図である。図６におい
て、Ｍ２はＮチャネルのＭＯＳトランジスタ、Ｚ２は直
流パスを有するインピーダンス素子、その他の符号は図
１に対応している。
ス接地型の増幅回路を示す回路図である。図６におい
て、Ｍ２はＮチャネルのＭＯＳトランジスタ、Ｚ２は直
流パスを有するインピーダンス素子、その他の符号は図
１に対応している。
【００４７】次に、実施の形態２の増幅回路の構成を説
明する。ＭＯＳトランジスタＭ２は、ゲートがＭＯＳト
ランジスタＭ１のドレインとインピーダンス素子Ｚ１と
の接続点に電気的に接続され、ソースがグランドに電気
的に接続され、ドレインがインピーダンス素子Ｚ２を介
して電源電圧ＶＤＤに電気的に接続されている。ＭＯＳ
トランジスタＭ１のバックゲートはＭＯＳトランジスタ
Ｍ２とインピーダンス素子Ｚ２との接続点に電気的に接
続されている。ＭＯＳトランジスタＭ２のゲートとバッ
クゲートとは接続部Ｗ（別のバックゲートバイアス部）
を介して電気的に接続されている。出力端子Ｐ２はＭＯ
ＳトランジスタＭ２とインピーダンス素子Ｚ２との接続
点に接続されている。その他の構成は、実施の形態１と
同様である。
明する。ＭＯＳトランジスタＭ２は、ゲートがＭＯＳト
ランジスタＭ１のドレインとインピーダンス素子Ｚ１と
の接続点に電気的に接続され、ソースがグランドに電気
的に接続され、ドレインがインピーダンス素子Ｚ２を介
して電源電圧ＶＤＤに電気的に接続されている。ＭＯＳ
トランジスタＭ１のバックゲートはＭＯＳトランジスタ
Ｍ２とインピーダンス素子Ｚ２との接続点に電気的に接
続されている。ＭＯＳトランジスタＭ２のゲートとバッ
クゲートとは接続部Ｗ（別のバックゲートバイアス部）
を介して電気的に接続されている。出力端子Ｐ２はＭＯ
ＳトランジスタＭ２とインピーダンス素子Ｚ２との接続
点に接続されている。その他の構成は、実施の形態１と
同様である。
【００４８】なお、ＭＯＳトランジスタＭ２が第２のＭ
ＯＳトランジスタ、インピーダンス素子Ｚ２が第２のイ
ンピーダンス素子であり、ＭＯＳトランジスタＭ２、イ
ンピーダンス素子Ｚ２、接続部Ｗはバックゲートバイア
ス部１００に含まれる。
ＯＳトランジスタ、インピーダンス素子Ｚ２が第２のイ
ンピーダンス素子であり、ＭＯＳトランジスタＭ２、イ
ンピーダンス素子Ｚ２、接続部Ｗはバックゲートバイア
ス部１００に含まれる。
【００４９】また、必要であれば、ＭＯＳトランジスタ
Ｍ２のソースやドレインにもインピーダンス素子ＺＳや
インピーダンス素子ＺＤのようなインピーダンス素子を
設けてもよい。さらには、ＭＯＳトランジスタＭ１のバ
ックゲートやＭＯＳトランジスタＭ２のゲートにもイン
ピーダンス素子を設けてもよい。
Ｍ２のソースやドレインにもインピーダンス素子ＺＳや
インピーダンス素子ＺＤのようなインピーダンス素子を
設けてもよい。さらには、ＭＯＳトランジスタＭ１のバ
ックゲートやＭＯＳトランジスタＭ２のゲートにもイン
ピーダンス素子を設けてもよい。
【００５０】また、ＭＯＳトランジスタＭ２のバックゲ
ートはグランドに接続されていてもよい。
ートはグランドに接続されていてもよい。
【００５１】次に、実施の形態２の増幅回路の動作を説
明する。ＭＯＳトランジスタＭ１及びインピーダンス素
子Ｚ１は、逆相の電圧増幅回路を構成するため、入力端
子Ｐ１に印加された被増幅信号ＲＦｉｎの電圧は逆相に
増幅され、ＭＯＳトランジスタＭ２のゲート及びバック
ゲートに与えられる。これによって、実施の形態１で説
明したＭＯＳトランジスタＭ１と同様に、ＭＯＳトラン
ジスタＭ２のゲートソース間電圧Ｖｇｓ及びバックゲー
トソース間電圧Ｖｂｓが大きくなると、ＭＯＳトランジ
スタＭ２の利得ＡＶは高くなる。
明する。ＭＯＳトランジスタＭ１及びインピーダンス素
子Ｚ１は、逆相の電圧増幅回路を構成するため、入力端
子Ｐ１に印加された被増幅信号ＲＦｉｎの電圧は逆相に
増幅され、ＭＯＳトランジスタＭ２のゲート及びバック
ゲートに与えられる。これによって、実施の形態１で説
明したＭＯＳトランジスタＭ１と同様に、ＭＯＳトラン
ジスタＭ２のゲートソース間電圧Ｖｇｓ及びバックゲー
トソース間電圧Ｖｂｓが大きくなると、ＭＯＳトランジ
スタＭ２の利得ＡＶは高くなる。
【００５２】ＭＯＳトランジスタＭ２及びインピーダン
ス素子Ｚ２も逆相の電圧増幅回路を構成するため、ＭＯ
ＳトランジスタＭ２のドレインとインピーダンス素子Ｚ
２との接続点の電圧は被増幅信号ＲＦｉｎと同相とな
る。この接続点の電圧はＭＯＳトランジスタＭ１のバッ
クゲートに与えられる。したがって、ＭＯＳトランジス
タＭ１のバックゲートソース間電圧Ｖｂｓは、被増幅信
号ＲＦｉｎがＭＯＳトランジスタＭ１，Ｍ２によって同
相に増幅されたものであるため、被増幅信号ＲＦｉｎそ
のものを用いる実施の形態１と比較して、より大きくな
る。よって、ＭＯＳトランジスタＭ１の利得ＡＶは、実
施の形態１と比較して高くなる。また、より大きな被増
幅信号ＲＦｉｎが入力された際に、実施の形態１と比較
して、出力端子Ｐ２における容量をさらに高速に充放電
する。
ス素子Ｚ２も逆相の電圧増幅回路を構成するため、ＭＯ
ＳトランジスタＭ２のドレインとインピーダンス素子Ｚ
２との接続点の電圧は被増幅信号ＲＦｉｎと同相とな
る。この接続点の電圧はＭＯＳトランジスタＭ１のバッ
クゲートに与えられる。したがって、ＭＯＳトランジス
タＭ１のバックゲートソース間電圧Ｖｂｓは、被増幅信
号ＲＦｉｎがＭＯＳトランジスタＭ１，Ｍ２によって同
相に増幅されたものであるため、被増幅信号ＲＦｉｎそ
のものを用いる実施の形態１と比較して、より大きくな
る。よって、ＭＯＳトランジスタＭ１の利得ＡＶは、実
施の形態１と比較して高くなる。また、より大きな被増
幅信号ＲＦｉｎが入力された際に、実施の形態１と比較
して、出力端子Ｐ２における容量をさらに高速に充放電
する。
【００５３】また、入力端子Ｐ１は、ＭＯＳトランジス
タＭ１のバックゲートに電気的に接続されないので、Ｍ
ＯＳトランジスタＭ１のバックゲートソース間に寄生す
るダイオードと電気的に互いに分離され互いに影響を及
ぼし合わない。これによって、入力端子Ｐ１に接続され
る整合回路（図示せず）の構成を簡単にできる。特に、
被増幅信号ＲＦｉｎが高周波信号（例えばＬ帯域）の場
合に有効である。
タＭ１のバックゲートに電気的に接続されないので、Ｍ
ＯＳトランジスタＭ１のバックゲートソース間に寄生す
るダイオードと電気的に互いに分離され互いに影響を及
ぼし合わない。これによって、入力端子Ｐ１に接続され
る整合回路（図示せず）の構成を簡単にできる。特に、
被増幅信号ＲＦｉｎが高周波信号（例えばＬ帯域）の場
合に有効である。
【００５４】なお、ＭＯＳトランジスタＭ１のドレイン
及びインピーダンス素子Ｚ１の接続点とＭＯＳトランジ
スタＭ２のゲートとの間をキャパシタで結合し、ＭＯＳ
トランジスタＭ２のゲートとにＤＣバイアスを与えても
よい。
及びインピーダンス素子Ｚ１の接続点とＭＯＳトランジ
スタＭ２のゲートとの間をキャパシタで結合し、ＭＯＳ
トランジスタＭ２のゲートとにＤＣバイアスを与えても
よい。
【００５５】実施の形態３．図７は実施の形態３のソー
ス接地型の増幅回路を示す回路図である。実施の形態３
では、出力端子Ｐ２はＭＯＳトランジスタＭ１のドレイ
ンとインピーダンス素子Ｚ１との接続点に電気的に接続
されている。その他の構成は実施の形態２と同様であ
る。
ス接地型の増幅回路を示す回路図である。実施の形態３
では、出力端子Ｐ２はＭＯＳトランジスタＭ１のドレイ
ンとインピーダンス素子Ｚ１との接続点に電気的に接続
されている。その他の構成は実施の形態２と同様であ
る。
【００５６】この実施の形態３では、出力端子Ｐ２は、
実施の形態２のように、ＭＯＳトランジスタＭ１のバッ
クゲートに電気的に接続されないので、ＭＯＳトランジ
スタＭ１のバックゲートソース間に寄生するダイオード
と電気的に分離され互いに影響を及ぼし合わない。さら
に、ＭＯＳトランジスタＭ２のバックゲートを、ＭＯＳ
トランジスタＭ２のゲートから開放してグランドに接続
すれば、出力端子Ｐ２は、ＭＯＳトランジスタＭ２のバ
ックゲートにも電気的に接続されないので、ＭＯＳトラ
ンジスタＭ２のバックゲートソース間に寄生するダイオ
ードとも電気的に分離され互いに影響を及ぼし合わな
い。これによって、出力端子Ｐ２に接続される整合回路
（図示せず）の構成を簡単にできる。
実施の形態２のように、ＭＯＳトランジスタＭ１のバッ
クゲートに電気的に接続されないので、ＭＯＳトランジ
スタＭ１のバックゲートソース間に寄生するダイオード
と電気的に分離され互いに影響を及ぼし合わない。さら
に、ＭＯＳトランジスタＭ２のバックゲートを、ＭＯＳ
トランジスタＭ２のゲートから開放してグランドに接続
すれば、出力端子Ｐ２は、ＭＯＳトランジスタＭ２のバ
ックゲートにも電気的に接続されないので、ＭＯＳトラ
ンジスタＭ２のバックゲートソース間に寄生するダイオ
ードとも電気的に分離され互いに影響を及ぼし合わな
い。これによって、出力端子Ｐ２に接続される整合回路
（図示せず）の構成を簡単にできる。
【００５７】実施の形態４．図８は実施の形態４のソー
ス接地型の増幅回路を示す回路図である。図８におい
て、Ｍ３はＮチャネルのＭＯＳトランジスタ、Ｚ３は直
流パスを有するインピーダンス素子、その他の符号は図
６に対応している。
ス接地型の増幅回路を示す回路図である。図８におい
て、Ｍ３はＮチャネルのＭＯＳトランジスタ、Ｚ３は直
流パスを有するインピーダンス素子、その他の符号は図
６に対応している。
【００５８】次に、実施の形態４の増幅回路の構成を説
明する。ＭＯＳトランジスタＭ３のゲートはＭＯＳトラ
ンジスタＭ２のドレインとインピーダンス素子Ｚ２との
接続点に電気的に接続されている。ＭＯＳトランジスタ
Ｍ３のソースはグランドに電気的に接続されている。Ｍ
ＯＳトランジスタＭ３のドレインは、インピーダンス素
子Ｚ３を介して電源電圧ＶＤＤに電気的に接続されてい
る。ＭＯＳトランジスタＭ３のゲートとバックゲートと
は接続部（別のバックゲートバイアス部）を介して電気
的に接続されている。出力端子Ｐ２はＭＯＳトランジス
タＭ３のドレインとインピーダンス素子Ｚ３との接続点
に接続されている。その他の構成は、実施の形態２と同
様である。
明する。ＭＯＳトランジスタＭ３のゲートはＭＯＳトラ
ンジスタＭ２のドレインとインピーダンス素子Ｚ２との
接続点に電気的に接続されている。ＭＯＳトランジスタ
Ｍ３のソースはグランドに電気的に接続されている。Ｍ
ＯＳトランジスタＭ３のドレインは、インピーダンス素
子Ｚ３を介して電源電圧ＶＤＤに電気的に接続されてい
る。ＭＯＳトランジスタＭ３のゲートとバックゲートと
は接続部（別のバックゲートバイアス部）を介して電気
的に接続されている。出力端子Ｐ２はＭＯＳトランジス
タＭ３のドレインとインピーダンス素子Ｚ３との接続点
に接続されている。その他の構成は、実施の形態２と同
様である。
【００５９】なお、ＭＯＳトランジスタＭ３が第３のＭ
ＯＳトランジスタ、インピーダンス素子Ｚ３が第３のイ
ンピーダンス素子である。
ＯＳトランジスタ、インピーダンス素子Ｚ３が第３のイ
ンピーダンス素子である。
【００６０】また、必要であれば、ＭＯＳトランジスタ
Ｍ３のゲート、ソース又はドレインにインピーダンス素
子を設けてもよい。
Ｍ３のゲート、ソース又はドレインにインピーダンス素
子を設けてもよい。
【００６１】前述の実施の形態３では、実施の形態２と
比較して、出力端子Ｐ２は、ＭＯＳトランジスタＭ１の
ドレインとインピーダンス素子Ｚ１との接続点に電気的
に接続されているのでＭＯＳトランジスタＭ１のバック
ゲートソース間に寄生するダイオードと互いに影響を及
ぼし合わないという利点があるが、実施の形態２よりも
利得ＡＶが低くなる。
比較して、出力端子Ｐ２は、ＭＯＳトランジスタＭ１の
ドレインとインピーダンス素子Ｚ１との接続点に電気的
に接続されているのでＭＯＳトランジスタＭ１のバック
ゲートソース間に寄生するダイオードと互いに影響を及
ぼし合わないという利点があるが、実施の形態２よりも
利得ＡＶが低くなる。
【００６２】そこで、実施の形態４では、実施の形態２
の構成にＭＯＳトランジスタＭ３及びインピーダンス素
子Ｚ３からなる電圧増幅回路を付加することで、出力端
子Ｐ２がＭＯＳトランジスタＭ１のバックゲートソース
間に寄生するダイオードと電気的に分離され互いに影響
を及ぼし合わず、かつ、利得ＡＶを実施の形態２よりも
さらに大きくすることができる。
の構成にＭＯＳトランジスタＭ３及びインピーダンス素
子Ｚ３からなる電圧増幅回路を付加することで、出力端
子Ｐ２がＭＯＳトランジスタＭ１のバックゲートソース
間に寄生するダイオードと電気的に分離され互いに影響
を及ぼし合わず、かつ、利得ＡＶを実施の形態２よりも
さらに大きくすることができる。
【００６３】なお、ＭＯＳトランジスタＭ３のバックゲ
ートは、図８ではＭＯＳトランジスタＭ３のゲートに電
気的に接続されているが、ＭＯＳトランジスタＭ３のゲ
ートから開放してグランドに接続されていてもよい。
ートは、図８ではＭＯＳトランジスタＭ３のゲートに電
気的に接続されているが、ＭＯＳトランジスタＭ３のゲ
ートから開放してグランドに接続されていてもよい。
【００６４】さらに、図８では、ＭＯＳトランジスタＭ
３及びインピーダンス素子Ｚ３からなる１段の電圧増幅
回路を付加したが、多段の電圧増幅回路を付加してもよ
い。
３及びインピーダンス素子Ｚ３からなる１段の電圧増幅
回路を付加したが、多段の電圧増幅回路を付加してもよ
い。
【００６５】実施の形態５．図９は実施の形態５のソー
ス接地型の増幅回路を示す回路図である。図９におい
て、Ｚｉｎは直流パスを持つインピーダンス素子、その
他の符号は図１に対応している。
ス接地型の増幅回路を示す回路図である。図９におい
て、Ｚｉｎは直流パスを持つインピーダンス素子、その
他の符号は図１に対応している。
【００６６】実施の形態５の増幅回路の構成は、ＭＯＳ
トランジスタＭ１のゲートとバックゲートとをインピー
ダンス素子Ｚｉｎを介して電気的に接続する。その他の
構成は、実施の形態１と同様である。
トランジスタＭ１のゲートとバックゲートとをインピー
ダンス素子Ｚｉｎを介して電気的に接続する。その他の
構成は、実施の形態１と同様である。
【００６７】なお、実施の形態５では、インピーダンス
素子Ｚｉｎがバックゲートバイアス部に含まれるバイア
ス用インピーダンス素子である。
素子Ｚｉｎがバックゲートバイアス部に含まれるバイア
ス用インピーダンス素子である。
【００６８】インピーダンス素子Ｚｉｎが直流パスを有
するのは、例えば図４に示すバイアス回路１０を用いる
ことを想定しており、このバイアス回路１０が発生する
ＤＣバイアスをＭＯＳトランジスタＭ１のバックゲート
にも与えるためである。
するのは、例えば図４に示すバイアス回路１０を用いる
ことを想定しており、このバイアス回路１０が発生する
ＤＣバイアスをＭＯＳトランジスタＭ１のバックゲート
にも与えるためである。
【００６９】実施の形態５では、ＭＯＳトランジスタＭ
１のゲートはインピーダンス素子Ｚｉｎを介してバック
ゲートに接続されるため、入力端子Ｐ１がバックゲート
ソース間に寄生するダイオードと電気的に分離され互い
に影響を及ぼし合いにくくすることができる。よって、
入力端子Ｐ１に接続される整合回路（図示せず）の構成
を簡単にできる。さらに、インピーダンス素子Ｚｉｎを
整合回路の一部になるようにすれば整合回路の構成をよ
り簡単にできる。
１のゲートはインピーダンス素子Ｚｉｎを介してバック
ゲートに接続されるため、入力端子Ｐ１がバックゲート
ソース間に寄生するダイオードと電気的に分離され互い
に影響を及ぼし合いにくくすることができる。よって、
入力端子Ｐ１に接続される整合回路（図示せず）の構成
を簡単にできる。さらに、インピーダンス素子Ｚｉｎを
整合回路の一部になるようにすれば整合回路の構成をよ
り簡単にできる。
【００７０】なお、実施の形態５は、実施の形態２〜４
のＭＯＳトランジスタＭ２や実施の形態４のＭＯＳトラ
ンジスタＭ３についても適用してもよい。
のＭＯＳトランジスタＭ２や実施の形態４のＭＯＳトラ
ンジスタＭ３についても適用してもよい。
【００７１】実施の形態６．図１０は実施の形態６のソ
ース接地型の増幅回路を示す回路図である。図１０にお
いて、Ｍ０はＮチャネルのＭＯＳトランジスタ、ＺＳ０
は直流パスを有するインピーダンス素子、２０はバイア
ス電流Ｉbiasを任意に設定して発生する定電流源、その
他の符号は図９に対応している。
ース接地型の増幅回路を示す回路図である。図１０にお
いて、Ｍ０はＮチャネルのＭＯＳトランジスタ、ＺＳ０
は直流パスを有するインピーダンス素子、２０はバイア
ス電流Ｉbiasを任意に設定して発生する定電流源、その
他の符号は図９に対応している。
【００７２】次に、実施の形態６の増幅回路の構成を説
明する。ＭＯＳトランジスタＭ０のソースはインピーダ
ンス素子ＺＳ０を介してグランドに電気的に接続されて
いる。ＭＯＳトランジスタＭ０のドレインはバイアス電
流Ｉbiasを受ける。ＭＯＳトランジスタＭ０のゲートは
ＭＯＳトランジスタＭ１のバックゲート及びＭＯＳトラ
ンジスタＭ０のドレインに電気的に接続されている。Ｍ
ＯＳトランジスタＭ０のバックゲートは、グランドに電
気的に接続されている。その他の構成は、実施の形態５
と同様である。
明する。ＭＯＳトランジスタＭ０のソースはインピーダ
ンス素子ＺＳ０を介してグランドに電気的に接続されて
いる。ＭＯＳトランジスタＭ０のドレインはバイアス電
流Ｉbiasを受ける。ＭＯＳトランジスタＭ０のゲートは
ＭＯＳトランジスタＭ１のバックゲート及びＭＯＳトラ
ンジスタＭ０のドレインに電気的に接続されている。Ｍ
ＯＳトランジスタＭ０のバックゲートは、グランドに電
気的に接続されている。その他の構成は、実施の形態５
と同様である。
【００７３】なお、実施の形態６のインピーダンス素子
Ｚｉｎは交流パスを含み、直流パスを含まない。交流パ
スとは、例えばキャパシタのように、インピーダンス素
子の両端が交流的に接続されたものを称す。
Ｚｉｎは交流パスを含み、直流パスを含まない。交流パ
スとは、例えばキャパシタのように、インピーダンス素
子の両端が交流的に接続されたものを称す。
【００７４】また、実施の形態６では、ＭＯＳトランジ
スタＭ０がバイアス用ＭＯＳトランジスタ、インピーダ
ンス素子Ｚｉｎがバイアス用インピーダンス素子であ
り、ＭＯＳトランジスタＭ０、インピーダンス素子Ｚｉ
ｎ、インピーダンス素子ＺＳ０及び定電流源２０はバッ
クゲートバイアス部１００に含まれる。
スタＭ０がバイアス用ＭＯＳトランジスタ、インピーダ
ンス素子Ｚｉｎがバイアス用インピーダンス素子であ
り、ＭＯＳトランジスタＭ０、インピーダンス素子Ｚｉ
ｎ、インピーダンス素子ＺＳ０及び定電流源２０はバッ
クゲートバイアス部１００に含まれる。
【００７５】また、インピーダンス素子ＺＳ０は必要で
なければ設けなくてもよい。
なければ設けなくてもよい。
【００７６】さらに、ＭＯＳトランジスタＭ０のドレイ
ンとゲートを接続することによって、ＭＯＳトランジス
タＭ０がオンすることを確実にしている。
ンとゲートを接続することによって、ＭＯＳトランジス
タＭ０がオンすることを確実にしている。
【００７７】次に、実施の形態６の増幅回路の動作を説
明する。ＭＯＳトランジスタＭ０のゲートソース間電圧
Ｖｇｓは式１を用いて求めることができる。ＭＯＳトラ
ンジスタＭ０のグランドに対するゲートの電圧ＶＢは、
ＭＯＳトランジスタＭ０のゲートソース間電圧Ｖｇｓと
インピーダンス素子ＺＳ０の電圧を足し合わせたもので
あるので、式４のようになる。
明する。ＭＯＳトランジスタＭ０のゲートソース間電圧
Ｖｇｓは式１を用いて求めることができる。ＭＯＳトラ
ンジスタＭ０のグランドに対するゲートの電圧ＶＢは、
ＭＯＳトランジスタＭ０のゲートソース間電圧Ｖｇｓと
インピーダンス素子ＺＳ０の電圧を足し合わせたもので
あるので、式４のようになる。
【００７８】
【数４】
【００７９】実施の形態５では、ＭＯＳトランジスタＭ
１のバックゲートにＤＣバイアスを与えるために、イン
ピーダンス素子Ｚｉｎに直流パスを含ませた。一方、実
施の形態６では、電圧ＶＢがＤＣバイアスとしてＭＯＳ
トランジスタＭ１のバックゲートに与えられるので、イ
ンピーダンス素子Ｚｉｎに直流パスを持たせる必要がな
い。
１のバックゲートにＤＣバイアスを与えるために、イン
ピーダンス素子Ｚｉｎに直流パスを含ませた。一方、実
施の形態６では、電圧ＶＢがＤＣバイアスとしてＭＯＳ
トランジスタＭ１のバックゲートに与えられるので、イ
ンピーダンス素子Ｚｉｎに直流パスを持たせる必要がな
い。
【００８０】また、入力端子Ｐ１に印加された被増幅信
号ＲＦｉｎがＤＣバイアスを含まなくても、ＭＯＳトラ
ンジスタＭ１のゲート及びバックゲートにはバックゲー
トバイアス部１００によってＤＣバイアスを与えること
ができる。
号ＲＦｉｎがＤＣバイアスを含まなくても、ＭＯＳトラ
ンジスタＭ１のゲート及びバックゲートにはバックゲー
トバイアス部１００によってＤＣバイアスを与えること
ができる。
【００８１】また、ＭＯＳトランジスタＭ０はＭＯＳト
ランジスタＭ１と同様に周囲温度に影響されるため、周
囲温度に応じて適切なＤＣバイアスの設定が容易にな
る。
ランジスタＭ１と同様に周囲温度に影響されるため、周
囲温度に応じて適切なＤＣバイアスの設定が容易にな
る。
【００８２】また、図１１に示すように、ＭＯＳトラン
ジスタＭ０のバックゲートをＭＯＳトランジスタＭ０の
ゲートに電気的に接続することによって、ＭＯＳトラン
ジスタＭ１の接続と近いものにすれば、ＭＯＳトランジ
スタＭ０の周囲温度による影響がＭＯＳトランジスタＭ
１の周囲温度による影響にさらに近いものとなるため、
さらにＤＣバイアスの設定が容易になる。
ジスタＭ０のバックゲートをＭＯＳトランジスタＭ０の
ゲートに電気的に接続することによって、ＭＯＳトラン
ジスタＭ１の接続と近いものにすれば、ＭＯＳトランジ
スタＭ０の周囲温度による影響がＭＯＳトランジスタＭ
１の周囲温度による影響にさらに近いものとなるため、
さらにＤＣバイアスの設定が容易になる。
【００８３】図１２は、図１１に示す回路の変形例であ
る。図１２に示す回路では、被増幅信号ＲＦｉｎを常に
ＭＯＳトランジスタＭ１のゲートに与えるのではなく、
時分割、すなわち、所望期間のときに被増幅信号ＲＦｉ
ｎをＭＯＳトランジスタＭ１のゲートに与える。被増幅
信号ＲＦｉｎをＭＯＳトランジスタＭ１のゲートに与え
るか否かは、例えば一端が入力端子Ｐ１に接続され、他
端が被増幅信号ＲＦｉｎを受け、前記所望期間を示す制
御信号Ｃｔｒｌによってオン、オフが制御されるスイッ
チ２１によって行われる。制御信号Ｃｔｒｌは、定電流
源２０も制御する。
る。図１２に示す回路では、被増幅信号ＲＦｉｎを常に
ＭＯＳトランジスタＭ１のゲートに与えるのではなく、
時分割、すなわち、所望期間のときに被増幅信号ＲＦｉ
ｎをＭＯＳトランジスタＭ１のゲートに与える。被増幅
信号ＲＦｉｎをＭＯＳトランジスタＭ１のゲートに与え
るか否かは、例えば一端が入力端子Ｐ１に接続され、他
端が被増幅信号ＲＦｉｎを受け、前記所望期間を示す制
御信号Ｃｔｒｌによってオン、オフが制御されるスイッ
チ２１によって行われる。制御信号Ｃｔｒｌは、定電流
源２０も制御する。
【００８４】制御信号Ｃｔｒｌが前記所望期間を示すと
きは、スイッチ２１がオンして被増幅信号ＲＦｉｎはＭ
ＯＳトランジスタＭ１のゲートに与えられ、定電流源２
０はバイアス電流Ｉbiasを出力する。
きは、スイッチ２１がオンして被増幅信号ＲＦｉｎはＭ
ＯＳトランジスタＭ１のゲートに与えられ、定電流源２
０はバイアス電流Ｉbiasを出力する。
【００８５】一方、制御信号Ｃｔｒｌが前記所望期間と
異なるものを示すときは、スイッチ２１がオフして被増
幅信号ＲＦｉｎはＭＯＳトランジスタＭ１のゲートに与
えられず、定電流源２０はバイアス電流Ｉbiasを出力し
ない。バイアス電流Ｉbiasが流れないと、まず、電圧Ｖ
Ｂが低減し、ＭＯＳトランジスタＭ１のバックゲートソ
ース間電圧が低減するので、ＭＯＳトランジスタＭ１の
スレッショルド電圧が大きくなる。ＭＯＳトランジスタ
Ｍ１のスレッショルド電圧が大きいと、ＭＯＳトランジ
スタＭ１のドレインとソースとの間に流れる漏れ電流が
低減する。これによって、無駄に消費される電力が低減
できる。
異なるものを示すときは、スイッチ２１がオフして被増
幅信号ＲＦｉｎはＭＯＳトランジスタＭ１のゲートに与
えられず、定電流源２０はバイアス電流Ｉbiasを出力し
ない。バイアス電流Ｉbiasが流れないと、まず、電圧Ｖ
Ｂが低減し、ＭＯＳトランジスタＭ１のバックゲートソ
ース間電圧が低減するので、ＭＯＳトランジスタＭ１の
スレッショルド電圧が大きくなる。ＭＯＳトランジスタ
Ｍ１のスレッショルド電圧が大きいと、ＭＯＳトランジ
スタＭ１のドレインとソースとの間に流れる漏れ電流が
低減する。これによって、無駄に消費される電力が低減
できる。
【００８６】以上の変形例に限らず、バックゲートバイ
アス部を、被増幅信号ＲＦｉｎがＭＯＳトランジスタＭ
１のゲートに伝搬していないとき、すなわち、増幅回路
がオフ状態のときは、ＭＯＳトランジスタＭ１のバック
ゲートソース間電圧を小さくさせることでＭＯＳトラン
ジスタＭ１のスレッショルド電圧を大きくするように構
成すれば、ＭＯＳトランジスタＭ１のドレインとソース
との間に流れる漏れ電流が低減するので、無駄に消費さ
れる電力が低減できる。
アス部を、被増幅信号ＲＦｉｎがＭＯＳトランジスタＭ
１のゲートに伝搬していないとき、すなわち、増幅回路
がオフ状態のときは、ＭＯＳトランジスタＭ１のバック
ゲートソース間電圧を小さくさせることでＭＯＳトラン
ジスタＭ１のスレッショルド電圧を大きくするように構
成すれば、ＭＯＳトランジスタＭ１のドレインとソース
との間に流れる漏れ電流が低減するので、無駄に消費さ
れる電力が低減できる。
【００８７】なお、実施の形態６は、実施の形態２〜４
のＭＯＳトランジスタＭ２や実施の形態４のＭＯＳトラ
ンジスタＭ３についても適用してもよい。
のＭＯＳトランジスタＭ２や実施の形態４のＭＯＳトラ
ンジスタＭ３についても適用してもよい。
【００８８】変形例．本発明はＮチャネルのＭＯＳトラ
ンジスタに限定されず、ＰチャネルのＭＯＳトランジス
タに適用してもよい。
ンジスタに限定されず、ＰチャネルのＭＯＳトランジス
タに適用してもよい。
【００８９】
【発明の効果】請求項１に記載の発明によれば、第１の
ＭＯＳトランジスタのゲートソース間電圧が大きいほ
ど、第１のＭＯＳトランジスタのバックゲートソース間
電圧を大きくさせることで第１のＭＯＳトランジスタの
スレッショルド電圧を小さくするため、第１のＭＯＳト
ランジスタの利得が高くなる。また、被増幅信号が大き
いほど、大きなドレイン電流が流れ、第１のＭＯＳトラ
ンジスタの利得を高くできる。
ＭＯＳトランジスタのゲートソース間電圧が大きいほ
ど、第１のＭＯＳトランジスタのバックゲートソース間
電圧を大きくさせることで第１のＭＯＳトランジスタの
スレッショルド電圧を小さくするため、第１のＭＯＳト
ランジスタの利得が高くなる。また、被増幅信号が大き
いほど、大きなドレイン電流が流れ、第１のＭＯＳトラ
ンジスタの利得を高くできる。
【００９０】請求項２に記載の発明によれば、第１のイ
ンピーダンス素子及び第１のＭＯＳトランジスタによっ
て、利得の高い電圧増幅回路を構成できる。
ンピーダンス素子及び第１のＭＯＳトランジスタによっ
て、利得の高い電圧増幅回路を構成できる。
【００９１】請求項３に記載の発明によれば、第２のＭ
ＯＳトランジスタ及び第２のインピーダンス素子によっ
て、被増幅信号の電圧を同相に増幅させて、第１のＭＯ
Ｓトランジスタのバックゲートに与えられるため、第１
のＭＯＳトランジスタの利得が高くなる。しかも、被増
幅信号が入力される第１のＭＯＳトランジスタのゲート
側が、第１のＭＯＳトランジスタのバックゲートソース
間に寄生するダイオードと電気的に分離され互いに影響
を及ぼし合わない。
ＯＳトランジスタ及び第２のインピーダンス素子によっ
て、被増幅信号の電圧を同相に増幅させて、第１のＭＯ
Ｓトランジスタのバックゲートに与えられるため、第１
のＭＯＳトランジスタの利得が高くなる。しかも、被増
幅信号が入力される第１のＭＯＳトランジスタのゲート
側が、第１のＭＯＳトランジスタのバックゲートソース
間に寄生するダイオードと電気的に分離され互いに影響
を及ぼし合わない。
【００９２】請求項４に記載の発明によれば、出力端子
は、第１のＭＯＳトランジスタのバックゲートソース間
に寄生するダイオードと電気的に分離され互いに影響を
及ぼし合わない。
は、第１のＭＯＳトランジスタのバックゲートソース間
に寄生するダイオードと電気的に分離され互いに影響を
及ぼし合わない。
【００９３】請求項５に記載の発明によれば、出力端子
における出力信号は、被増幅信号が第１及び第２のＭＯ
Ｓトランジスタによって増幅されたものであるため、請
求項４記載の発明と比較して利得が高くなる。
における出力信号は、被増幅信号が第１及び第２のＭＯ
Ｓトランジスタによって増幅されたものであるため、請
求項４記載の発明と比較して利得が高くなる。
【００９４】請求項６に記載の発明によれば、第２のＭ
ＯＳトランジスタのゲートソース間電圧が大きいほど、
第２のＭＯＳトランジスタのバックゲートソース間電圧
を大きくさせることで第２のＭＯＳトランジスタのスレ
ッショルド電圧を小さくするため、第２のＭＯＳトラン
ジスタの利得が高くなる。
ＯＳトランジスタのゲートソース間電圧が大きいほど、
第２のＭＯＳトランジスタのバックゲートソース間電圧
を大きくさせることで第２のＭＯＳトランジスタのスレ
ッショルド電圧を小さくするため、第２のＭＯＳトラン
ジスタの利得が高くなる。
【００９５】請求項７に記載の発明によれば、出力端子
が第１のＭＯＳトランジスタのバックゲートソース間に
寄生するダイオードと互いに影響を及ぼし合わず、か
つ、利得も大きくすることができる。
が第１のＭＯＳトランジスタのバックゲートソース間に
寄生するダイオードと互いに影響を及ぼし合わず、か
つ、利得も大きくすることができる。
【００９６】請求項８に記載の発明によれば、第３のＭ
ＯＳトランジスタのゲートソース間電圧が大きいほど、
第３のＭＯＳトランジスタのバックゲートソース間電圧
を大きくさせることで第３のＭＯＳトランジスタのスレ
ッショルド電圧を小さくするため、第３のＭＯＳトラン
ジスタの利得が高くなる。
ＯＳトランジスタのゲートソース間電圧が大きいほど、
第３のＭＯＳトランジスタのバックゲートソース間電圧
を大きくさせることで第３のＭＯＳトランジスタのスレ
ッショルド電圧を小さくするため、第３のＭＯＳトラン
ジスタの利得が高くなる。
【００９７】請求項９に記載の発明によれば、第１のＭ
ＯＳトランジスタのゲートソース間電圧が大きいほど、
第１のＭＯＳトランジスタのバックゲートソース間電圧
を大きくさせることが実現できる。
ＯＳトランジスタのゲートソース間電圧が大きいほど、
第１のＭＯＳトランジスタのバックゲートソース間電圧
を大きくさせることが実現できる。
【００９８】請求項１０に記載の発明によれば、配線を
用いて容易に実現できる。
用いて容易に実現できる。
【００９９】請求項１１に記載の発明によれば、第１の
ＭＯＳトランジスタのゲート側がバックゲートソース間
に寄生するダイオードと電気的に分離され互いに影響を
及ぼし合いにくくすることができる。
ＭＯＳトランジスタのゲート側がバックゲートソース間
に寄生するダイオードと電気的に分離され互いに影響を
及ぼし合いにくくすることができる。
【０１００】請求項１２に記載の発明によれば、バイア
ス用ＭＯＳトランジスタのゲートソース間電圧がＤＣバ
イアスとして第１のＭＯＳトランジスタのバックゲート
に与えられるので、バイアス用インピーダンス素子に直
流パスを持たせる必要がなく、第１のＭＯＳトランジス
タのゲートに印加された被増幅信号がＤＣバイアスを含
まなくても、第１のＭＯＳトランジスタのゲート及びバ
ックゲートにはバイアス用ＭＯＳトランジスタによって
ＤＣバイアスを与えることができる。さらに、バイアス
用ＭＯＳトランジスタも第１のＭＯＳトランジスタと同
じように周囲温度に影響されるため、ＤＣバイアスの設
定が容易になる。
ス用ＭＯＳトランジスタのゲートソース間電圧がＤＣバ
イアスとして第１のＭＯＳトランジスタのバックゲート
に与えられるので、バイアス用インピーダンス素子に直
流パスを持たせる必要がなく、第１のＭＯＳトランジス
タのゲートに印加された被増幅信号がＤＣバイアスを含
まなくても、第１のＭＯＳトランジスタのゲート及びバ
ックゲートにはバイアス用ＭＯＳトランジスタによって
ＤＣバイアスを与えることができる。さらに、バイアス
用ＭＯＳトランジスタも第１のＭＯＳトランジスタと同
じように周囲温度に影響されるため、ＤＣバイアスの設
定が容易になる。
【０１０１】請求項１３に記載の発明によれば、バイア
ス用ＭＯＳトランジスタは第１のＭＯＳトランジスタと
一層同じように周囲温度に影響されるため、ＤＣバイア
スの設定がさらに容易になる。
ス用ＭＯＳトランジスタは第１のＭＯＳトランジスタと
一層同じように周囲温度に影響されるため、ＤＣバイア
スの設定がさらに容易になる。
【０１０２】請求項１４に記載の発明によれば、第１の
ＭＯＳトランジスタのバックゲートの電位が他のトラン
ジスタに影響を与えないようにできる。
ＭＯＳトランジスタのバックゲートの電位が他のトラン
ジスタに影響を与えないようにできる。
【０１０３】請求項１５に記載の発明によれば、被増幅
信号が第１のＭＯＳトランジスタのゲートに伝搬してい
ないときは、第１のＭＯＳトランジスタのドレインとソ
ースとの間に流れる漏れ電流が低減するので、無駄に消
費される電力が低減できる。
信号が第１のＭＯＳトランジスタのゲートに伝搬してい
ないときは、第１のＭＯＳトランジスタのドレインとソ
ースとの間に流れる漏れ電流が低減するので、無駄に消
費される電力が低減できる。
【図１】 本発明の実施の形態１における増幅回路を示
す回路図である。
す回路図である。
【図２】 本発明が適用される３ウェル構造の例を示す
図である。
図である。
【図３】 本発明が適用されるＳＯＩ構造の例を示す図
である。
である。
【図４】 本発明の実施の形態１における増幅回路の例
を示す回路図である。
を示す回路図である。
【図５】 チャネル長変調効果を低減するためのトラン
ジスタを備えた本発明の増幅回路の例を示す回路図であ
る。
ジスタを備えた本発明の増幅回路の例を示す回路図であ
る。
【図６】 本発明の実施の形態２における増幅回路を示
す回路図である。
す回路図である。
【図７】 本発明の実施の形態３における増幅回路を示
す回路図である。
す回路図である。
【図８】 本発明の実施の形態４における増幅回路を示
す回路図である。
す回路図である。
【図９】 本発明の実施の形態５における増幅回路を示
す回路図である。
す回路図である。
【図１０】 本発明の実施の形態６における増幅回路を
示す回路図である。
示す回路図である。
【図１１】 本発明の実施の形態６における増幅回路を
示す回路図である。
示す回路図である。
【図１２】 本発明の実施の形態６における増幅回路を
示す回路図である。
示す回路図である。
【図１３】 従来の増幅回路を示す回路図である。
１０ バイアス回路、１００ バックゲートバイアス
部、Ｗ 接続部。
部、Ｗ 接続部。
Claims (15)
- 【請求項１】 被増幅信号を受けるゲート、第１固定電
位側に電気的に接続されたソース、前記第１固定電位よ
り所定の電位差を有する第２固定電位側に電気的に接続
されたドレインを有する第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲートソース間電圧が
大きいほど、前記第１のＭＯＳトランジスタのバックゲ
ートソース間電圧を大きくさせることで前記第１のＭＯ
Ｓトランジスタのスレッショルド電圧を小さくするため
のバックゲートバイアス部と、を備えた増幅回路。 - 【請求項２】 前記第２固定電位と前記第１のＭＯＳト
ランジスタのドレインとの間に接続され、前記第１のＭ
ＯＳトランジスタのドレイン電流を電圧に変換するため
の第１のインピーダンス素子をさらに備えた請求項１記
載の増幅回路。 - 【請求項３】 前記バックゲートバイアス部は、 前記第１のＭＯＳトランジスタのドレインと前記第１の
インピーダンス素子との接続点に電気的に接続されたゲ
ート、前記第１固定電位側に電気的に接続されたソース
を有する第２のＭＯＳトランジスタと、 前記第２固定電位と前記第２のＭＯＳトランジスタのド
レインとの間に接続され、前記第２のＭＯＳトランジス
タのドレイン電流を電圧に変換するための第２のインピ
ーダンス素子と、を含み、 前記第１のＭＯＳトランジスタのバックゲートは、前記
第２のＭＯＳトランジスタのドレインと前記第２のイン
ピーダンス素子との接続点に電気的に接続された請求項
２記載の増幅回路。 - 【請求項４】 前記第１のＭＯＳトランジスタのドレイ
ンと前記第１のインピーダンス素子との接続点に電気的
に接続された出力端子をさらに備えた請求項２又は３記
載の増幅回路。 - 【請求項５】 前記第２のＭＯＳトランジスタのドレイ
ンと前記第２のインピーダンス素子との接続点に電気的
に接続された出力端子をさらに備えた請求項３記載の増
幅回路。 - 【請求項６】 前記第２のＭＯＳトランジスタのゲート
ソース間電圧が大きいほど、前記第２のＭＯＳトランジ
スタのバックゲートソース間電圧を大きくさせることで
前記第２のＭＯＳトランジスタのスレッショルド電圧を
小さくするための別のバックゲートバイアス部をさらに
備えた請求項３記載の増幅回路。 - 【請求項７】 前記第２のＭＯＳトランジスタのドレイ
ンと前記第２のインピーダンス素子との接続点に電気的
に接続されたゲート、前記第１固定電位側に電気的に接
続されたソースを有する第３のＭＯＳトランジスタと、 前記第２固定電位と前記第３のＭＯＳトランジスタのド
レインとの間に接続され、前記第３のＭＯＳトランジス
タのドレイン電流を電圧に変換するための第３のインピ
ーダンス素子と、 前記第３のＭＯＳトランジスタのドレインと前記第３の
インピーダンス素子との接続点に電気的に接続された出
力端子と、をさらに備えた請求項３記載の増幅回路。 - 【請求項８】 前記第３のＭＯＳトランジスタのゲート
ソース間電圧が大きいほど、前記第３のＭＯＳトランジ
スタのバックゲートソース間電圧を大きくさせることで
前記第３のＭＯＳトランジスタのスレッショルド電圧を
小さくするための別のバックゲートバイアス部をさらに
備えた請求項７記載の増幅回路。 - 【請求項９】 前記バックゲートバイアス部は、前記第
１のＭＯＳトランジスタのゲートとバックゲートとを電
気的に接続する接続部を含む請求項１記載の増幅回路。 - 【請求項１０】 前記接続部は、前記ゲートと前記バッ
クゲートとを短絡する配線からなる請求項９記載の増幅
回路。 - 【請求項１１】 前記接続部は、 前記第１のＭＯＳトランジスタのゲートを所定のインピ
ーダンスを介して前記バックゲートに電気的に接続する
バイアス用インピーダンス素子を含む請求項９記載の増
幅回路。 - 【請求項１２】 前記バックゲートバイアス部は、 前記第１のＭＯＳトランジスタのゲートとバックゲート
とを交流的に接続するバイアス用インピーダンス素子
と、 前記第１のＭＯＳトランジスタのバックゲートと前記バ
イアス用インピーダンス素子との接続点に電気的に接続
されたゲート、前記第１固定電位側に電気的に接続され
たソース、定電流を受けるドレインを有するバイアス用
ＭＯＳトランジスタと、を含む請求項１記載の増幅回
路。 - 【請求項１３】 前記バイアス用ＭＯＳトランジスタの
ゲートと前記バイアス用ＭＯＳトランジスタのバックゲ
ートとは電気的に接続されている請求項１２記載の増幅
回路。 - 【請求項１４】 前記第１のＭＯＳトランジスタのバッ
クゲートは半導体基板から絶縁されている請求項１記載
の増幅回路。 - 【請求項１５】 前記バックゲートバイアス部は、 前記被増幅信号が前記第１のＭＯＳトランジスタのゲー
トに伝搬していないときは、前記第１のＭＯＳトランジ
スタのバックゲートソース間電圧を小さくさせることで
前記第１のＭＯＳトランジスタのスレッショルド電圧を
大きくする請求項１記載の増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124711A JPH11317628A (ja) | 1998-05-07 | 1998-05-07 | 増幅回路 |
| US09/173,618 US6127892A (en) | 1998-05-07 | 1998-10-16 | Amplification circuit |
| DE19851718A DE19851718C2 (de) | 1998-05-07 | 1998-11-10 | Verstärkungsschaltung |
| KR1019990000366A KR100307789B1 (ko) | 1998-05-07 | 1999-01-09 | 증폭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124711A JPH11317628A (ja) | 1998-05-07 | 1998-05-07 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317628A true JPH11317628A (ja) | 1999-11-16 |
Family
ID=14892223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124711A Pending JPH11317628A (ja) | 1998-05-07 | 1998-05-07 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6127892A (ja) |
| JP (1) | JPH11317628A (ja) |
| KR (1) | KR100307789B1 (ja) |
| DE (1) | DE19851718C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004086613A1 (ja) * | 2003-03-26 | 2004-10-07 | Mitsubishi Denki Kabushiki Kaisha | 増幅回路 |
| JP2007140799A (ja) * | 2005-11-16 | 2007-06-07 | Univ Waseda | リファレンス回路 |
| JP2008130605A (ja) * | 2006-11-16 | 2008-06-05 | Nec Corp | 半導体装置 |
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| JP2021506164A (ja) * | 2017-12-08 | 2021-02-18 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 電界効果トランジスタ構成および電界効果トランジスタのドレイン電流の調整方法 |
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|---|---|---|---|---|
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| US6441442B1 (en) * | 2000-05-30 | 2002-08-27 | Programmable Silicon Solutions | Integrated inductive circuits |
| WO2001093317A1 (en) * | 2000-05-30 | 2001-12-06 | Programmable Silicon Solutions | Integrated inductive circuits |
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| JP2004229203A (ja) * | 2003-01-27 | 2004-08-12 | Ricoh Co Ltd | 半導体集積回路および該半導体集積回路を用いた音響素子ドライブアンプ |
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| US5559892A (en) * | 1994-03-28 | 1996-09-24 | Knowles Electronics, Inc. | Impedence buffering MOS circuit with dynamically reduced threshold voltage, as for use in an output buffer of a hearing aid amplifier |
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| KR19980065102A (ko) * | 1998-06-25 | 1998-10-07 | 손상희 | 저전압 저전력 증폭기 |
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-
1998
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