JPH0817319B2 - ３ステート回路及びそれを用いた出力回路 - Google Patents
３ステート回路及びそれを用いた出力回路Info
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- JPH0817319B2 JPH0817319B2 JP62237197A JP23719787A JPH0817319B2 JP H0817319 B2 JPH0817319 B2 JP H0817319B2 JP 62237197 A JP62237197 A JP 62237197A JP 23719787 A JP23719787 A JP 23719787A JP H0817319 B2 JPH0817319 B2 JP H0817319B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に係り、特に、イネー
ブル信号に相補信号を用いずに１つの信号で動作する３
（トライ）ステート回路及びそれを用いた出力回路に関
する。
ブル信号に相補信号を用いずに１つの信号で動作する３
（トライ）ステート回路及びそれを用いた出力回路に関
する。
バイポーラトランジスタとCOMSを基本回路内で複合
し、CMOSの低消費電力性・高集積性とバイポーラトラン
ジスタの高速性を兼ね備えたLSIを実現しようという狙
いで、バイポーラーCMOS複合技術が開発されている。こ
のバイポーラーCMOS複合技術はメモリ，ゲートアレイな
どに応用されており、既に製品が各社より発表されて
い。このバイポーラーCMOS複合技術によるガートアレイ
に用いられる出力回路は、例えば日経エレクトロニクス
（｀85.8.12.P196）に開示されている。この回路図を第
２図に示す。基本的な動作は以下の通りである。内部回
路の出力信号を201のCMOSインバータに入力する。この
インバータは内部回路の信号を電源電圧までフル振巾さ
せる為の増幅回路である。インバータ201の出力は202PM
OSトランジスタと203,204はNMOSトランジスタに送ら
れ、それぞれのMOSトランジスタは205,206のバイポーラ
トランジスタを駆動する。例えば入力端子207に“H"が
入力されるとインバータ201によつて入力は反転し“L"
となる。したがつて202のPMOSはオン、203,204のNMOSは
オフとなり、205のNPNトランジスタはオン、206のNPNト
ランジスタはオフとなり、結局208の出力は“H"とな
る。逆に、入力207に“L"が入力するとインバータ201に
よつて入力が反転し“H"となる。したがつて202のPMOS
はオフ、203,204のNMOSはオンとなり、205のNPNトラン
ジスタはオフ、206のNPNトランジスタはオンとなり、結
局208の出力は“L"となる。この様に、従来の出力回路
は、内部信号をCMOSで受け、CMOSによつてバイポーラを
駆動する事によつて相補動作を行い、低消費電力化を達
成していた。
し、CMOSの低消費電力性・高集積性とバイポーラトラン
ジスタの高速性を兼ね備えたLSIを実現しようという狙
いで、バイポーラーCMOS複合技術が開発されている。こ
のバイポーラーCMOS複合技術はメモリ，ゲートアレイな
どに応用されており、既に製品が各社より発表されて
い。このバイポーラーCMOS複合技術によるガートアレイ
に用いられる出力回路は、例えば日経エレクトロニクス
（｀85.8.12.P196）に開示されている。この回路図を第
２図に示す。基本的な動作は以下の通りである。内部回
路の出力信号を201のCMOSインバータに入力する。この
インバータは内部回路の信号を電源電圧までフル振巾さ
せる為の増幅回路である。インバータ201の出力は202PM
OSトランジスタと203,204はNMOSトランジスタに送ら
れ、それぞれのMOSトランジスタは205,206のバイポーラ
トランジスタを駆動する。例えば入力端子207に“H"が
入力されるとインバータ201によつて入力は反転し“L"
となる。したがつて202のPMOSはオン、203,204のNMOSは
オフとなり、205のNPNトランジスタはオン、206のNPNト
ランジスタはオフとなり、結局208の出力は“H"とな
る。逆に、入力207に“L"が入力するとインバータ201に
よつて入力が反転し“H"となる。したがつて202のPMOS
はオフ、203,204のNMOSはオンとなり、205のNPNトラン
ジスタはオフ、206のNPNトランジスタはオンとなり、結
局208の出力は“L"となる。この様に、従来の出力回路
は、内部信号をCMOSで受け、CMOSによつてバイポーラを
駆動する事によつて相補動作を行い、低消費電力化を達
成していた。
上記従来技術は、入力部がCMOS構成である為、トライ
ステート回路を構成する場合、相反する２つの制御信号
が必要となり、素子数の増加を招くという問題があつ
た。このことを第３図によつて詳しく説明する。第３図
は、第２図によつて説明した出力回路をトライステート
回路としたものである。第２図に比較して余分に加わつ
た素子は、303のPMOS、304,305,306のNMOSである。これ
ら４つのMOSはトライステート回路を構成する為に必要
な素子である。また、301,302はイネーブル端子であ
る。301,302は相反する制御信号を入力する。以下、簡
単に動作説明すると、301に“L"が入力し、302に“H"が
入力すると303はオン、305,306はオフ、304はオンとな
る。この場合、207の入力信号に従つて回路は通常動作
を行い、出力信号を出力する。例えば、207に“L"が入
力するとインバータ201によつて入力が反転し、202はオ
フ、203,204はオンとなる。よつて、205はオフ、206は
オンとなり、出力は“L"となる。一方、入力207に“H"
が入力すると201によつて入力が反転し“L"となり、202
はオン、203,204はオンとなり、よつて205はオン、206
はオフとなつて出力は“H"となる。この様に301に
“L"、302に“H"が入力した場合には、通常動作を行
う。しかし、301に“H"302に“L"が入力すると、303は
オフ、305,306はオン、304はオンし、よつて205,206は
両方共同時にオフとなり、出力はハイインピーダンス状
態となる。この様に、301と302に相反する制御信号を入
力する事によつて、本従来回路は207の入力信号に従つ
て208に“H",“L"の出力信号を出力したり、あるいはハ
イインピーダンス状態となる。しかし、本従来回路にお
いては、トライステート回路を構成する為に、303,304,
305,306の４つのMOSを新たに追加し、さらにはこれらの
MOSを制御する為に、相反する２つの制御信号を入力す
る必要がある。
ステート回路を構成する場合、相反する２つの制御信号
が必要となり、素子数の増加を招くという問題があつ
た。このことを第３図によつて詳しく説明する。第３図
は、第２図によつて説明した出力回路をトライステート
回路としたものである。第２図に比較して余分に加わつ
た素子は、303のPMOS、304,305,306のNMOSである。これ
ら４つのMOSはトライステート回路を構成する為に必要
な素子である。また、301,302はイネーブル端子であ
る。301,302は相反する制御信号を入力する。以下、簡
単に動作説明すると、301に“L"が入力し、302に“H"が
入力すると303はオン、305,306はオフ、304はオンとな
る。この場合、207の入力信号に従つて回路は通常動作
を行い、出力信号を出力する。例えば、207に“L"が入
力するとインバータ201によつて入力が反転し、202はオ
フ、203,204はオンとなる。よつて、205はオフ、206は
オンとなり、出力は“L"となる。一方、入力207に“H"
が入力すると201によつて入力が反転し“L"となり、202
はオン、203,204はオンとなり、よつて205はオン、206
はオフとなつて出力は“H"となる。この様に301に
“L"、302に“H"が入力した場合には、通常動作を行
う。しかし、301に“H"302に“L"が入力すると、303は
オフ、305,306はオン、304はオンし、よつて205,206は
両方共同時にオフとなり、出力はハイインピーダンス状
態となる。この様に、301と302に相反する制御信号を入
力する事によつて、本従来回路は207の入力信号に従つ
て208に“H",“L"の出力信号を出力したり、あるいはハ
イインピーダンス状態となる。しかし、本従来回路にお
いては、トライステート回路を構成する為に、303,304,
305,306の４つのMOSを新たに追加し、さらにはこれらの
MOSを制御する為に、相反する２つの制御信号を入力す
る必要がある。
本発明の目的は、トライステート回路を構成する場合
にも、新しく素子を追加する必要がなく、また、トライ
ステート回路を制御するイネーブル信号は一種類しか必
要としない回路を提供する事にある。
にも、新しく素子を追加する必要がなく、また、トライ
ステート回路を制御するイネーブル信号は一種類しか必
要としない回路を提供する事にある。
上記目的を達成する手段を以下、大きく２つに分けて
説明する。第１は出力が同時に“H"となる差動回路に用
いる事。第２は第１の差動回路の出力を単一チヤネルMO
Sのゲートに入力する事である。まず、第１図（ａ）に
よつて、第１の差動回路について説明する。101,102はN
PNトランジスタであり、お互いのエミツタが接続され共
通電位にある。102のベースはある一定の基準電位VBBに
固定され、101のベース103が入力端子となる。101と102
のエミツタ104はイネーブル端子であり、101のコレクタ
106と102のコレクタ105が出力端子である。以下、回路
動作を説明する。まず、イネーブル端子104がハイイン
ピーダンスの場合を考える。この時、入力103にVBBより
高い電圧“H"が入力すると101はオン、102はオフとなり
105“H"、106は“L"となる。逆に、入力103にVBBより低
い電圧が入力すると101はオフ、102はオンとなり、105
は“L"、106は“H"となる。この一連の動作は通常の差
動回路と同じである。
説明する。第１は出力が同時に“H"となる差動回路に用
いる事。第２は第１の差動回路の出力を単一チヤネルMO
Sのゲートに入力する事である。まず、第１図（ａ）に
よつて、第１の差動回路について説明する。101,102はN
PNトランジスタであり、お互いのエミツタが接続され共
通電位にある。102のベースはある一定の基準電位VBBに
固定され、101のベース103が入力端子となる。101と102
のエミツタ104はイネーブル端子であり、101のコレクタ
106と102のコレクタ105が出力端子である。以下、回路
動作を説明する。まず、イネーブル端子104がハイイン
ピーダンスの場合を考える。この時、入力103にVBBより
高い電圧“H"が入力すると101はオン、102はオフとなり
105“H"、106は“L"となる。逆に、入力103にVBBより低
い電圧が入力すると101はオフ、102はオンとなり、105
は“L"、106は“H"となる。この一連の動作は通常の差
動回路と同じである。
一方、イネーブル端子104に“H"が入力した場合を考
える。このとき、101,102の共通エミツタは104に入力し
た“H"にクランプされる。したがつて入力端子103に
“H",“L"のいずれかが入力した場合にも101,102は両方
同時にオフとなる。よつて、出力105,106は両方同時に
“H"となる。以上の動作をまとめると、表１の様にな
る。
える。このとき、101,102の共通エミツタは104に入力し
た“H"にクランプされる。したがつて入力端子103に
“H",“L"のいずれかが入力した場合にも101,102は両方
同時にオフとなる。よつて、出力105,106は両方同時に
“H"となる。以上の動作をまとめると、表１の様にな
る。
次に、手段の後半を第１図（ｂ）によつて説明する。
（ｂ）は回路（ａ）の出力105,106に単一チヤネルMOSよ
り成るインバータを接続したものである。差動回路につ
いては、上の詳しく述べたので、以下は後段の動作を説
明する。107と108はPMOSであり、109と110はNPNトラン
ジスタである。105が“L"、106が“H"となつた時には、
107はオン、108はオフ、したがつて109はオン、110はオ
フとなり、出力111は“H"となる。また逆に、105が
“H"、106が“L"となつた場合には、107はオフ、108は
オンとなり、109はオフ、110はオンとなつて出力111は
“L"となる。105,106が両方“H"となつた場合には107,1
08がオフとなり、109,110も両方オフとなる。よつて、
出力111はハイインピーダンス状態となる。この動作を
まとめると、以下の様になる。
（ｂ）は回路（ａ）の出力105,106に単一チヤネルMOSよ
り成るインバータを接続したものである。差動回路につ
いては、上の詳しく述べたので、以下は後段の動作を説
明する。107と108はPMOSであり、109と110はNPNトラン
ジスタである。105が“L"、106が“H"となつた時には、
107はオン、108はオフ、したがつて109はオン、110はオ
フとなり、出力111は“H"となる。また逆に、105が
“H"、106が“L"となつた場合には、107はオフ、108は
オンとなり、109はオフ、110はオンとなつて出力111は
“L"となる。105,106が両方“H"となつた場合には107,1
08がオフとなり、109,110も両方オフとなる。よつて、
出力111はハイインピーダンス状態となる。この動作を
まとめると、以下の様になる。
よつて、第１図（ｂ）はトライステートインバータを構
成している事がわかる。以上の説明で明らかな様に、第
１図（ｂ）の回路は端子104を設けるだけでトライステ
ート回路とする事ができるので素子数の増加を招かな
い。
成している事がわかる。以上の説明で明らかな様に、第
１図（ｂ）の回路は端子104を設けるだけでトライステ
ート回路とする事ができるので素子数の増加を招かな
い。
第１図によつて以下説明を行う。まず、第１図（ａ）
は、前述した表１の如く、出力が同時に“H"となる差動
回路である。すなわち、イネーブル端子104がハイイン
ピーダンスの時には、103が“H"であれば、105は“H"、
106は“L"となり、103が“L"であれば105は、“L"、106
は“H"となる。一方、イネーブル端子104が“H"の時に
は、103が“H",“L"のいずれの場合にも、101,102はオ
フとなり、105,106は同時に“H"となる。以上の動作を
行う差動回路に単一チヤネルNo.5より構成されるインバ
ータを接続する。この回路を第１図（ｂ）に示す。すな
わち、差動回路の出力105,106に出力される相補信号を
単一チヤネルMOSのゲートに入力する事によつて、単一
チヤネルMOSが相補動作を行う。例えば、105が“H"、10
6が“L"の時、107はオフ。108はオンとなり、109はオ
フ、110はオンするので出力111は“L"となる。逆に、10
5が“L"、106が“H"の時、107はオン、108はオフとな
り、109はオン、110はオフするので出力111は“H"とな
る。一方、105と106が両方同時に“H"となる場合には、
107,108は両方オフ、109,110も同時にオフとなり出力11
1はハイインピーダンス状態となる。以上の如く、出力
が同時に“H"となる差動回路と単一チヤネルMOSより成
るインバータによつて、素子数を増加する事なくトライ
ステートインバータを構成する事ができる。
は、前述した表１の如く、出力が同時に“H"となる差動
回路である。すなわち、イネーブル端子104がハイイン
ピーダンスの時には、103が“H"であれば、105は“H"、
106は“L"となり、103が“L"であれば105は、“L"、106
は“H"となる。一方、イネーブル端子104が“H"の時に
は、103が“H",“L"のいずれの場合にも、101,102はオ
フとなり、105,106は同時に“H"となる。以上の動作を
行う差動回路に単一チヤネルNo.5より構成されるインバ
ータを接続する。この回路を第１図（ｂ）に示す。すな
わち、差動回路の出力105,106に出力される相補信号を
単一チヤネルMOSのゲートに入力する事によつて、単一
チヤネルMOSが相補動作を行う。例えば、105が“H"、10
6が“L"の時、107はオフ。108はオンとなり、109はオ
フ、110はオンするので出力111は“L"となる。逆に、10
5が“L"、106が“H"の時、107はオン、108はオフとな
り、109はオン、110はオフするので出力111は“H"とな
る。一方、105と106が両方同時に“H"となる場合には、
107,108は両方オフ、109,110も同時にオフとなり出力11
1はハイインピーダンス状態となる。以上の如く、出力
が同時に“H"となる差動回路と単一チヤネルMOSより成
るインバータによつて、素子数を増加する事なくトライ
ステートインバータを構成する事ができる。
以下、本発明の一実施例を第４図により説明する。本
実施例による出力回路は、第２の電源−５・2VとGNDの
間で動作する内部回路の信号を第１の電源＋5VとGNDの
間にあるTTLレベルの信号として出力するものである。
以上の事を前提として、以下回路構成および回路動作を
説明する。回路は大きく分けて入力部407,レベルシフト
部408,出力部409より構成される。入力部の電源端子405
はGNDに接続され、電源端子406は第２の電源（−５・2
V）に接続される。入力端子401には内部回路からの信号
が入力される。内部回路信号のロウレベルVILは−５・2
V、ハイレベルVIHはOVかあるいはこれに近い振巾の信号
である。入力部407によつて、入力信号は約0.8V振巾の
信号に変換する。入力部の出力103には変換後の約0.8V
振巾の信号が現われる。この様に、約5Vの振巾を持つ内
部回路信号を入力部の出力103で約0.8Vの振巾に変換す
る理由は、NPNトランジスタ101のベース・エミツタ間に
かかる逆バイアスを最小限に抑える為である。次に、レ
ベルシフト部の電源端子404は第１の電源（＋5V）に接
続され、電源端子406は第２の電源（−５・2V）に接続
される。このレベルシフト部408においては、入力部の
出力103の信号をレベルシフトして増巾すると共に、相
補信号を作つている。GNDより低い電位であり、かつ振
巾が約0.8Vの103の信号が、105,106では約5Vの振巾を持
つ正の電位の振巾に変換される。105と106の信号は互い
に反転している。最後に、出力部409の電源端子404は第
１の電源（＋5V）に接続され、電源端子405はGNDに接続
される。出力部409はバツフア回路であり、105,106の相
補信号をシングルエンド出力する。出力端子111にはTTL
レベルの信号が出力される。PMOS403と407の働きについ
ては後述する。回路構成は以上の如くであり、回路動作
を以下説明する。なお、以下の説明において、入力信号
の“H"レベル“L"レベルと入力部407の出力103の“H"レ
ベル“L"とレベルシフト部の出力105,106の“H"レベル
“L"レベルと出力信号の“H"レベル“L"レベルはそれぞ
れ値が異なるが、簡単の為に、それぞれの“H"レベルは
すべて“H"それぞれの“L"レベルはすべて“L"と記す。
入力端子401に“H"が入ると、103は“L"となる。よつ
て、101はオフ、102はオンとなり、106は“H"、105は
“L"となる。107がオンとなるので109はオン、407,108
はオフとなるので110はオフ、したがつて出力端子111に
は“H"が出力される。また、入力端子401に“L"が入力
すると、103は“H"となり、101はオン、102はオフす
る。よつて、105は“H"、106は“L"となる。107がオフ
するので109がオフ、407,108がオンするので110はオ
ン、したがつて出力端子111には“L"が出力される。か
かる動作から本実施例はスルー回路を構成している。本
実施例をインバータ回路に変更する事は容易に可能であ
る。すなわち、105を101のコレクタに接続し、106を102
のコレクタに接続する。かかる構成においては、上記回
路動作とは反転した信号が出力されるので、結局インバ
ータ回路となる。また、多入力論理を構成したい場合に
は、入力部407のCMOS部によつて論理を構成する事がで
きる。更に本実施例回路の特徴はPMOS403を追加する事
によつて、トライステート回路を構成している事であ
る。イネーブル端子402に“H"が入力するとPMOS403はオ
フし、回路は通常動作をする。一方、402に“L"が入力
するとPMOS403はオンし、101と102のエミツタがハイレ
ベルにクランプされ、101および102の両方がオフする。
よつて、105,106はいずれも“H"となり、107,108,407の
PMOSはすべてオフする。すなわち、109,110はいずれも
オフとなり、出力111はハイインピーダンスとなる。最
後に、407のPMOSは110のベース供給用MOSである。106が
“L"の時、407は110にベース電流を供給し続けるので、
110はオン状態を維持する。したがつて、TTL回路に接続
される出力111は、TTLからのシンク電流IOLを十分扱い
込む事ができ、出力の“L"が維持される。
実施例による出力回路は、第２の電源−５・2VとGNDの
間で動作する内部回路の信号を第１の電源＋5VとGNDの
間にあるTTLレベルの信号として出力するものである。
以上の事を前提として、以下回路構成および回路動作を
説明する。回路は大きく分けて入力部407,レベルシフト
部408,出力部409より構成される。入力部の電源端子405
はGNDに接続され、電源端子406は第２の電源（−５・2
V）に接続される。入力端子401には内部回路からの信号
が入力される。内部回路信号のロウレベルVILは−５・2
V、ハイレベルVIHはOVかあるいはこれに近い振巾の信号
である。入力部407によつて、入力信号は約0.8V振巾の
信号に変換する。入力部の出力103には変換後の約0.8V
振巾の信号が現われる。この様に、約5Vの振巾を持つ内
部回路信号を入力部の出力103で約0.8Vの振巾に変換す
る理由は、NPNトランジスタ101のベース・エミツタ間に
かかる逆バイアスを最小限に抑える為である。次に、レ
ベルシフト部の電源端子404は第１の電源（＋5V）に接
続され、電源端子406は第２の電源（−５・2V）に接続
される。このレベルシフト部408においては、入力部の
出力103の信号をレベルシフトして増巾すると共に、相
補信号を作つている。GNDより低い電位であり、かつ振
巾が約0.8Vの103の信号が、105,106では約5Vの振巾を持
つ正の電位の振巾に変換される。105と106の信号は互い
に反転している。最後に、出力部409の電源端子404は第
１の電源（＋5V）に接続され、電源端子405はGNDに接続
される。出力部409はバツフア回路であり、105,106の相
補信号をシングルエンド出力する。出力端子111にはTTL
レベルの信号が出力される。PMOS403と407の働きについ
ては後述する。回路構成は以上の如くであり、回路動作
を以下説明する。なお、以下の説明において、入力信号
の“H"レベル“L"レベルと入力部407の出力103の“H"レ
ベル“L"とレベルシフト部の出力105,106の“H"レベル
“L"レベルと出力信号の“H"レベル“L"レベルはそれぞ
れ値が異なるが、簡単の為に、それぞれの“H"レベルは
すべて“H"それぞれの“L"レベルはすべて“L"と記す。
入力端子401に“H"が入ると、103は“L"となる。よつ
て、101はオフ、102はオンとなり、106は“H"、105は
“L"となる。107がオンとなるので109はオン、407,108
はオフとなるので110はオフ、したがつて出力端子111に
は“H"が出力される。また、入力端子401に“L"が入力
すると、103は“H"となり、101はオン、102はオフす
る。よつて、105は“H"、106は“L"となる。107がオフ
するので109がオフ、407,108がオンするので110はオ
ン、したがつて出力端子111には“L"が出力される。か
かる動作から本実施例はスルー回路を構成している。本
実施例をインバータ回路に変更する事は容易に可能であ
る。すなわち、105を101のコレクタに接続し、106を102
のコレクタに接続する。かかる構成においては、上記回
路動作とは反転した信号が出力されるので、結局インバ
ータ回路となる。また、多入力論理を構成したい場合に
は、入力部407のCMOS部によつて論理を構成する事がで
きる。更に本実施例回路の特徴はPMOS403を追加する事
によつて、トライステート回路を構成している事であ
る。イネーブル端子402に“H"が入力するとPMOS403はオ
フし、回路は通常動作をする。一方、402に“L"が入力
するとPMOS403はオンし、101と102のエミツタがハイレ
ベルにクランプされ、101および102の両方がオフする。
よつて、105,106はいずれも“H"となり、107,108,407の
PMOSはすべてオフする。すなわち、109,110はいずれも
オフとなり、出力111はハイインピーダンスとなる。最
後に、407のPMOSは110のベース供給用MOSである。106が
“L"の時、407は110にベース電流を供給し続けるので、
110はオン状態を維持する。したがつて、TTL回路に接続
される出力111は、TTLからのシンク電流IOLを十分扱い
込む事ができ、出力の“L"が維持される。
また、本実施例において単一チヤネルMOSをPMOSで構
成したが、これをNMOSで構成する事も可能である。
成したが、これをNMOSで構成する事も可能である。
本発明によれば、出力が同時に“H"となる差動回路を
構成する事ができる。また、本発明差動回路と単一チヤ
ネルMOSを用いる事によつてトライステート回路を構成
する事ができる。トライステート回路は新たに素子をほ
とんど追加する事なく構成可能である。まず第１に、出
力が同時に“H"となる差動回路は、差動対を成すトラン
ジスタの共通エミツタを“H"にクランプする事によつて
実現される。これは、第１図（ａ）に示す104の端子に
“H"を入力する事に対応する。一方、差動回路が通常の
動作をする為には、104はハイインピーダンス状態とす
ればよい。この差動回路の出力に単一チヤネルMOSのゲ
ートを接続する。例えば第１図（ｂ）の如くである。差
動回路の出力105,106からは相補信号が出力されるの
で、単一チヤネルMOS107,108は相補動作を行う。この動
作によつてインバータ回路が構成できる。また、出力10
5,106が同時に“H"となつた場合には、単一チヤネルMOS
107,108は両方共オフとなる。よつてNPNトランジスタ10
9,110も両方オフとなり、結局出力111はハイインピーダ
ンス状態となる。以上の様に、差動回路の共通エミツタ
104に制御信号を加える事によつて、素子を追加する事
なくトラステート回路を構成する事ができる。
構成する事ができる。また、本発明差動回路と単一チヤ
ネルMOSを用いる事によつてトライステート回路を構成
する事ができる。トライステート回路は新たに素子をほ
とんど追加する事なく構成可能である。まず第１に、出
力が同時に“H"となる差動回路は、差動対を成すトラン
ジスタの共通エミツタを“H"にクランプする事によつて
実現される。これは、第１図（ａ）に示す104の端子に
“H"を入力する事に対応する。一方、差動回路が通常の
動作をする為には、104はハイインピーダンス状態とす
ればよい。この差動回路の出力に単一チヤネルMOSのゲ
ートを接続する。例えば第１図（ｂ）の如くである。差
動回路の出力105,106からは相補信号が出力されるの
で、単一チヤネルMOS107,108は相補動作を行う。この動
作によつてインバータ回路が構成できる。また、出力10
5,106が同時に“H"となつた場合には、単一チヤネルMOS
107,108は両方共オフとなる。よつてNPNトランジスタ10
9,110も両方オフとなり、結局出力111はハイインピーダ
ンス状態となる。以上の様に、差動回路の共通エミツタ
104に制御信号を加える事によつて、素子を追加する事
なくトラステート回路を構成する事ができる。
第１図，第４図は本発明実施例の回路図、第２図，第３
図は従来実施例の回路図である。 101,102……NPNトランジスタ、103……入力端子、104…
…イネーブル端子、105,106……出力端子、107,108……
PMOS、109,110……NPNトランジスタ、111……出力端
子、202……PMOS、203,204……NMOS、205,206……NPNト
ランジスタ、301,302……イネーブル端子、303……PMO
S、304,305,306……NMOS、401……入力端子、402……イ
ネーブル端子、403……PMOS、407……入力部、408……
レベルシフト部、409……出力部。
図は従来実施例の回路図である。 101,102……NPNトランジスタ、103……入力端子、104…
…イネーブル端子、105,106……出力端子、107,108……
PMOS、109,110……NPNトランジスタ、111……出力端
子、202……PMOS、203,204……NMOS、205,206……NPNト
ランジスタ、301,302……イネーブル端子、303……PMO
S、304,305,306……NMOS、401……入力端子、402……イ
ネーブル端子、403……PMOS、407……入力部、408……
レベルシフト部、409……出力部。
Claims (9)
- 【請求項１】ベースに入力信号が入力され、コレクタが
インピーダンス素子を介して第１の電源電位に接続され
る第１のバイポーラトランジスタと、ベースに基準電位
が印加され、コレクタがインピーダンス素子を介して上
記第１の電源電位に接続され、エミッタが上記第１のバ
イポーラトランジスタに接続される第２のバイポーラト
ランジスタと、コレクタが上記第１及び第２のバイポー
ラトランジスタのエミッタに接続され、上記コレクタに
イネーブル信号が入力され、エミッタが第２の電源電位
に接続される第３のバイポーラトランジスタとを少なく
とも有し、上記第１及び第２のバイポーラトランジスタ
のコレクタからそれぞれ第１及び第２の信号を出力する
差動回路部と、 ゲートに上記第１の信号を受けてオンオフ動作する第１
の電界効果トランジスタと、ゲートに上記第２の信号を
受けてオンオフ動作する上記第１の電界効果トラジスタ
と同じ導電型の第２の電界効果トラジスタと、上記第１
及び第２の電界効果トランジスタのオンオフに応じてオ
ン・オフ動作するバイポーラトランジスタとを少なくと
も有する論理回路部とを有し、上記入力信号のハイレベ
ル又はロウレベルと上記イネーブル信号に基づいてハイ
レベルの信号、ロウレベルの信号及びハイインピーダン
ス状態の信号を出力することを特徴とする３ステート回
路。 - 【請求項２】特許請求の範囲第１項において、 上記論理回路部のバイポーラトランジスタは、コレクタ
が第３の電源電位に接続され、エミッタが出力部に接続
される第４のバイポーラトランジスタと、コレクタが上
記出力部に接続され、エミッタが第４の電源電位に接続
される第５のバイポーラトランジスタとを有し、 上記第１の電界効果トラジスタは、そのソース又はドレ
インのいずれか一方が第３の電源電位に接続され、他方
が上記第１のバイポーラトランジスタのベースに接続さ
れ、上記第２の電界効果トラジスタは、そのソース又は
ドレインのいずれか一方が上記出力部に接続され、他方
が上記第２のバイポーラトランジスタのベースに接続さ
れることを特徴とする３ステート回路。 - 【請求項３】特許請求の範囲第２項において、 上記論理回路部の上記第４のバイポーラトランジスタの
ベースと上記出力部との間または上記第５のバイポーラ
トランジスタのベースと上記第４の電源電位との間はイ
ンピーダンス素子で接続されていることを特徴とする３
ステート回路。 - 【請求項４】特許請求の範囲第２項又は第３項におい
て、 上記論理回路部の上記第４のバイポーラトランジスタと
上記第５のバイポーラトランジスタはNPN型であり、上
記第１及び第２の電界効果トラジスタはＰ型であること
を特徴とする３ステート回路。 - 【請求項５】特許請求の範囲第２項、第３項又は第４項
において、 上記第１の電源電位と上記第３の電源電位はほぼ同じ電
位で、上記第２の電源電位と上記第４の電源電位はほぼ
同じ電位であることを特徴とする３ステート回路。 - 【請求項６】第１の電源電位と第２の電源電位間で動作
し、入力信号をそれぞれのゲートで受ける第１の電界効
果トラジスタと上記第１の電界効果トラジスタとは異な
る導電型の第２の電界効果トランジスタからなる相補型
電界効果トラジスタ対と、イネーブル信号をゲートに受
け、ソース又はドレインのいずれか一方に上記第１の電
源電位からの電位を受ける第３の電界効果トランジスタ
とを少なくとも有し、上記相補型電界効果トラジスタ対
からの信号を受けて所定の振幅の信号に変換する入力部
と、 ベースに上記入力部で変換された所定振幅の信号が入力
され、コレクタがインピーダンス素子を介して第３の電
源電位に接続される第１のバイポーラトランジスタと、
ベースに基準電位が印加され、コレクタがインピーダン
ス素子を介して上記第３の電源電位に接続され、エミッ
タが上記第１のバイポーラトランジスタに接続される第
２のバイポーラトランジスタと、コレクタが上記第１及
び第２のバイポーラトランジスタのエミッタに接続さ
れ、上記コレクタに上記イネーブル信号に応じてオンオ
フする上記第３の電界効果トランジスタを介して上記第
３の電源電位が入力され、エミッタが第２の電源電位に
接続される第３のバイポーラトランジスタとを少なくと
も有し、上記第３と上記第２との電源電位差で動作し、
上記第１及び第２のバイポーラトランジスタのコレクタ
からそれぞれ第１及び第２の信号を出力するレベルシフ
ト部と、 ゲートに上記第１の信号を受けてオンオフ動作する第４
の電界効果トランジスタと、ゲートに上記第２の信号を
受けてオンオフ動作する上記第４の電界効果トランジス
タと同じ導電型の第５の電界効果トランジスタと、上記
第４及び第５の電界効果トランジスタのオンオフに応じ
てオン・オフ動作するバイポーラトランジスタとを少な
くとも有して上記第３の電源電位と第４の電源電位との
間で動作する出力部とを有し、 上記入力信号と上記イネーブル信号に基づいてハイレベ
ルの信号、ロウレベルの信号及びハイインピーダンス状
態の信号を出力することを特徴とする出力回路。 - 【請求項７】特許請求の範囲第６項において、 上記出力部のバイポーラトランジスタは、コレクタが第
３の電源電位に接続され、エミッタから信号を出力する
第４のバイポーラトランジスタと、コレクタが上記第４
のバイポーラトランジスタのエミッタに接続され、エミ
ッタが第４の電源電位に接続される第５のバイポーラト
ランジスタとを有し、 上記第１の電界効果トランジスタは、そのソース又はド
レインのいずれか一方が第３の電源電位に接続され、他
方が上記第１のバイポーラトランジスタのベースに接続
され、上記第２の電界効果トランジスタは、そのソース
又はドレインのいずれか一方が上記第４のバイポーラト
ランジスタのエミッタに接続され、他方が上記第２のバ
イポーラトランジスタのベースに接続されることを特徴
とする出力回路。 - 【請求項８】特許請求の範囲第７項において、 上記レベルシフト部からの上記第１の信号をゲートで受
け、ソース・ドレイン電流路を上記出力部の上記第５の
バイポーラトランジスタのベースと上記第３の電源電位
との間に形成する第６の電界効果トランジスタを有する
ことを特徴とする出力回路。 - 【請求項９】特許請求の範囲第７項又は第８項におい
て、 上記出力部の上記第４のバイポーラトランジスタと上記
第５のバイポーラトランジスタはNPN型であり、上記第
１及び第２の電界効果トランジスタはＰ型であることを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237197A JPH0817319B2 (ja) | 1987-09-24 | 1987-09-24 | ３ステート回路及びそれを用いた出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237197A JPH0817319B2 (ja) | 1987-09-24 | 1987-09-24 | ３ステート回路及びそれを用いた出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481411A JPS6481411A (en) | 1989-03-27 |
| JPH0817319B2 true JPH0817319B2 (ja) | 1996-02-21 |
Family
ID=17011809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62237197A Expired - Fee Related JPH0817319B2 (ja) | 1987-09-24 | 1987-09-24 | ３ステート回路及びそれを用いた出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817319B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827437A (ja) * | 1981-08-11 | 1983-02-18 | Nec Corp | ３状態出力回路 |
| US4636990A (en) * | 1985-05-31 | 1987-01-13 | International Business Machines Corporation | Three state select circuit for use in a data processing system or the like |
-
1987
- 1987-09-24 JP JP62237197A patent/JPH0817319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481411A (en) | 1989-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |