JPH0817355B2 - Multi-frame sync detection circuit - Google Patents
Multi-frame sync detection circuitInfo
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- JPH0817355B2 JPH0817355B2 JP62247515A JP24751587A JPH0817355B2 JP H0817355 B2 JPH0817355 B2 JP H0817355B2 JP 62247515 A JP62247515 A JP 62247515A JP 24751587 A JP24751587 A JP 24751587A JP H0817355 B2 JPH0817355 B2 JP H0817355B2
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- frame
- circuit
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、通信装置間で通信を行うための情報信号が
マルチフレーム多重化され、マルチフレーム中の固有の
パターンを有するマルチフレーム同期信号を検出するマ
ルチフレーム同期検出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Industrial field of application) In the present invention, information signals for communication between communication devices are multi-frame multiplexed and have a unique pattern in the multi-frame. The present invention relates to a multi-frame sync detection circuit that detects a multi-frame sync signal.
（従来の技術） 従来、マルチフレームによって通信を行う通信装置に
おけるマルチフレーム同期検出回路としては、第７図に
示すようなものがある。(Prior Art) Conventionally, there is a multi-frame synchronization detection circuit in a communication device that performs communication by multi-frame as shown in FIG.
同図に示すマルチフレーム同期検出回路は、（ｍ−
１）×ｎ個の遅延素子101と、比較回路111とからなる。The multi-frame synchronization detection circuit shown in FIG.
1) × n delay elements 101 and a comparison circuit 111.
遅延素子101は受信信号を１ビットづつ遅延させる。
比較回路111にはｎビット間隔で前記遅延素子101から出
力信号が与えられる。すなわち比較回路111には信号
S1、S2、……、Smが入力される。信号S1は入力信号その
ものであり、S2は第ｎ番目の遅延素子の出力信号であ
り、信号Smは（ｍ−１）×ｎ番目の遅延素子の出力信号
である。The delay element 101 delays the received signal bit by bit.
The output signal from the delay element 101 is given to the comparator circuit 111 at intervals of n bits. That is, the comparison circuit 111
S 1 , S 2 , ..., Sm are input. The signal S 1 is the input signal itself, S 2 is the output signal of the n-th delay element, and signal Sm is the output signal of the (m-1) × n-th delay element.
そして、比較回路111は入力される信号S1、S2、…
…、Smと予め記憶されているマルチフレーム同期信号の
信号パターンとを比較しこれらが一致したときにフレー
ム同期信号を発する。Then, the comparison circuit 111 receives the input signals S 1 , S 2 , ...
..., Sm is compared with the signal pattern of the pre-stored multi-frame synchronization signal, and when they match, a frame synchronization signal is issued.
ところで、このようなマルチフレーム同期検出回路で
は（ｍ−１）×ｎビット分の遅延素子が必要であり、誤
同期が生じた際には再同期確立に要する時間が一定しな
いという問題点がある。またフレームの構成が変更され
た場合、回路変更が困難であるという問題点がある。By the way, in such a multi-frame synchronization detection circuit, a delay element for (m-1) × n bits is required, and there is a problem that the time required for re-synchronization establishment is not constant when erroneous synchronization occurs. . Further, when the frame configuration is changed, it is difficult to change the circuit.
（発明が解決しようとする問題点） このように、従来のマルチフレーム同期検出回路で
は、同期確立に要する時間が一定でなく、またフレーム
の構成が変更された場合に回路変更が困難であるという
問題がある。(Problems to be Solved by the Invention) As described above, in the conventional multi-frame synchronization detection circuit, the time required to establish synchronization is not constant, and it is difficult to change the circuit when the frame configuration is changed. There's a problem.
本発明はこのような事情に基づいてなされたものでそ
の目的とするところは、一定時間内で同期確立が行えフ
レーム構成に変更があっても容易に対処できるマルチフ
レーム同期検出回路を提供することにある。The present invention has been made under such circumstances, and an object of the present invention is to provide a multi-frame synchronization detection circuit that can establish synchronization within a fixed time and can easily cope with a change in frame configuration. It is in.
［発明の構成］ （問題点を解決するための手段） 前記目的を達成するために本発明は、複数のフレーム
が結合されてなり一定間隔でマルチフレーム同期信号が
存在するマルチフレームの前記マルチフレーム同期信号
を検出するマルチフレーム同期検出回路において、前記
マルチフレーム同期信号が出現する間隔で受信信号を抽
出し抽出された受信信号のうちマルチフレーム同期信号
の語長分を一語として記憶する記憶手段と、この記憶手
段に記憶された語と前記マルチフレーム同期信号の信号
パターンとを比較する比較手段とを具備することを特徴
としている。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention is a multi-frame multi-frame in which a plurality of frames are combined and multi-frame synchronization signals are present at regular intervals. In a multi-frame synchronization detection circuit for detecting a synchronization signal, a storage means for extracting a reception signal at intervals at which the multi-frame synchronization signal appears and storing the word length of the multi-frame synchronization signal among the extracted reception signals as one word. And a comparison means for comparing the word stored in the storage means with the signal pattern of the multi-frame synchronization signal.
（作用） 本発明では、マルチフレーム同期信号が出現する間隔
で受信信号を抽出し抽出された受信信号のうちマルチフ
レーム同期信号の語長分を一語として記憶手段に記憶す
る。この記憶手段に記憶された複数の語を夫々読み出し
比較手段によってマルチフレーム同期信号の信号パター
ンとを比較することによってマルチフレーム同期信号を
検出する。(Operation) In the present invention, the reception signal is extracted at intervals at which the multiframe synchronization signal appears, and the word length of the multiframe synchronization signal among the extracted reception signals is stored as one word in the storage means. The multi-frame synchronization signal is detected by reading out the plurality of words stored in the storage means and comparing them with the signal pattern of the multi-frame synchronization signal by the comparison means.
（実施例） 以下図面に基づいて本発明の一実施例を詳細に説明す
る。Embodiment An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の一実施例に係るマルチフレーム同期
検出回路の概要構成図である。FIG. 1 is a schematic configuration diagram of a multi-frame synchronization detection circuit according to an embodiment of the present invention.
同図に示すマルチフレーム同期検出回路は、計数回路
１、３、演算回路５、記憶回路７、比較回路９、同期補
正回路11からなる。The multi-frame synchronization detection circuit shown in the figure comprises counting circuits 1 and 3, an arithmetic circuit 5, a storage circuit 7, a comparison circuit 9, and a synchronization correction circuit 11.
第２図は第１図に示すマルチフレーム同期検出回路の
詳細な回路図であり、第１図に示す要素と同一の要素に
はそれと同一の番号を付してある。FIG. 2 is a detailed circuit diagram of the multi-frame sync detection circuit shown in FIG. 1, and the same elements as those shown in FIG. 1 are designated by the same reference numerals.
同図に示すマルチフレーム同期検出回路は、演算回路
５、記憶回路７、比較回路９、同期補正回路11、カウン
タ13、15、17、19、ゲート21、23からなる。ここで、第
１図に示す計数回路１はカウンタ13、19に相当する。ま
た計数回路３はカウンタ15、17に相当する。The multi-frame synchronization detection circuit shown in the figure comprises an arithmetic circuit 5, a memory circuit 7, a comparison circuit 9, a synchronization correction circuit 11, counters 13, 15, 17, 19 and gates 21, 23. Here, the counting circuit 1 shown in FIG. 1 corresponds to the counters 13 and 19. The counting circuit 3 corresponds to the counters 15 and 17.
カウンタ13はビット同期信号をカウントし記憶回路７
にアドレスを与える。またこのカウンタ13は“0"〜“77
1"で巡回し、巡回するとキャリー信号をカウンタ15に与
える。カウンタ15はカウンタ13から送られるキャリー信
号をカウントし“0"〜“5"で巡回する。カウンタ17はカ
ウンタ15のキャリー信号をカウントする。演算回路５は
カウンタ15、17および受信信号等を処理し記憶回路７に
対して信号の読み書きを行う。記憶回路７はカウンタ13
および演算回路５を介してカウンタ15から送られるアド
レスに従って演算回路５が処理した信号を記憶する。比
較回路９は演算回路５から出力される信号と予め記憶さ
れたマルチフレーム同期信号の信号パターンとを比較す
る。The counter 13 counts the bit synchronization signal, and the storage circuit 7
Give an address to. Also, this counter 13 is "0" to "77".
When it circulates, it carries a carry signal to the counter 15. When it circulates, the counter 15 counts the carry signal sent from the counter 13 and circulates from "0" to "5". The counter 17 counts the carry signal of the counter 15. The arithmetic circuit 5 processes the counters 15 and 17 and received signals and reads / writes signals from / to the memory circuit 7. The memory circuit 7 has the counter 13
And the signal processed by the arithmetic circuit 5 is stored in accordance with the address sent from the counter 15 via the arithmetic circuit 5. The comparison circuit 9 compares the signal output from the arithmetic circuit 5 with the signal pattern of the multi-frame synchronization signal stored in advance.
第３図はこの実施例におけるマルチフレームの構成図
である。FIG. 3 is a block diagram of a multiframe in this embodiment.
同図に示すマルチフレームは24個のフレームからなり
各フレームは193ビットからなる。そして、第４フレー
ム、第８フレーム、第12フレーム、……、第24フレーム
にマルチフレーム同期信号が挿入される。このマルチフ
レーム同期信号は“001011"という信号パターンを有す
る。比較回路９は演算回路５から送られる語と予め記憶
されたマルチフレーム同期信号の信号パターンとを比較
する。マルチフレーム同期信号の信号パターンは“0010
11"であり、この信号パターンを５ビットの範囲内でシ
フトした信号パターンと演算回路５から送られてくる信
号とを比較する。比較回路９は一致した場合には６つの
信号パターンのうちどの信号パターンと一致したかを同
期補正回路11に送る。同期補正回路11では第４図に示す
テーブルによって一致したパターンから次のマルチフレ
ームの先頭ビットまでの残りビット数を算出する。The multi-frame shown in the figure consists of 24 frames and each frame consists of 193 bits. Then, the multi-frame synchronization signal is inserted in the fourth frame, the eighth frame, the twelfth frame, ..., The twenty-fourth frame. This multi-frame synchronization signal has a signal pattern of "001011". The comparison circuit 9 compares the word sent from the arithmetic circuit 5 with the signal pattern of the pre-stored multi-frame synchronization signal. The signal pattern of the multi-frame synchronization signal is "0010.
11 ", and the signal pattern obtained by shifting this signal pattern within the range of 5 bits is compared with the signal sent from the arithmetic circuit 5. When the comparison circuit 9 matches, which of the six signal patterns is detected. Whether or not it matches the signal pattern is sent to the synchronization correction circuit 11. The synchronization correction circuit 11 calculates the number of remaining bits from the matched pattern to the leading bit of the next multi-frame according to the table shown in FIG.
たとえば演算回路５から送られてくる信号はパターン
が信号パターン“001011"と一致した場合には残りビッ
ト数が193ビットとなる。演算回路５から送られてくる
信号パターンが信号パターン“101100"と一致した場合
には残りビット数が3281ビットであることが算定され
る。For example, when the pattern sent from the arithmetic circuit 5 matches the signal pattern "001011", the number of remaining bits is 193 bits. When the signal pattern sent from the arithmetic circuit 5 matches the signal pattern "101100", it is calculated that the remaining bit number is 3281 bits.
カウンタ19は同期信号をカウントしており、同期補正
回路11はカウンタ19が前述したように算定した残りビッ
ト数だけカウントしたときにカウンタ19をクリアする。The counter 19 counts the synchronization signal, and the synchronization correction circuit 11 clears the counter 19 when the counter 19 counts the number of remaining bits calculated as described above.
次に、この実施例の動作について説明する。 Next, the operation of this embodiment will be described.
初期状態ではリセット信号によりカウンタ13、15、1
7、19はクリアされている。カウンタ13はビット同期信
号を計数し、その出力を記憶回路７のアドレスとして出
力する。リセット信号が入力された直後１マルチフレー
ム信号を受信する以前はカウンタ17の出力値は“0"であ
り、したがってゲート23の出力値はハイレベルとなる。
このとき演算回路５は受信信号をカウンタ13、15で示さ
れるアドレスの位置に書き込む。カウンタ15の出力値は
カウンタ13が０〜771までカウントする間“0"を保ち続
けるので、第５図に示すように、受信信号は記憶回路７
の各行の１ビット目に書き込まれる。この動作を772ビ
ット分行うと記憶回路７の各行の第１ビット目に受信信
号が書き込まれる。カウンタ13が772をカウントすると
カウンタ13からキャリー信号が出力されカウンタ15に入
力される。したがってカウンタ15の出力値は“1"とな
る。カウンタ13にビット同期信号が入力されると演算回
路５はカウンタ13とカウンタ15とで示されるアドレスの
位置に受信信号を書き込む。すなわち、この場合、カウ
ンタ15は各行の第２ビット目を指示しているので、カウ
ンタ13にビット同期信号が入力されるごとに記憶回路７
の各行の第２ビット目に受信信号が書き込まれる。In the initial state, the reset signal causes counters 13, 15, 1
7 and 19 have been cleared. The counter 13 counts the bit synchronization signal and outputs its output as an address of the memory circuit 7. Immediately after the reset signal is input and before receiving one multi-frame signal, the output value of the counter 17 is "0", so that the output value of the gate 23 becomes high level.
At this time, the arithmetic circuit 5 writes the received signal in the position of the address indicated by the counters 13 and 15. The output value of the counter 15 keeps "0" while the counter 13 counts from 0 to 771. Therefore, as shown in FIG.
Is written in the first bit of each row. When this operation is performed for 772 bits, the reception signal is written in the first bit of each row of the memory circuit 7. When the counter 13 counts 772, a carry signal is output from the counter 13 and input to the counter 15. Therefore, the output value of the counter 15 becomes "1". When the bit synchronization signal is input to the counter 13, the arithmetic circuit 5 writes the reception signal at the address positions indicated by the counter 13 and the counter 15. That is, in this case, since the counter 15 indicates the second bit of each row, the memory circuit 7 is input every time the bit synchronization signal is input to the counter 13.
The received signal is written in the second bit of each row.
同様の動作を繰り返すことにより記憶回路７には１マ
ルチフレーム分の受信信号が書き込まれる。そしてこの
記憶回路７に記憶されている語は６ビットで１語となり
それが772語書き込まれていることになる。また各語に
おいては隣接するビットは772ビット離れており、すな
わちマルチフレーム同期信号が出現する間隔分離れたビ
ットの受信信号となっている。By repeating the same operation, the reception signal for one multi-frame is written in the memory circuit 7. The word stored in the memory circuit 7 becomes one word with 6 bits, which means that 772 words are written. Also, in each word, adjacent bits are separated by 772 bits, that is, the received signals are bits separated by the interval at which the multiframe synchronization signal appears.
１マルチフレーム分の受信信号が記憶回路７に書き込
まれるとカウンタ13、15は巡回とカウンタ15からキャリ
ー信号が出力されカウンタ17の出力値は“1"となる。し
たがって、ゲート23の出力信号はローレベルとなる。こ
のとき演算回路５は、第６図に示すように、記憶回路７
から読み出した語のうちカウンタ15で示されるビットの
位置の信号と受信との論理積をとり、その結果をカウン
タ15で示されるビット位置に挿入しカウンタ13で示され
るアドレスにその語を書き込む。When the reception signal for one multi-frame is written in the memory circuit 7, the counters 13 and 15 make a cycle and the carry signal is output from the counter 15, and the output value of the counter 17 becomes "1". Therefore, the output signal of the gate 23 becomes low level. At this time, the arithmetic circuit 5 operates as shown in FIG.
Of the words read from the above, the logical product of the signal at the bit position indicated by the counter 15 and the reception is calculated, the result is inserted into the bit position indicated by the counter 15, and the word is written into the address indicated by the counter 13.
記憶回路７からの読み出し動作、読み出された信号と
の論理積をとる動作、記憶回路７への書き込み動作を３
マルチフレーム分繰り返す。The read operation from the memory circuit 7, the operation of taking a logical product with the read signal, and the write operation to the memory circuit 7 are performed.
Repeat for multiple frames.
そして、カウンタ15の出力値が“5"でありカウンタ17
の出力値が“3"となるとゲート21の出力値はハイレベル
となり、演算回路５は記憶回路７から読み出した語を比
較回路９に出力する。比較回路９は演算回路５から送ら
れる語と予め記憶されたマルチフレーム同期信号の信号
パターンとを比較する。マルチフレーム同期信号の信号
パターンは“001011"であり、この信号パターンを５ビ
ットの範囲内でシフトした信号パターンと演算回路５か
ら送られてくる信号を比較する。比較回路９は一致した
場合には６つの信号パターンのうちどの信号パターンと
一致したかを同期補正回路11に送る。同期補正回路11は
第４図に示すテーブルから残りビット数を算出する。The output value of the counter 15 is "5" and the counter 17
When the output value of 3 becomes "3", the output value of the gate 21 becomes high level, and the arithmetic circuit 5 outputs the word read from the memory circuit 7 to the comparison circuit 9. The comparison circuit 9 compares the word sent from the arithmetic circuit 5 with the signal pattern of the pre-stored multi-frame synchronization signal. The signal pattern of the multi-frame synchronization signal is "001011", and the signal pattern obtained by shifting this signal pattern within the range of 5 bits is compared with the signal sent from the arithmetic circuit 5. When the comparison circuit 9 matches, it sends to the synchronization correction circuit 11 which of the six signal patterns matches. The synchronization correction circuit 11 calculates the number of remaining bits from the table shown in FIG.
カウンタ19は同期信号をカウントしており、同期補正
回路11はカウンタ19が前述したように算定した残りビッ
ト数だけカウントしたときにカウンタ19をクリアする。
したがってカウンタ19は受信信号のマルチフレームと同
期する。The counter 19 counts the synchronization signal, and the synchronization correction circuit 11 clears the counter 19 when the counter 19 counts the number of remaining bits calculated as described above.
Therefore, the counter 19 is synchronized with the multi-frame of the received signal.
このように本実施例によれば一定時間内で同期確立が
行なえる。また、フレームの構成に変更があっても容易
に対処できる。As described above, according to this embodiment, synchronization can be established within a fixed time. Further, even if the frame configuration is changed, it can be easily dealt with.
［発明の効果］ 以上詳細に説明したように本発明におれば、一定時間
内で同期確立が行え、フレーム構成に変更があっても容
易に対処できるマルチフレーム同期検出回路を提供でき
る。[Effect of the Invention] As described in detail above, according to the present invention, it is possible to provide a multi-frame synchronization detection circuit which can establish synchronization within a fixed time and can easily cope with a change in frame configuration.
第１図は本発明の一実施例に係るマルチフレームの概略
構成図、第２図はこの実施例の構成を示す回路図、第３
図はフレームの構成を示す図、第４図は信号パターンと
残りビット数の関係を示す図、第５図および第６図は記
憶回路への読み書きを示す図、第７図は従来のマルチフ
レーム同期検出回路の構成を示す図である。 ５……演算回路 ７……記憶回路 ９……比較回路 11……同期補正回路 13、15、17、19……カウンタFIG. 1 is a schematic configuration diagram of a multi-frame according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing the configuration of this embodiment, and FIG.
FIG. 4 is a diagram showing a frame structure, FIG. 4 is a diagram showing a relationship between a signal pattern and the number of remaining bits, FIGS. 5 and 6 are diagrams showing reading / writing from / to a memory circuit, and FIG. 7 is a conventional multiframe. It is a figure which shows the structure of a synchronization detection circuit. 5 ... Arithmetic circuit 7 ... Memory circuit 9 ... Comparison circuit 11 ... Sync correction circuit 13, 15, 17, 19 ... Counter
Claims (1)
でマルチフレーム同期信号が存在するマルチフレームの
前記マルチフレーム同期信号を検出するマルチフレーム
同期検出回路において、 前記マルチフレーム同期信号が出現する間隔で受信信号
を抽出し抽出された受信信号のうちマルチフレーム同期
信号の語長分を一語として記憶する記憶手段と、 この記憶手段に記憶された語と前記マルチフレーム同期
信号の信号パターンとを比較する比較手段と、 を具備することを特徴とするマルチフレーム同期検出回
路。1. A multi-frame synchronization detection circuit for detecting the multi-frame synchronization signal of a multi-frame in which a plurality of frames are combined and a multi-frame synchronization signal is present at a constant interval, wherein an interval at which the multi-frame synchronization signal appears. The storage means for extracting the received signal with and storing the word length of the multi-frame synchronization signal as one word in the extracted reception signal, and the word stored in the storage means and the signal pattern of the multi-frame synchronization signal. A multi-frame synchronization detection circuit comprising: a comparison unit for comparing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247515A JPH0817355B2 (en) | 1987-09-30 | 1987-09-30 | Multi-frame sync detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247515A JPH0817355B2 (en) | 1987-09-30 | 1987-09-30 | Multi-frame sync detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6490631A JPS6490631A (en) | 1989-04-07 |
| JPH0817355B2 true JPH0817355B2 (en) | 1996-02-21 |
Family
ID=17164630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247515A Expired - Fee Related JPH0817355B2 (en) | 1987-09-30 | 1987-09-30 | Multi-frame sync detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817355B2 (en) |
-
1987
- 1987-09-30 JP JP62247515A patent/JPH0817355B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS6490631A (en) | 1989-04-07 |
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