JPH0817519B2

JPH0817519B2 - バランス調整回路

Info

Publication number: JPH0817519B2
Application number: JP2173381A
Authority: JP
Inventors: 正人女屋
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-06-29
Filing date: 1990-06-29
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: JPH0461599A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、チャンネル間のアンバランスを解消する為
のバランス調整回路に関し、特に調整完了時にその状態
を保持し得るバランス調整回路に関する。

（ロ）従来の技術左右ステレオ信号を、それぞれ異なるチャンネルを用
いて伝送するステレオ装置においては、各チャンネルを
構成する回路や素子のバラツキ等により、アンバランス
を生じる場合がある。例えば、アナウンサの声は、左右
スピーカの中央に定位しなければならないが、前述の如
くチャンネル間にアンバランスが生じると、左又は右に
片寄った位置に定位し、聴感を損なう。

その為、従来から、左右チャンネルのバランスを取る
為のバランス調整回路が提案され、使用に供されて来
た。第２図は、その様なバランス調整装置の一例を示す
もので、左入力端子（１）に印加される左ステレオ信号
は、左減衰回路（２）を介して左出力端子（３）に導出
される。また、右入力端子（４）に印加される右ステレ
オ信号は、右減衰回路（５）を介して右出力端子（６）
に導出される。しかして、左右出力端子（３）及び
（６）に得られる左右ステレオ信号のレベルは、検出回
路（７）で検出され、互いに比較される。そして、検出
回路（７）の出力端に左右ステレオ信号のレベル差に応
じた出力信号が発生する。前記出力信号は、保持回路
（８）で保持され、制御回路（９）に印加される。前記
制御回路（９）は、前記保持回路（８）の出力信号を受
け、左右減衰回路（２）及び（５）の減衰量を制御す
る。いま、アナウンサの声に相当する左右ステレオ信号
が左右入力端子（１）及び（４）に印加されたとすれ
ば、左右出力端子（３）及び（６）に等しいレベルの左
右ステレオ信号が発生しなければならないが、チャンネ
ル間にアンバランスがあると前記左右ステレオ信号のレ
ベルが等しく無くなる。例えば、左ステレオ信号のレベ
ルが右ステレオ信号のレベルよりも大の場合、検出回路
（７）から所定レベル以上の出力信号が発生し、保持回
路（８）を介して制御回路（９）に印加される。その
為、制御回路（９）から制御信号が発生し、左減衰回路
（２）の減衰量を大とし、バランス調整を行なう。左ス
テレオ信号のレベルが右ステレオ信号のレベルよりも小
の場合、逆に制御回路（９）の出力信号により、右減衰
回路（５）の減衰量が大になる。

（ハ）発明が解決しようとする課題第２図のバランス調整回路は、全体がアナログ回路で
構成されており、検出回路（７）の出力信号を保持する
為の保持回路（８）が必須となる。しかして、前記保持
回路（８）は、図示の如くコンデンサ（10）と抵抗（1
1）及び（12）とによって構成されている為、検出回路
（７）の出力信号を長時間保持することが出来ない、と
いう問題があった。また、検出回路（７）の出力信号の
レベルが急激に変化すると、コンデンサ（10）の急速な
充放電が行なわれる為、ショック音が発生するという問
題があった。

（ニ）課題を解決するための手段本発明は、上述の点に鑑み成されたもので、タイミン
グ信号を発生する手段と、方向信号を発生する手段と、
前記タイミング信号に応じて動作を開始する発振回路
と、該発振回路の出力信号をクロックとし、前記方向信
号に応じた方向の計数を行なう計数回路と、該計数回路
の計数値をデコードするデコーダと、該デコーダの出力
信号に応じて各チャンネルを通過する信号のバランスを
調整する手段と、調整の完了を検出する完了検出回路
と、該完了検出回路の出力信号に応じて前記タイミング
信号の発生を制御する制御回路とを備える点を特徴とす
る。

（ホ）作用本発明に依れば、タイミング信号により発振回路の動
作を開始させ、発振回路の出力信号と方向信号とを用い
て計数回路の計数を行なわせる。そして計数回路の計数
値を、デコーダでデコードし、バランスを調整する手段
を制御している。また、調整の完了を検出する完了検出
回路と該完了検出回路の出力信号を用いて前記タイミン
グ信号の発生を制御する制御回路とを設け、不要時に発
振回路の動作を停止させる様にしている。

（ヘ）実施例第１図は、本発明の一実施例を示す回路図で、（13）
は左ステレオ信号が印加される左入力端子、（14）は右
ステレオ信号が印加される右入力端子、（15）は左ステ
レオ信号が導出される左出力端子、（16）は右ステレオ
信号が導出される右出力端子、（17）は左伝送路（チャ
ンネル）に挿入された左減衰回路、（18）は右伝送路
（チャンネル）に挿入された右減衰回路、（19）は左右
出力端子（15）及び（16）にそれぞれ得られる左右ステ
レオ信号のレベル比に応じた信号を発生する信号発生回
路、（20）は該信号発生回路（19）の出力信号レベルに
応じて調整期間を定めるタイミング信号を発生するタイ
ミング信号発生回路、（21）は前記信号発生回路（19）
の出力信号レベルに応じて調整の方向を定める方向信号
を発生する方向信号発生回路、（22）は前記タイミング
信号に応じて発振を開始する発振回路、（23）は前記方
向信号に応じてアップ信号又はダウン信号を発生するア
ップダウン回路、（24）は前記発振回路（22）の出力信
号をクロックとし、前記アップダウン回路（23）の出力
信号に応じた方向の計数を行なう計数回路、（25）は該
計数回路（24）の計数値をデコードするデコーダ、（26
a）は前記発振回路（22）の出力信号とアップダウン回
路（23）の出力信号とに応じて調整の完了を検出する完
了検出回路、及び（26b）は該完了検出回路（26a）の出
力信号に応じてタイミング信号の発生を制御する制御回
路である。

いま、説明を簡単にする為、左右入力端子（13）及び
（14）に印加される信号を３種類、すなわち左ステレオ
信号のみの状態、右ステレオ信号のみの状態、左右ステ
レオ信号が略同レベルで印加される状態（センター信号
と称す）に限定する。

左入力端子（13）に左ステレオ信号（Ｌ）のみが印加
される第１の状態においては、左右ステレオ信号の比
（L/R）に応じた出力信号を発生する信号発生回路（1
9）の出力信号が十分大となる。タイミング信号発生回
路（20）は、前記信号発生回路（19）の出力信号レベル
を判別し、該出力信号レベルが所定範囲内の時出力
「Ｈ」を、所定範囲外の時出力「Ｌ」を発生する。その
為、前記第１の状態のとき、タイミング信号発生回路
（20）から「Ｌ」の出力信号が発生し、発振回路（22）
の動作を開始しない。従って、計数回路（24）が計数を
行なわず、左右減衰回路（17）及び（18）も不動作の状
態を保つ。

右入力端子（14）に右ステレオ信号（Ｒ）のみが印加
される第２の状態においては、信号発生回路（19）の出
力信号が十分小になる。従って、この場合も、発振回路
（22）が発振を開始せず、計数回路（24）、左右減衰回
路（17）及び（18）も動作しない。

左右入力端子（13）及び（14）に略等しいレベルの左
右ステレオ信号が印加される第３の状態においては、信
号発生回路（19）の出力信号が所定範囲内となり、タイ
ミング信号発生回路（20）の出力信号が「Ｈ」となる。
その為、発振回路（22）が発振を開始する。一方、方向
信号発生回路（21）は、所定の基準電圧Vrefを備え、信
号発生回路（19）の出力信号レベルV₁と前記基準電圧Vr
efとを比較する。そしてV₁＞Vrefとなる場合、出力
「Ｈ」を、V₁＜Vrefとなる場合、出力「Ｌ」を発生す
る。アップダウン回路（23）は前記方向信号発生回路
（21）の出力「Ｈ」に応じてアップ信号を、出力「Ｌ」
に応じてダウン信号を発生する。いま、方向信号発生回
路（21）の出力が「Ｈ」であるとすれば、アップダウン
回路（23）からアップ信号が発生し、計数回路（24）は
発振回路（22）の出力信号をクロックとし、アップ信号
に応じてアップ方向の計数を行なう。また、方向信号発
生回路（21）の出力が「Ｌ」であるとすれば、アップダ
ウン回路（23）からダウン信号が発生し、計数回路（2
4）はダウン方向の計数を行なう。デコーダ（25）は計
数回路（24）の計数値を順次デコードし、左右減衰回路
（17）及び（18）を駆動する。従って、信号発生回路
（19）の出力信号レベルが、基準電圧Vrefよりも大なる
所定範囲内にある時、計数回路（24）がアップ方向の計
数を行ない、デコーダ（25）の出力に応じて、左減衰回
路（17）の減衰量が増大し、右減衰回路（18）の減衰量
が減少し、左右ステレオ信号（Ｌ）及び（Ｒ）のレベル
を等しくさせる。また、信号発生回路（19）の出力信号
レベルが、基準電圧Vrefよりも小なる所定範囲にある
時、計数回路（24）がダウン方向の計数を行ない、デコ
ーダ（25）の出力に応じて、左減衰回路（17）の減衰量
が減少し、右減衰回路（18）の減衰量が増大し、左右ス
テレオ信号（Ｌ）及び（Ｒ）のレベルを等しくさせる。

調整が完了すると、信号発生回路（19）の出力信号
は、基準電圧Vrefよりも少許大なる信号と少許小なる信
号とを交互に発生する。その為、方向信号発生回路（2
1）は、アップ信号とダウン信号とを交互に発生し、計
数回路（24）は、アップ方向の計数とダウン方向の計数
とを交互に繰り返す。調整の完了を検出する完了検出回
路（26a）は、この状態を検出し、完了信号を発生す
る。

制御回路（26b）は、前記完了信号に応じて、タイミ
ング信号の発生を強制的に禁止する。その為、発振回路
（22）の発振が停止し、計数回路（24）の計数も停止
し、デコーダ（25）、左右減衰回路（17）及び（18）が
完了時の状態を保つ。

調整完了状態において、何らかの原因により左右ステ
レオ信号のバランスがくずれると、制御回路（26b）が
リセットされ、タイミング信号発生回路（20）の動作が
再開される。左右ステレオ信号のバランスがくずれ、タ
イミング信号発生回路（20）からタイミング信号が発生
する所定範囲内で、かつ比較的大なるレベルの出力信号
が信号発生回路（19）から発生すると、制御回路（26
b）から禁止の為の出力信号が発生しなくなり、かつタ
イミング信号発生回路（20）及び方向信号発生回路（2
1）が動作し、再調整が開始される。従って、第１図の
回路を用いれば、チャンネル間のバランスを調整するこ
とが出来、調整完了時にその状態を保つことが出来、バ
ランスがくずれたとき再調整を行なうことが出来る。

第３図は、第１図の計数回路（24）及びデコーダ（2
5）の具体回路例を示すものである。第３図において、
計数回路（24）は、４個のＤ−FF（27）乃至（30）、８
個の排他オアゲート（31）乃至（38）と、４個のアンド
ゲート（39）乃至（42）から成るアップダウンカウンタ
によって構成されている。また、デコーダ（25）は、第
１乃至第４アンドゲート（43）乃至（46）と、第５乃至
第８アンドゲート（47）乃至（50）とによって構成され
ている。

第４図は、左右減衰回路（17）及び（18）の具体回路
例を示すもので、（51）は４個の抵抗と４個のゲートと
から成る第１左減衰回路、（52）は同様の構成の第２左
減衰回路、（53）は同様の構成の第１右減衰回路及び
（54）は同様の構成の第２右減衰回路である。

尚、第３図及び第４図において、第１アンドゲート
（43）の出力Ａは、第１左減衰回路（51）及び第１右減
衰回路（53）のゲートＡの切換を行なうものであり、出
力Ｂ乃至Ｈも第４図の対応するゲートを切換える様接続
される。

第３図及び第４図において、Ｄ−FF（27）乃至（30）
のＱ出力がすべて「０」、すなわち計数回路（24）の計
数値が（0000）の初期状態であれば、第４及び第８アン
ドゲート（45）及び（50）の出力Ｄ及びＨが発生し、ゲ
ートＤ及びＨが開となる。アップダウン入力端子（55）
にアップ信号「Ｌ」が入力された状態において、クロッ
ク入力端子（56）に第１クロックが印加されると、計数
回路（24）の計数値が（1000）となり、第３アンドゲー
ト（45）の出力Ｃが発生し、ゲートＣが開となる。その
為、左入力信号Liは少許減衰され、右入力信号Riの減衰
量は小となる。クロックの計数につれて、開となるゲー
トは順次移動し、16個のクロックの印加時に、第１アン
ドゲート及び第５アンドゲート（43）及び（47）の出力
A,Eが発生し、ゲートＡ及びＥが開となり、左入力信号L
iが最大減衰状態、右入力信号Riが無減衰状態となる。
実際の回路動作では、途中で第１図の比較回路（22）の
出力が反転し、逆方向の計数が行なわれる可能性が高
い。

第１左減衰回路（51）と第１右減衰回路（53）は、同
一の重み付けがなされており、例えば、A,B,C,Dが0,−
1,−2,−３となる。また、第２左減衰回路（52）と第２
右減衰回路（54）も同一の重み付けが成されており、例
えば、E,F,G,Hが0,−4,−8,−12となる。アップダウン
入力端子（55）にダウン信号「Ｈ」が印加された状態に
おいては、計数回路（24）の出力が、（1111），（011
1）……と変化するダウン計数状態になり、対応するゲ
ートが開になる。また、第３図及び第４図においては、
一方の計数回路が最大減衰状態、他方の減衰回路が無減
衰状態となる場合を初期値として説明したが、両減衰回
路の減衰量が等しく中間の値になるときを初期値とし、
デコーダの出力に応じて減衰量が互いに逆方向に変化す
る様な構成としてもよい。

第５図は、第１図のタイミング信号発生回路（20）、
方向信号発生回路（21）、及び制御回路（26b）の具体
回路例を示すものである。第５図において、信号発生回
路（19）の出力信号は、タイミング信号発生回路として
動作する第１ウィンドコンパレータ（57）と、方向信号
発生回路として動作する比較回路（58）と、制御回路の
一部を構成する第２ウィンドコンパレータ（59）とに印
加される。第１ウィンドコンパレータ（57）は、基準電
圧V_C及びV_D（V_C＜V_D）を備えており、信号発生回路（1
9）の出力電圧V₁がV_D＜V₁又はV_C＞V₁となるとき「Ｈ」
の出力信号を発生し、V_C＜V₁＜V_Dとなるとき「Ｌ」の出
力信号を発生する。従って、第１ウィンドコンパレータ
（57）は、左右ステレオ信号（Ｌ）及び（Ｒ）のレベル
が略等しい範囲で出力「Ｌ」を発生し、この出力「Ｌ」
がインバータ（60）を介してタイミング信号として発振
回路（22）に印加される。比較回路（58）は、基準電圧
Vrefを備えており、信号発生回路（19）の出力が前記Vr
efより大のとき「Ｈ」の出力信号を、小のとき「Ｌ」の
出力信号を発生する。前記「Ｈ」又は「Ｌ」の出力信号
は、アップダウン回路（23）に印加され、該アップダウ
ン回路（23）からは、前記「Ｈ」の出力信号に応じてア
ップ信号が、前記「Ｌ」の出力信号に応じてダウン信号
が発生する。制御回路は、第２ウィンドコンパレータ
（59）、オアゲート（61）及びアンドゲート（62）によ
って構成されている。第２ウィンドコンパレータ（59）
は、基準電圧V_A及びV_B（V_A＜V_B,V_B＜V_D,V_A＞V_C）を備え
ており、信号発生回路（19）の出力電圧V₁がV_B＜V₁又は
V_A＞V₁のとき出力「Ｈ」を、V_A＜V₁＜V_Bのとき出力
「Ｌ」を発生する。オアゲート（61）は、第２ウィンド
コンパレータ（59）の出力と完了検出回路（26a）とが
印加され、一方が「Ｈ」のとき出力「Ｈ」を発生する。
アンドゲート（62）は、オアゲート（61）の出力と第１
ウィンドコンパレータ（57）の反転出力とが印加され、
両方が「Ｈ」のとき出力「Ｈ」を発生し、発振回路（2
2）を駆動する。

バランス調整の開始時には、完了検出回路（26a）の
出力が「Ｈ」になっており、オアゲート（61）の出力も
「Ｈ」となる。その為、発振回路（22）は、タイミング
信号発生回路となる第１ウィンドコンパレータ（57）の
出力により、駆動される。バランス調整が完了すると、
完了検出回路（26a）から「Ｌ」の完了信号が発生し、
オアゲート（61）の出力も「Ｌ」になる。その為、アン
ドゲート（62）の出力も「Ｌ」になり、発振回路（22）
が発振動作を停止する。従って、調整完了時の状態を維
持することが出来る。調整完了状態において、V_B＜V₂又
はV_A＞V₂となる信号V₂が信号発生回路（19）から発生す
ると、第２ウィンドコンパレータ（59）の出力が「Ｈ」
になり、オアゲート（61）の出力も「Ｈ」になる。その
為、アンドゲート（62）は、第１ウィンドコンパレータ
（57）の反転出力「Ｈ」に応じて「Ｈ」の出力を発生
し、発振回路（22）を駆動する。従って、調整完了後
に、何らかの理由によりアンバランス状態が生じた場
合、再調整を行なうことが出来る。

第６図は、第１図及び第５図の完了検出回路（26a）
の具体回路例を示す。第６図において、アップダウン回
路（23）の出力は、第1D−FF（63）のＤ入力に印加さ
れ、発振回路（22）の出力は、前記第1D−FF（63）のク
ロック入力にクロックとして印加される。そして、第２
乃至第4D−FF（64）乃至（67）とRS−FF（68）とにより
信号処理が行なわれ、出力端子（69）に調整完了を示す
出力信号が発生する。調整完了前においては、アップダ
ウン回路（23）の出力信号が「Ｈ」又は「Ｌ」の単調信
号となり、調整が完了すると、「Ｈ」，「Ｌ」の繰り返
し信号となる。第６図の回路は、前記「Ｈ」，「Ｌ」の
繰り返し信号が複数回発生したことを検出し、出力端子
（69）に得られる出力信号を「Ｈ」から「Ｌ」に切換え
るものである。尚、端子（70）は、常時強制的にバラン
ス調整を行なわせる為、完了検出回路（26a）の動作を
禁止するものである。

（ト）発明の効果以上述べた如く、本発明に依れば、チャンネル間のア
ンバランスを検出し、自動的にバランス調整を行なうバ
ランス調整回路を提供出来る。

また本発明に依れば、正確にバランス調整を行なうこ
とが出来、調整完了後は、自動的に調整動作を停止する
バランス調整回路を提供出来る。

更に本発明に依れば、バランスのくずれが生じたと
き、自動的に再調整を行ない得るバランス調整回路を提
供できる。

また更に、調整の不要時に、発振回路を停止させてお
くことが出来るので、ノイズの発生を防止出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は従
来のバランス調整回路を示す回路図、第３図は第１図の
計数回路及びデコーダの具体回路例を示す回路図、第４
図は第１図の減衰回路の具体回路例を示す回路図、第５
図は第１図の方向信号発生回路、タイミング信号発生回
路及び制御回路の具体回路例を示す回路図及び第６図は
第１図の完了検出回路の具体回路例を示す回路図であ
る。（17），（18）……減衰回路、（19）……信号発生回
路、（20）……タイミング信号発生回路、（21）……方
向信号発生回路、（22）……発振回路、（24）……計数
回路、（25）……デコーダ、（26a）……完了検出回
路、（26b）……制御回路。

Claims

【特許請求の範囲】

【請求項１】少なくとも２つのチャンネル間のバランス
を調整する為のバランス調整回路であって、それぞれのチャンネルの信号のレベル比を、第１基準電
圧、及び、該第１基準電圧より大きい第２基準電圧と比
較し、前記レベル比が前記第１及び第２基準電圧の間に
ある場合に、タイミング信号を発生する手段と、前記レベル比を前記第１基準電圧と前記第２基準電圧と
の間にある第３基準電圧と比較し、その大小に応じて方
向信号を発生する手段と、前記タイミング信号により動作する発振回路と、該発振回路の出力信号をクロックとし、前記方向信号に
応じてアップ方向又はダウン方向の計数を行う計数回路
と、該計数回路の計数値をデコードするデコーダと、前記チャンネルのそれぞれに配置され、前記デコーダの
出力に応じて信号を減衰する減衰回路と、前記発振回路の出力信号及び前記方向信号に応じて、バ
ランス調整が完了したことを示す完了信号を発生する完
了検出回路と、前記完了信号に応じて、前記タイミング信号の発生を停
止させる制御回路とを備えたことを特徴とするバランス
調整回路。
【請求項２】前記タイミング信号を発生する手段は、第
１ウィンドコンパレータから成り、前記制御回路は、前記レベル比を、前記第１基準電圧と前記第３基準電圧
との間にある第４基準電圧、及び、前記第３基準電圧と
前記第２基準電圧との間にある第５基準電圧と比較し、
前記レベル比が前記第４及び第５基準電圧の間にない場
合に、出力信号を発生する第２ウィンドコンパレータ
と、該第２ウィンドコンパレータの出力信号と前記完了信号
とを入力とするオアゲートと、該オアゲートの出力信号と前記タイミング信号とを入力
とし、出力信号が前記発振回路に印加されるアンドゲー
トとから成ることを特徴とする請求項１記載のバランス調整
回路。
【請求項３】前記完了検出回路は、前記方向信号がアッ
プ方向とダウン方向とを交互に繰り返す状態になったこ
とを検出し、出力信号を発生することを特徴とする請求
項１記載のバランス調整回路。