JPH081755B2 - 置換アドレス判定回路 - Google Patents
置換アドレス判定回路Info
- Publication number
- JPH081755B2 JPH081755B2 JP1163520A JP16352089A JPH081755B2 JP H081755 B2 JPH081755 B2 JP H081755B2 JP 1163520 A JP1163520 A JP 1163520A JP 16352089 A JP16352089 A JP 16352089A JP H081755 B2 JPH081755 B2 JP H081755B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory cell
- circuit
- replacement
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特に冗長回路の使
用アドレスを判定する置換アドレス判定装置に関する。
用アドレスを判定する置換アドレス判定装置に関する。
［従来の技術］ 半導体メモリ装置の高集積度化にともなって、歩留ま
り向上のため冗長回路を有する半導体メモリ装置が増加
している。通常、冗長回路を含む半導体メモリ装置で
は、冗長回路に置き換えられたアドレスのメモリセルの
特性を別途試験する必要があるので、各半導体メモリ装
置について、どのアドレスのメモリセルが冗長回路に置
き換えられたかを知る必要がある。従来、この種の置換
されたアドレスを調べる回路の構成は第５図に示したよ
うになっていた。
り向上のため冗長回路を有する半導体メモリ装置が増加
している。通常、冗長回路を含む半導体メモリ装置で
は、冗長回路に置き換えられたアドレスのメモリセルの
特性を別途試験する必要があるので、各半導体メモリ装
置について、どのアドレスのメモリセルが冗長回路に置
き換えられたかを知る必要がある。従来、この種の置換
されたアドレスを調べる回路の構成は第５図に示したよ
うになっていた。
11は入力されたアドレス信号が冗長回路に置換された
アドレスか否かを判定するアドレス判定回路、12aはデ
ータ入力回路、13は冗長回路、14はメモリセルアレイ、
15はデータ出力回路、Q51〜Q54はＮ型MOSトランジス
タ、C51はキャパシタ、N10はアドレス信号、N11はアド
レス置換信号、N14とN15は入出力線対、N16は入力デー
タ信号、N17は出力データ信号をそれぞれ示している。
ここに示したものは従来例を説明するために必要な構成
であり、実際の半導体メモリ装置には上記各回路を制御
する制御回路等も含まれている。
アドレスか否かを判定するアドレス判定回路、12aはデ
ータ入力回路、13は冗長回路、14はメモリセルアレイ、
15はデータ出力回路、Q51〜Q54はＮ型MOSトランジス
タ、C51はキャパシタ、N10はアドレス信号、N11はアド
レス置換信号、N14とN15は入出力線対、N16は入力デー
タ信号、N17は出力データ信号をそれぞれ示している。
ここに示したものは従来例を説明するために必要な構成
であり、実際の半導体メモリ装置には上記各回路を制御
する制御回路等も含まれている。
第５図において入力されたアドレス信号（N10）が置
換アドレスであると、アドレス判定回路（11）はアドレ
ス置換信号（N11）を高電位（“H"）にして冗長回路を
動作させる。一方、アドレス置換信号（N11）は低電位
（“L"）から（“H"）に遷移することによりキャパシタ
C51を介してMOSトランジスタ（Q53）のゲート電位を電
源電位VCCとQ53のしきい値VTの差つまりVCC−VTからVCC
以上の電位へ押し上げる。この時外部端子にVCC＋2VT
（Q51とQ52のしきい値の和）以上の十分に高い電位を与
えておくと外部端子から電源に電流が流れる。これに対
してアドレス（N10）が置換アドレスではないと、アド
レス置換信号N11は“L"であり、トランジスタQ53はオフ
していて電流は流れない。すなわち、置換アドレスを検
出するには、アドレスを次々と変化させてその都度外部
端子と電源の間に流れる電源を測定して判別する。
換アドレスであると、アドレス判定回路（11）はアドレ
ス置換信号（N11）を高電位（“H"）にして冗長回路を
動作させる。一方、アドレス置換信号（N11）は低電位
（“L"）から（“H"）に遷移することによりキャパシタ
C51を介してMOSトランジスタ（Q53）のゲート電位を電
源電位VCCとQ53のしきい値VTの差つまりVCC−VTからVCC
以上の電位へ押し上げる。この時外部端子にVCC＋2VT
（Q51とQ52のしきい値の和）以上の十分に高い電位を与
えておくと外部端子から電源に電流が流れる。これに対
してアドレス（N10）が置換アドレスではないと、アド
レス置換信号N11は“L"であり、トランジスタQ53はオフ
していて電流は流れない。すなわち、置換アドレスを検
出するには、アドレスを次々と変化させてその都度外部
端子と電源の間に流れる電源を測定して判別する。
［発明が解決しようとする問題点］ 上述した従来のテスト方法では電流測定を行わなけれ
ばならない。一般的な半導体メモリ装置のテスト装置に
よる電流測定は時間がかかる場合が多く、測定すべきア
ドレスが多い場合には、他のテスト項目に比べて測定に
長時間を要するという欠点がある。例えば、１つのアド
レスに対する電流測定には約10msec程度の時間が必要な
ので、210のアドレスについて測定すると、約10msecを
要する。
ばならない。一般的な半導体メモリ装置のテスト装置に
よる電流測定は時間がかかる場合が多く、測定すべきア
ドレスが多い場合には、他のテスト項目に比べて測定に
長時間を要するという欠点がある。例えば、１つのアド
レスに対する電流測定には約10msec程度の時間が必要な
ので、210のアドレスについて測定すると、約10msecを
要する。
［発明の従来技術に対する相違点］ 上述したテスト方法では、電流値の変化により冗長ア
ドレスの検出を行っているのに対し、本発明は半導体メ
モリ装置の本来の機能である書き込み，読み出しの機能
を用いて、冗長アドレスを検出するという相違点を有す
る。
ドレスの検出を行っているのに対し、本発明は半導体メ
モリ装置の本来の機能である書き込み，読み出しの機能
を用いて、冗長アドレスを検出するという相違点を有す
る。
［問題点を解決するための手段］ 本発明の要旨は、主メモリセルアレイと、冗長メモリ
セルとを含み、通常モードと冗長メモリセルに対する置
換アドレスの検出テストモードとを有する半導体メモリ
装置の置換アドレス判定回路にして、冗長メモリセルに
置換された主メモリセルのアドレスを検出するアドレス
判定部と、通常モード時には主メモリセルと冗長メモリ
セルに外部から供給される書き込みデータを書き込み、
検出テストモード時にアドレス判定部が冗長メモリセル
に置換されたアドレスを検出すると外部から供給される
書き込みデータの論理レベルにかかわらず所定の論理レ
ベルのデータを書き込む書き込み部を有することであ
る。
セルとを含み、通常モードと冗長メモリセルに対する置
換アドレスの検出テストモードとを有する半導体メモリ
装置の置換アドレス判定回路にして、冗長メモリセルに
置換された主メモリセルのアドレスを検出するアドレス
判定部と、通常モード時には主メモリセルと冗長メモリ
セルに外部から供給される書き込みデータを書き込み、
検出テストモード時にアドレス判定部が冗長メモリセル
に置換されたアドレスを検出すると外部から供給される
書き込みデータの論理レベルにかかわらず所定の論理レ
ベルのデータを書き込む書き込み部を有することであ
る。
［発明の作用］ 上記構成に係る置換アドレス判定回路は、検出テスト
モード時に機能し、外部から供給されるアドレスが冗長
メモリセルへの置換アドレスと判断されると、外部から
供給される書き込みデータにかかわらず所定の論理レベ
ルのデータをメモリに書き込む。
モード時に機能し、外部から供給されるアドレスが冗長
メモリセルへの置換アドレスと判断されると、外部から
供給される書き込みデータにかかわらず所定の論理レベ
ルのデータをメモリに書き込む。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。10は冗長回路に置換されたアドレスを調査する際に
活性化されるテスト制御回路、11は入力されたアドレス
信号が置換アドレスか否かを判定するアドレス判定回
路、12はデータをメモリセルに書き込む書き込み回路、
13は冗長回路、14はメモリセルアレイ、15はデータ出力
回路、16は入出力コントロール回路、N10はアドレス信
号、N11はアドレス置換信号、N12は置換アドレス判定信
号、N13はテスト制御信号、N14とN15は入出力線対、N16
は入力データ信号、N17は出力データ信号である。第１
図に示したブロック図は本発明の第１の実施例を説明す
るためのものであり、実際の半導体メモリ装置には上記
各回路を制御する制御回路等も含まれている。第２図は
第１図中の書き込み回路12を具体的に示している。
る。10は冗長回路に置換されたアドレスを調査する際に
活性化されるテスト制御回路、11は入力されたアドレス
信号が置換アドレスか否かを判定するアドレス判定回
路、12はデータをメモリセルに書き込む書き込み回路、
13は冗長回路、14はメモリセルアレイ、15はデータ出力
回路、16は入出力コントロール回路、N10はアドレス信
号、N11はアドレス置換信号、N12は置換アドレス判定信
号、N13はテスト制御信号、N14とN15は入出力線対、N16
は入力データ信号、N17は出力データ信号である。第１
図に示したブロック図は本発明の第１の実施例を説明す
るためのものであり、実際の半導体メモリ装置には上記
各回路を制御する制御回路等も含まれている。第２図は
第１図中の書き込み回路12を具体的に示している。
通常の動作においては、テスト制御回路（10）の出力
であるテスト制御信号（N13）は低電位（“L"）のまま
でテスト制御回路（10）は動作せず、通常の書き込み，
読み出しが実行される。この時、置換アドレスに対して
も同様に冗長回路内のメモリセルに対して書き込み，読
み出しが行われる。置換アドレス検出テストモード時に
は、テスト制御回路（10）が活性化されてN13は高電位
“H"となりNAND回路（21）の一方の入力ゲートN13が
“H"に充電され、もう一方の入力ゲート置換アドレス判
定信号が“H"の時つまり入力されたアドレスが置換アド
レス時は入力データ信号（N16）の“H",“L"に関係なく
メモリセル内部には“H"が書き込まれる。ここで入出力
線１（N14）が“H"で入出力線２（N15）が“L"の時メモ
リセルには“H"が書き込まれるとする（入出力される外
部データとメモリセル内部データの極性が同じとす
る）。ところがN13が“H"でも入力アドレスが置換アド
レスでないなら正常に書き込みができる。すなわち入力
データを“L"として必要なアドレスに書き込み動作を行
い、その後に読み出し動作を行いN17に“H"データを出
力したアドレスが置換アドレスと判定できる。
であるテスト制御信号（N13）は低電位（“L"）のまま
でテスト制御回路（10）は動作せず、通常の書き込み，
読み出しが実行される。この時、置換アドレスに対して
も同様に冗長回路内のメモリセルに対して書き込み，読
み出しが行われる。置換アドレス検出テストモード時に
は、テスト制御回路（10）が活性化されてN13は高電位
“H"となりNAND回路（21）の一方の入力ゲートN13が
“H"に充電され、もう一方の入力ゲート置換アドレス判
定信号が“H"の時つまり入力されたアドレスが置換アド
レス時は入力データ信号（N16）の“H",“L"に関係なく
メモリセル内部には“H"が書き込まれる。ここで入出力
線１（N14）が“H"で入出力線２（N15）が“L"の時メモ
リセルには“H"が書き込まれるとする（入出力される外
部データとメモリセル内部データの極性が同じとす
る）。ところがN13が“H"でも入力アドレスが置換アド
レスでないなら正常に書き込みができる。すなわち入力
データを“L"として必要なアドレスに書き込み動作を行
い、その後に読み出し動作を行いN17に“H"データを出
力したアドレスが置換アドレスと判定できる。
第１図中の書き込み回路12は第３図に具体的に示す回
路構成でも実現できる。第１の実施例の時と同様、通常
の動作においては、テスト制御回路（10）は動作せず書
き込み，読み出しが正常に行われる。置換アドレス検出
テストモード時には、テスト制御回路（10）が活性化さ
れてN13は“H"になり、置換アドレス判定信号が“H"の
時は入力データ信号（N16）の“H",“L"に関係なくメモ
リセル内部には“L"が書き込まれる（入出力される外部
データとメモリセル内部データの極性が同じとする）。
ところが、N13が“H"でも入力アドレスが置換アドレス
でないなら正常に書き込みができる。すなち入力データ
を“H"として必要なアドレスに書き込み動作を行い、そ
の後に読み出し動作を行い、N17に“L"データを出力し
たアドレスが置換アドレスと判定できる。
路構成でも実現できる。第１の実施例の時と同様、通常
の動作においては、テスト制御回路（10）は動作せず書
き込み，読み出しが正常に行われる。置換アドレス検出
テストモード時には、テスト制御回路（10）が活性化さ
れてN13は“H"になり、置換アドレス判定信号が“H"の
時は入力データ信号（N16）の“H",“L"に関係なくメモ
リセル内部には“L"が書き込まれる（入出力される外部
データとメモリセル内部データの極性が同じとする）。
ところが、N13が“H"でも入力アドレスが置換アドレス
でないなら正常に書き込みができる。すなち入力データ
を“H"として必要なアドレスに書き込み動作を行い、そ
の後に読み出し動作を行い、N17に“L"データを出力し
たアドレスが置換アドレスと判定できる。
第１図に示した書き込み回路12は更に第４図に具体的
に示す回路構成でも実現できる。入出力線1,2（N14,N1
5）が同電位の時メモリセル内部のデータは保持された
ままで書き込みが行われないメモリ装置において、通常
の動作時にはテスト制御回路（10）は動作せず書き込
み，読み出しが正常に行われる。置換アドレス検出テス
トモード時にはテスト制御回路（10）が活性化されてN1
3は“H"になり、置換アドレス判定信号（N12）が“H"の
時は入出力線1,2（N14,N15）は“H"の同電位となり書き
込み動作は行われない。一方、入力アドレスが置換アド
レスでない時は、N12が“L"で正常に書き込みが行われ
る。すなわち、通常動作時に例えば入力データを“H"と
して書き込み動作を行い、その後に置換アドレス検出テ
ストモードに入り、通常動作時の書き込みデータと逆相
の“L"データを書き込めば、読み出し時に“H"データを
出力したアドレスが置換アドレスと判定できる。また通
常動作時に“L"データを書き込み、その後の置換アドレ
ス検出テストモード時に“H"データを書き込んで読み出
し動作で“L"データを出力すれば置換アドレスと判定で
きる。
に示す回路構成でも実現できる。入出力線1,2（N14,N1
5）が同電位の時メモリセル内部のデータは保持された
ままで書き込みが行われないメモリ装置において、通常
の動作時にはテスト制御回路（10）は動作せず書き込
み，読み出しが正常に行われる。置換アドレス検出テス
トモード時にはテスト制御回路（10）が活性化されてN1
3は“H"になり、置換アドレス判定信号（N12）が“H"の
時は入出力線1,2（N14,N15）は“H"の同電位となり書き
込み動作は行われない。一方、入力アドレスが置換アド
レスでない時は、N12が“L"で正常に書き込みが行われ
る。すなわち、通常動作時に例えば入力データを“H"と
して書き込み動作を行い、その後に置換アドレス検出テ
ストモードに入り、通常動作時の書き込みデータと逆相
の“L"データを書き込めば、読み出し時に“H"データを
出力したアドレスが置換アドレスと判定できる。また通
常動作時に“L"データを書き込み、その後の置換アドレ
ス検出テストモード時に“H"データを書き込んで読み出
し動作で“L"データを出力すれば置換アドレスと判定で
きる。
［発明の効果］ 以上説明したように本発明は、書き込み回路を置換ア
ドレス判定信号，テスト制御信号，入力データ信号で制
御することによりテスト時間を大幅に短縮して、置換さ
れた冗長アドレスを検出できる効果がある。
ドレス判定信号，テスト制御信号，入力データ信号で制
御することによりテスト時間を大幅に短縮して、置換さ
れた冗長アドレスを検出できる効果がある。
第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第１の実施例に含まれる書き込み回路の回路
図、第３図は第２の実施例の書き込み回路を示す回路
図、第４図は第３の実施例の書き込み回路を示す回路
図、第５図は従来例を示すブロック図である。 10……テスト制御回路、11……アドレス判定回路、12…
…書き込み回路、12a……入力回路、13……冗長回路、1
4……メモリセルアレイ、15……出力回路、16……入出
力コントロール回路、21,23,31,44,45,46……NAND回
路、22,24,25,26,32,33,35,36,37,41,42,43……INV回
路、34……NOR回路、Q51,Q52,Q53,Q54……NMOSトランジ
スタ、C51……キャパシタ、N10……アドレス信号、N11
……アドレス置換信号、N12……置換アドレス判定信
号、N13……テスト制御信号、N14,N15……入出力線対、
N16……入力データ信号、N17……出力データ信号。
は本発明の第１の実施例に含まれる書き込み回路の回路
図、第３図は第２の実施例の書き込み回路を示す回路
図、第４図は第３の実施例の書き込み回路を示す回路
図、第５図は従来例を示すブロック図である。 10……テスト制御回路、11……アドレス判定回路、12…
…書き込み回路、12a……入力回路、13……冗長回路、1
4……メモリセルアレイ、15……出力回路、16……入出
力コントロール回路、21,23,31,44,45,46……NAND回
路、22,24,25,26,32,33,35,36,37,41,42,43……INV回
路、34……NOR回路、Q51,Q52,Q53,Q54……NMOSトランジ
スタ、C51……キャパシタ、N10……アドレス信号、N11
……アドレス置換信号、N12……置換アドレス判定信
号、N13……テスト制御信号、N14,N15……入出力線対、
N16……入力データ信号、N17……出力データ信号。
Claims (1)
- 【請求項１】主メモリセルアレイと、冗長メモリセルと
を含み、通常モードと冗長メモリセルに対する置換アド
レスの検出テストモードとを有する半導体メモリ装置の
置換アドレス判定回路にして、冗長メモリセルに置換さ
れた主メモリセルのアドレスを検出するアドレス判定部
と、通常モード時には主メモリセルと冗長メモリセルに
外部から供給される書き込みデータを書き込み、検出テ
ストモード時にアドレス判定部が冗長メモリセルに置換
されたアドレスを検出すると外部から供給される書き込
みデータの論理レベルにかかわらず所定の論理レベルの
データを書き込む書き込み部を有することを特徴とする
置換アドレス判定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163520A JPH081755B2 (ja) | 1989-06-26 | 1989-06-26 | 置換アドレス判定回路 |
| DE69016849T DE69016849T2 (de) | 1989-06-26 | 1990-06-22 | Halbleiterspeichergerät mit Adressenunterscheidungsschaltung zur Unterscheidung einer adressenzugewiesenen Defektspeicherzelle, ersetzt mit Redundanzspeicherzelle. |
| EP90111917A EP0405371B1 (en) | 1989-06-26 | 1990-06-22 | Semiconducteur memory device with improved address discriminating circuit for discriminating an address assigned defective memory cell replaced with redundant memory cell |
| US07/543,509 US5091884A (en) | 1989-06-26 | 1990-06-26 | Semiconductor memory device with improved address discriminating circuit for discriminating an address assigned defective memory cell replaced with redundant memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163520A JPH081755B2 (ja) | 1989-06-26 | 1989-06-26 | 置換アドレス判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329193A JPH0329193A (ja) | 1991-02-07 |
| JPH081755B2 true JPH081755B2 (ja) | 1996-01-10 |
Family
ID=15775431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163520A Expired - Lifetime JPH081755B2 (ja) | 1989-06-26 | 1989-06-26 | 置換アドレス判定回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5091884A (ja) |
| EP (1) | EP0405371B1 (ja) |
| JP (1) | JPH081755B2 (ja) |
| DE (1) | DE69016849T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0664920B2 (ja) * | 1989-10-20 | 1994-08-22 | 株式会社東芝 | 不揮発性メモリ |
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5327382A (en) * | 1992-09-09 | 1994-07-05 | Katsunori Seno | Method of testing redundant memory cells |
| JP3215566B2 (ja) * | 1994-01-31 | 2001-10-09 | 富士通株式会社 | 半導体記憶装置 |
| US5841709A (en) * | 1995-12-29 | 1998-11-24 | Stmicroelectronics, Inc. | Memory having and method for testing redundant memory cells |
| JP3839869B2 (ja) * | 1996-05-30 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6329833B1 (en) * | 1999-02-24 | 2001-12-11 | Xilinx, Inc. | System and method for automatically measuring input voltage levels for integrated circuits |
| US6622645B2 (en) | 2001-06-15 | 2003-09-23 | Honeywell International Inc. | Combustion optimization with inferential sensor |
| DE10211136C1 (de) * | 2002-03-14 | 2003-07-24 | Infineon Technologies Ag | Testverfahren und Testvorrichtung für einen elektronischen Baustein |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4573146A (en) * | 1982-04-20 | 1986-02-25 | Mostek Corporation | Testing and evaluation of a semiconductor memory containing redundant memory elements |
| NL8303765A (nl) * | 1983-11-02 | 1985-06-03 | Philips Nv | Dataverwerkend systeem waarbij in het geheugen onbetrouwbare woorden zijn vervangen door een onbetrouwbaarheidsindicator. |
| JPS62291799A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| US5034923A (en) * | 1987-09-10 | 1991-07-23 | Motorola, Inc. | Static RAM with soft defect detection |
| JPH07105157B2 (ja) * | 1987-09-10 | 1995-11-13 | 日本電気株式会社 | 冗長メモリセル使用判定回路 |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| JPH0235697A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | メモリ回路 |
-
1989
- 1989-06-26 JP JP1163520A patent/JPH081755B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-22 EP EP90111917A patent/EP0405371B1/en not_active Expired - Lifetime
- 1990-06-22 DE DE69016849T patent/DE69016849T2/de not_active Expired - Fee Related
- 1990-06-26 US US07/543,509 patent/US5091884A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5091884A (en) | 1992-02-25 |
| DE69016849T2 (de) | 1995-07-06 |
| EP0405371A2 (en) | 1991-01-02 |
| JPH0329193A (ja) | 1991-02-07 |
| EP0405371B1 (en) | 1995-02-15 |
| DE69016849D1 (de) | 1995-03-23 |
| EP0405371A3 (en) | 1991-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7061817B2 (en) | Data path having grounded precharge operation and test compression capability | |
| JPH0451919B2 (ja) | ||
| JP3745877B2 (ja) | 半導体メモリ装置のメモリセルテスト用の高電圧感知回路 | |
| JP2921505B2 (ja) | 半導体記憶装置 | |
| KR100592349B1 (ko) | 반도체 장치, 그 시험 방법 및 반도체 집적 회로 | |
| KR940005697B1 (ko) | 용장 메모리 셀을 갖는 반도체 메모리 장치 | |
| JP3215566B2 (ja) | 半導体記憶装置 | |
| JPH0329193A (ja) | 置換アドレス判定回路 | |
| JPH10308100A (ja) | 半導体記憶装置 | |
| JPH0963297A (ja) | 半導体記憶装置 | |
| EP0352730B1 (en) | Semiconductor memory device provided with an improved system for detecting the positions using a redundant structure | |
| US6337819B1 (en) | Semiconductor device having on-chip terminal with voltage to be measured in test | |
| JPH056694A (ja) | 半導体メモリ装置 | |
| JPH09185899A (ja) | マルチビットテスト回路及びそのテスト方法 | |
| JPH0589700A (ja) | 高速並列テストの機構 | |
| JPH06231581A (ja) | 半導体メモリ装置 | |
| JP2804212B2 (ja) | 半導体記憶装置 | |
| US6535441B2 (en) | Static semiconductor memory device capable of accurately detecting failure in standby mode | |
| JPH0268796A (ja) | 半導体記憶装置 | |
| JP2867913B2 (ja) | 半導体集積回路装置 | |
| JP3258040B2 (ja) | 半導体記憶装置 | |
| US6269044B1 (en) | Semiconductor memory device employing an abnormal current consumption detection scheme | |
| KR20010063035A (ko) | 복합 반도체장치의 리프레쉬 특성 자가 테스터 | |
| JP3640218B2 (ja) | 半導体集積回路 | |
| JPH05109296A (ja) | 半導体記憶装置 |