JPH0817694A - 集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法 - Google Patents

集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法

Info

Publication number
JPH0817694A
JPH0817694A JP7176864A JP17686495A JPH0817694A JP H0817694 A JPH0817694 A JP H0817694A JP 7176864 A JP7176864 A JP 7176864A JP 17686495 A JP17686495 A JP 17686495A JP H0817694 A JPH0817694 A JP H0817694A
Authority
JP
Japan
Prior art keywords
thin film
bulk
substrate
semiconductor layer
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7176864A
Other languages
English (en)
Inventor
Shih-Wei Sun
シー−ウェイ・サン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0817694A publication Critical patent/JPH0817694A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/013—Breakdown voltage

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 薄膜ＳＯＩ素子、およびフィールドＥＳＤ保
護素子または高電圧Ｉ／Ｏバッファ回路を、同一基板上
に配置可能とした薄膜およびバルク混合半導体基板を提
供する。 【構成】 集積回路用薄膜およびバルク混合半導体基板
（１０，３０）を、２つの異なる処理を用いて作成す
る。第１処理では、標準ウエハ（１１）の周辺（１４）
に沿ってマスクを設ける。内部のマスクされていない部
分（１６）に絶縁種を注入し、埋め込み誘電体層（１
８）を形成し、混合薄膜およびバルク半導体基板を形成
する。或いは、薄膜ウエハの内側部分（３６）にマスク
を設け、エッチングすることにより、下層のバルク基板
（１１’）のウエハ周囲に沿った部分（４０）を露出さ
せる。次に、エピタキシャル層（５０）を成長させて露
出したバルク部分に積層し、混合基板を形成する。薄膜
部分とバルク部分との境界に分離領域（２４，５２，４
６，５４）を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に集積回路に関
し、更に特定すれば、集積回路に適用するための薄膜お
よびバルク混合半導体基板(mixed thin-film and bulk
semiconductor substarate)、ならびにその形成方法に
関するものである。
【０００２】
【従来の技術】本願は、１９９４年３月４日に出願され
たShih-Wei Sunによる"Protection Device for an Inte
grated Circuit and Method of Formation"と題された
米国特許出願第 08/205,477号、および１９９４年４月
２５日に出願されたCraig S. Lageによる"Static Rando
m-Access Memory Cell and Process for Forming the M
emory Cell"と題された米国特許出願第08/232,968号に
開示される材料に部分的に関連するものである。これら
両出願は本願と同じ譲受人に譲渡されている。
【０００３】集積回路は、通常、保護素子を有し、入出
力（Ｉ／Ｏ）パッドとその対応する内部回路との間に配
置される。保護素子は、静電放電(ESD:electrostatic d
ischarge)現象のように、高い遷移電圧がＩ／Ｏパッド
に発生したときに、回路を損傷から保護するものであ
る。１５ナノメートルのゲート酸化物を用いた典型的な
ＭＯＳトランジスタの降伏電圧は約１５ボルトであるの
で、保護素子はＭＯＳ集積回路では特に重要である。し
たがって、ＭＯＳトランジスタが保護されないままであ
ると、Ｉ／Ｏパッドに１０００ボルトを越える電圧を発
生する静電放電がＭＯＳトランジスタを損傷することに
なる。一方、保護素子はこれら過大な電圧から内部ＭＯ
Ｓ回路を遮蔽するので、集積回路を保護する。しかしな
がら、これまで、絶縁（ＳＯＩ）ウエハの薄膜シリコン
上に厚いフィールドＥＳＤ保護素子を構成することは、
フィールド酸化物（ＦＯＸ）分離部がＦＯＸの形成の間
絶縁（ＳＯＩ）層全体を消費するので不可能であった。
【０００４】加えて、高電圧ＭＯＳＦＥＴのようなＩ／
Ｏバッファ回路の熱発散(heat dissipation)は、埋め込
み酸化物の熱伝導性が低いために、薄膜ＳＯＩ材料にと
って主要な障害として報告されている。バッファ回路は
典型的に大きく、そのため多量の熱を発生する。したが
って、熱発散が少ないことは、ＳＯＩ技術において、重
大な問題となる。加えて、薄膜ＳＯＩ ＭＯＳＦＥＴ
は、ソースおよびドレイン電極間のバイポーラ・スナッ
プバック電圧(bipolar-snapbak voltage)が低いという
欠点もある。
【０００５】
【発明が解決しようとする課題】上述の問題は、事実
上、バルク・シリコン上に構成された標準５ボルトまた
は３．３ボルト素子よりも供給電圧（ＶCC）が低い回路
または素子に、ＳＯＩの用途を限定することになる。現
在のＳＯＩ技術では、ＶCCが２ボルトより大きくなる
と、チャンネル領域に発生した電子−正孔対によってラ
ンナウエイ(runaway)の問題が生じ、単一トランジスタ
・ラッチ(single-transistor latch)の原因となる。し
たがって、薄膜ＳＯＩウエハ上に３．３ボルトまたは５
ボルト素子を集積することは、薄膜ＳＯＩウエハの降伏
電圧が低いために、両立できなかった。
【０００６】
【課題を解決するための手段】本発明の一実施例は、集
積回路に適用するための薄膜およびバルク混合基板の形
成方法を開示する。第１部分上に注入マスク(implant m
ask)が配された半導体基板を用意する。次に、埋め込み
誘電体層を、半導体基板の上表面の下で、半導体基板の
マスクされていない第２部分に形成する。こうして、薄
膜およびバルク混合半導体基板が形成され、バルク部分
が基板の第１部分に対応し、薄膜部分が基板の第２部分
に対応する。半導体基板の第２部分内の埋め込み誘電体
層と半導体基板の第１部分との間の境界に分離領域を形
成する。次に、第１素子を混合基板の第１部分上に形成
し、供給電圧が３．３ボルトよりも低い第２素子を基板
の第２部分上に形成する。
【０００７】本発明の他の実施例は、集積回路に適用す
るための薄膜およびバルク混合基板を開示する。混合基
板は、バルク半導体基板と、このバルク基板の第１部分
上に設けられた第１薄膜半導体層とを有する。埋め込み
誘電体層が第１薄膜半導体層の下で、かつバルク半導体
基板の第１部分の上に位置する。第２半導体層が、バル
ク半導体基板の第２部分上に位置する。第１薄膜半導体
層および埋め込み誘電体層双方のエッジに側壁スペーサ
を設け、第１薄膜半導体層と埋め込み誘電体層とを第２
半導体層から分離する。この場合、側壁スペーサは、バ
ルク半導体基板の第３部分の上に位置する。
【０００８】これらのおよびその他の特徴、ならびに利
点は、添付図面に関連付けられた以下の詳細な説明か
ら、より明白に理解されよう。重要なこととして、図は
必ずしも一定の比で描かれている訳ではなく、具体的に
は示していないがその他にも本発明の実施例が考えられ
ることを指摘しておく。
【０００９】
【実施例】図１〜図４は、本発明の第１実施例による、
薄膜技術と組み合わせて保護素子を形成する処理工程を
断面図で示すものである。これらの図は多くの同一また
は実質的に同様の要素を示している。したがって、同一
のまたは実質的に同様の要素には、同一参照番号を用い
て表記することとする。図１では、バルク半導体基板１
１を含み、このバルク基板１１の第１部分１４上にマス
ク１２を有する基板１０が用意される。バルク半導体基
板１１は、典型的には、単結晶シリコンであるが、これ
に限定される訳ではない。マスク１２は、基板１１の第
２部分１６を露出されたまま残す。基板１０に注入処理
を施し、絶縁種(insulating species)のイオンをバルク
基板１１の露出部分１６に注入する。注入は当技術では
確立された処理である。注入には典型的に酸素イオンが
用いられるが、窒素イオンまたはその他の絶縁種を注入
に用いてもよい。マスク１２は、フォトレジストまたは
その他の硬質マスク(hard mask)のような注入マスクで
あり、バルク半導体基板１１の被覆部分１４が、注入処
理の間影響を受けるのを防止する。注入処理の後、フォ
トレジスト・アッシュのような従来の処理を用いて、半
導体基板１１の表面からマスク１２を除去する。
【００１０】注入処理の結果、基板１０には図２に示す
ような埋め込み誘電体層１８が形成される。埋め込み誘
電体層１８の厚さは、２０００ないし５０００オングス
トロームの範囲であることが好ましい。酸素イオンを注
入する場合、埋め込み誘電体層１８は酸化物層となる。
ＳＯＩという用語は、酸化物層１８上に位置するシリコ
ン薄膜２０によってしかるべく得られた構造を記述する
ために用いられ、この薄膜２０は５００ないし２０００
オングストロームの範囲の厚さを有することが好まし
い。窒素イオンを注入する場合、結果的に得られる埋め
込み誘電体層１８は、窒化物層として特徴付けられる。
これも絶縁体である。図２からわかるように、得られた
半導体基板１０は、バルク基板部分１１と薄膜部分２０
とで構成される。これは本発明を実施する際の重要な観
点の１つである。
【００１１】図３において、分離領域２２，２４，２６
を基板１０に形成する。分離領域は、典型的に、フィー
ルド酸化物（ＦＯＸ）であり、ＦＯＸの形成方法は当技
術では公知である。基板１０の薄膜部分２０には分離領
域２２のみを形成し、一方基板のバルク・シリコン部分
には分離領域（厚いフィールド領域）２６のみを形成す
る。また、埋め込み誘電体層１８と基板１１のバルク半
導体との間の垂直境界領域に、分離領域２４を形成す
る。この場合、分離領域２４はその半分が薄膜層２０と
同じ厚さしかない一方、領域２４の他の半分はより厚
く、バルク基板を占める部分が多いので、二重フィール
ド酸化物(dual field oxide)の分離領域に似ている。
【００１２】一旦ＳＯＩ部分２０とバルク部分１１とを
有する基板１０を形成したなら、基板のバルク部分１１
上の基板に、適当な保護素子を構成する。加えて、図４
に示すように、内部ＭＯＳＦＥＴ２８のような低電圧Ｓ
ＯＩ回路を薄膜部分２０上に構成することもできる。図
４にはＭＯＳＦＥＴが示されているが、薄膜部分上には
いかなる低ＶCC回路を形成してもよいことは理解されよ
う。また、図４には、厚いフィールド酸化物領域２６と
ソース／ドレイン領域２５とで構成されるパンチ・スル
ー保護素子(punch through protection device)２７が
示されている。これらの領域は、ＭＯＳＦＥＴの製造時
に同時に形成されるものであり、ドーパントを基板に注
入してソース／ドレイン領域を形成する。基板１０のバ
ルク部分１１は、ＥＳＤ用保護素子に限定される訳では
ない。高電圧Ｉ／Ｏバッファ素子のようないかなる高Ｖ
CC素子でもバルク側に構成することができる。
【００１３】図５〜図１２は、本発明の第２実施例によ
る、初期薄膜基板(initial thin-film substrate)３０
を用いて、薄膜およびバルク混合半導体基板を形成する
処理工程を示す断面図である。図５において、薄膜基板
３０は、薄膜半導体層２９、薄膜層２９の下に位置する
埋め込み誘電体層３１、および誘電体層３１の下に位置
するバルク半導体基板１１’で構成されている。バルク
基板１１’および薄膜層２９は、双方とも、シリコンの
ような半導体材料であるが、埋め込み誘電体層３１は、
酸化物または窒化物あるいはその他の絶縁性材料とする
ことができる。初期薄膜基板３０として、酸素注入によ
る標準分離(standard sepratation by implantation of
oxygen)（ＳＩＭＯＸ）ウエハ、またはバウンド・アン
ド・エッチ・バック(bound and etch back)ＳＯＩ（Ｂ
ＥＳＯＩ）ウエハを用いることができる。薄膜層２９の
上表面上に、誘電体層３２を形成する。誘電体層３２と
して用いられる可能性のある材料の例には、酸化シリコ
ン、窒化シリコン、窒化硼素、および酸窒化物が含まれ
るが、これらに限定される訳ではない。誘電体層３２の
目的は、下層の薄膜層２９を保護することであるが、こ
れについては以下の説明でより明白となろう。基板３０
の第１部分３６の上にマスク３４を形成するが、基板３
０の第２部分は露出されたまま残す。基板３０の第１部
分３６は、薄膜回路が後に構成される所望領域に対応す
る。
【００１４】図６において、基板３０の露出部分３８を
エッチングして、誘電体層３２、薄膜層２９、および埋
め込み誘電体層３１の一部を除去し、下に位置するバル
ク基板１１’の一部４０を露出させると共に、誘電体層
の残りの部分(remaining portion)３２’、薄膜層の残
りの部分２０’、および埋め込み誘電体層の残りの部分
１８’を残す。エッチングは、下に位置するバルク基板
１１’の上表面で停止するように制御されなければなら
ないが、少量のオーバエッチングであれば許容できる。
【００１５】次の工程では、図７に示すように、基板３
０の上表面上に、第２誘電体層４２を形成し、第１誘電
体層の残りの部分３２’およびバルク基板１１の露出部
分４０を被覆する。第２誘電体層４２は、従来の付着技
術を用いて形成することができる。第２誘電体層の厚さ
は、５００ないし４０００オングストロームの範囲とす
ることができ、好ましい範囲は１０００ないし３０００
オングストロームである。図８に示すように、第２誘電
体層４２は側壁スペーサ４６を形成するために用いられ
るので、残りの部分３２’，２０’，１８’のエッジ４
４で誘電体層４２を十分厚くすることが非常に重要であ
る。第２誘電体層４２として用いられる可能性のある材
料の例には、酸化シリコン、窒化シリコン、窒化硼素、
および酸窒化物が含まれるが、これらに限定される訳で
はない。第１誘電体層３２は、第２誘電体層４２を後に
除去する際に、エッチ・ストップとして作用するので、
第２誘電体層４２に用いられる材料が、第１誘電体層３
２の材料と異なることが大切である。
【００１６】反応性イオン・エッチング（ＲＩＥ）処理
を用いて、第２誘電体層を除去する。この誘電体層の一
部のみを残し、エッジ４４に側壁スペーサ４６を形成す
る。側壁スペーサは、第２誘電体層の厚さにもよるが、
約５００ないし４０００オングストロームである。殆ど
の第２誘電体を除去することによって、バルク基板１
１’の別の部分４８が露出される。
【００１７】図９は、本処理の次の工程を示し、バルク
半導体１１’の露出部分４８上に、半導体材料のエピタ
キシャル層５０を成長即ち付着(deposite)させる。下に
位置する半導体基板１１’の結晶格子構造と同じもの
が、エピタキシャル層内にも形成されるので、事実上、
このエピタキシャル層はバルク材料の延長である。この
エピタキシャル付着処理において、第１誘電体層３２
は、エピタキシャル・シリコンが薄膜層２０’に付加さ
れるのを防ぐバリアとしても機能する。
【００１８】一旦エピタキシャル層５０が十分な厚さ、
即ちスペーサとほぼ同じ高さとなったなら、図１０に示
すように、次に誘電体層の残りの部分３２’を除去す
る。この除去はエッチング処理によって行われる。誘電
体部分３２’を除去した後、平面化処理を行って基板３
０の上表面を平面化することが望ましい場合もある。上
述の工程を実施することによって、バルク部分と薄膜部
分の双方を有する混合基板を製造することができ、側壁
スペーサ４６が基板の２つの部分を分離する。
【００１９】図１１において、基板３０に分離領域２
２’，２６’，５２，５４を形成する。ここでも、分離
領域は典型的にフィールド酸化物である。薄膜部分２
０’には分離領域２２’のみを形成し、基板のエピタキ
シイ部分５０には分離領域２６’のみを形成する。しか
しながら、分離領域５２，５４は側壁スペーサ４６周囲
に形成される。分離領域５２をスペーサの薄膜側に形成
し、一方分離領域５４をスペーサのバルク材料側に形成
する。側壁スペーサ４６は誘電体材料であり、分離領域
はフィールド酸化物であるので、得られる構造は、基板
の薄膜部分とバルク基板との間の境界において、特に有
効な分離構造となる。
【００２０】図１２に示すのは、本発明の第２実施例に
よって作られた基板の予想される使用法である。薄膜部
分には、低ＶCC内部ＭＯＳＦＥＴを構成することができ
る。一方、他の高ＶCCＭＯＳＦＥＴ、または他のいずれ
かの高電圧素子は、バルク部分の上に構成することがで
きる。或いは、バルク部分の上に、厚いフィールドＥＳ
Ｄ保護素子を構成することもできる。本発明のこの実施
例は、薄膜ＳＯＩ素子および厚いフィールドＥＳＤ保護
素子双方の組み合わせを同一基板上に構成できるように
混合基板を作るという点で、本発明の第１実施例と同じ
利点を提供するものである。
【００２１】本明細書に含まれる前述の説明および図示
は、本発明に係わる利点の多くを表わすものである。具
体的には、薄膜およびバルクが混合した半導体基板を製
造し、薄膜ＳＯＩ素子および厚いフィールドＥＳＤ保護
素子または高電圧Ｉ／Ｏバッファ回路の双方を、同一基
板上に配置可能であることが明らかとなった。更に、Ｓ
ＯＩ基板の代わりに、バルク・シリコン上にＩ／Ｏバッ
ファ回路を構成可能とすることにより、シリコンは良好
な熱伝導体であるので、これらＩ／Ｏバッファ回路によ
って発生される熱の熱放出が改善される。更に別の利点
は、本発明は、３．３ボルトまたは５ボルト素子のため
にバルク半導体部分を設けることによって、これらの素
子を薄膜ＳＯＩ技術と集積できるようにしたことであ
る。
【００２２】このように、本発明によって、集積回路に
適用するための薄膜およびバルク混合半導体基板、およ
び先に記載した必要性および利点を完全に満足する、こ
の混成基板の形成方法が提供されたことは明白である。
本発明はその具体的な実施例を参照して記載しかつ図示
されたが、本発明はこれら図示した実施例に限定される
ことを意図するのではない。本発明の精神から逸脱する
ことなく、変更や改造が可能であることを、当業者は認
めよう。例えば、本発明は、薄膜およびバルク混合基板
上に構成されるＭＯＳＦＥＴおよびＥＳＤ保護素子に限
定される訳では決してない。逆に、異なる降伏電圧を有
するいかなる集積回路を使用する場合でも、本発明の薄
膜およびバルク混合半導体基板の適切な部分上に、それ
らを構成することができる。したがって、本発明は、特
許請求の範囲に該当するかかる変更や改造全てを含むこ
とを意図するものである。
【図面の簡単な説明】
【図１】本発明の第１実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図２】本発明の第１実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図３】本発明の第１実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図４】本発明の第１実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図５】本発明の第２実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図６】本発明の第２実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図７】本発明の第２実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図８】本発明の第２実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図９】本発明の第２実施例による薄膜およびバルク混
合半導体基板を形成する処理工程を示す断面図。
【図１０】本発明の第２実施例による薄膜およびバルク
混合半導体基板を形成する処理工程を示す断面図。
【図１１】本発明の第２実施例による薄膜およびバルク
混合半導体基板を形成する処理工程を示す断面図。
【図１２】本発明の第２実施例による薄膜およびバルク
混合半導体基板を形成する処理工程を示す断面図。
【符号の説明】
１１，１１’ バルク半導体基板 １２ マスク １０ 基板 １８，３１ 埋め込み誘電体層 ２０ シリコン薄膜 ２２，２４，２６ 分離領域 ２８ ＭＯＳＦＥＴ ２６ フィールド酸化物領域 ２５ ソース／ドレイン領域 ２７ パンチスルー保護素子 ３０ 薄膜基板 ２９ 薄膜半導体層 ３２ 誘電体層 ３４ マスク ４２ 第２誘電体層 ４６ 側壁スペーサ ５０ エピタキシャル層 ５２，５４ 分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｅ 27/12 Ｄ Ｆ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｚ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】集積回路に適用するための薄膜およびバル
    クの混合基板（１０）を形成する方法であって：半導体
    基板（１１）と、該半導体基板の第１部分（１４）上に
    位置する注入マスク（１２）を用意する段階；前記半導
    体の第２部分（１６）の表面下に、埋め込み誘電体層
    （１８）を形成する段階；前記半導体基板の第２部分内
    の埋め込み誘電体層と、前記半導体基板の第１部分との
    間の境界に、分離領域（２４）を形成する段階；前記半
    導体基板の第１部分上に位置する第１素子（２７）を形
    成する段階；および前記半導体基板の第２部分上に、
    ３．３ボルト未満の供給電圧を有する第２素子（２８）
    を形成する段階；から成ることを特徴とする方法。
  2. 【請求項２】集積回路に保護素子を形成する方法であっ
    て：第１薄膜半導体層（２９）、該第１薄膜半導体層上
    に位置する第１埋め込み誘電体層（３１）、および該第
    １埋め込み誘電体層上に位置する第２半導体層（１
    １’）を有する基板（３０）を用意する段階；前記第１
    薄膜半導体層（２９）の第１部分（３８）と、前記第１
    埋め込み誘電体層（３１）の第１部分とを除去して、前
    記第２半導体層（１１’）の露出部分（４０）を形成
    し、前記第１薄膜半導体層の残りの部分（２０’）およ
    び前記第１埋め込み誘電体層の残りの部分（１８’）を
    残す段階；前記第２半導体層の露出部分、ならびに前記
    第１薄膜半導体層および前記第１埋め込み誘電体層の残
    りの部分上に位置する、第２誘電体層（４２）を形成す
    る段階；前記第２誘電体層の一部を除去し、前記第１薄
    膜半導体層および前記第１埋め込み誘電体層の残りの部
    分のエッジ（４４）に、側壁スペーサ（４６）を形成す
    る段階；前記第２半導体層の露出部分上に選択的に第３
    半導体層（５０）を成長させ、前記側壁スペーサによっ
    て、前記第１薄膜半導体層と前記第１埋め込み誘電体層
    の残りの部分とを、前記第３半導体層から分離させる段
    階；前記側壁スペーサに分離領域（５２，５４）を形成
    する段階；および前記第３半導体層上に位置する保護素
    子（２８’）を形成し、前記第１薄膜半導体層の前記残
    りの部分を用いて低電圧半導体素子を形成する段階；か
    ら成ることを特徴とする方法。
  3. 【請求項３】集積回路に適用するための薄膜およびバル
    クの混合基板（３０）であって：バルク半導体基板（１
    １’）の第１部分上に位置する第１薄膜半導体層（２
    ０’）；前記第１薄膜半導体層の下で、かつ前記バルク
    半導体基板の第１部分の上に位置する埋め込み誘電体層
    （１８’）；前記バルク半導体基板の第２部分上に位置
    する第２半導体層（５０）；および前記第１薄膜半導体
    層および前記埋め込み誘電体層を、前記第２半導体層か
    ら分離するために、前記第１薄膜半導体層および前記埋
    め込み誘電体層双方のエッジ（４４）に設けられた側壁
    スペーサ（４６）であって、前記バルク半導体基板の第
    ３部分上に位置する前記側壁スペーサ；から成ることを
    特徴とする基板。
  4. 【請求項４】集積回路に適用するための薄膜およびバル
    クの混合基板（３０）であって：バルク半導体基板（１
    １’）の第１部分上に位置する第１薄膜半導体層（２
    ０’）；前記第１薄膜半導体層の下で、かつ前記バルク
    半導体基板の第１部分の上に位置する埋め込み誘電体層
    （１８’）；前記バルク半導体基板の第２部分上に位置
    する第２半導体層（５０）；前記第１薄膜半導体層およ
    び前記埋め込み誘電体層を、前記第２半導体層から分離
    するために、前記第１薄膜半導体層および前記埋め込み
    誘電体層双方のエッジ（４４）に設けられた側壁スペー
    サ（４６）であって、前記バルク半導体基板の第３部分
    上に位置する前記側壁スペーサ；前記第１薄膜半導体層
    内において第１の厚さを有する第１分離領域（５２）；
    および前記第２半導体層内において第２の厚さを有する
    第２分離領域（５４）であって、前記第２の厚さは前記
    第１の厚さよりも厚い、前記第２分離領域（５４）；か
    ら成ることを特徴とする基板。
  5. 【請求項５】集積回路に適用するための薄膜およびバル
    クの混合基板（３０）であって：バルク半導体基板（１
    １’）の第１部分上に位置する第１薄膜半導体層（２
    ０’）；前記第１薄膜半導体層の下で、かつ前記バルク
    半導体基板の第１部分の上に位置する埋め込み誘電体層
    （１８’）；前記バルク半導体基板の第２部分上に位置
    する第２半導体層（５０）；前記第１薄膜半導体層およ
    び前記埋め込み誘電体層を、前記第２半導体層から分離
    するため、前記第１薄膜半導体層および前記埋め込み誘
    電体層双方のエッジ（４４）に設けられた側壁スペーサ
    （４６）であって、前記バルク半導体基板の第３部分上
    に位置する前記側壁スペーサ；前記第１薄膜半導体層上
    に位置し、３．３ボルト未満の供給電圧を有する内部Ｍ
    ＯＳＦＥＴ（２８）；および前記第２半導体層上に位置
    する厚いフィールド静電放電（ＥＳＤ）保護素子（２
    ７）；から成ることを特徴とする基板。
JP7176864A 1994-06-27 1995-06-21 集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法 Pending JPH0817694A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/265,860 US5399507A (en) 1994-06-27 1994-06-27 Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
US265860 1994-06-27

Publications (1)

Publication Number Publication Date
JPH0817694A true JPH0817694A (ja) 1996-01-19

Family

ID=23012162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7176864A Pending JPH0817694A (ja) 1994-06-27 1995-06-21 集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法

Country Status (2)

Country Link
US (1) US5399507A (ja)
JP (1) JPH0817694A (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997002602A1 (fr) * 1995-07-04 1997-01-23 Hitachi, Ltd. Circuit integre a semi-conducteur et son procede de fabrication
US6531754B1 (en) 2001-12-28 2003-03-11 Kabushiki Kaisha Toshiba Manufacturing method of partial SOI wafer, semiconductor device using the partial SOI wafer and manufacturing method thereof
US6835981B2 (en) 2001-09-27 2004-12-28 Kabushiki Kaisha Toshiba Semiconductor chip which combines bulk and SOI regions and separates same with plural isolation regions
US6855976B2 (en) 2001-12-27 2005-02-15 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
US6906384B2 (en) 2002-02-13 2005-06-14 Kabushiki Kaisha Toshiba Semiconductor device having one of patterned SOI and SON structure
US6979866B2 (en) 2002-09-04 2005-12-27 Kabushiki Kaisha Toshiba Semiconductor device with SOI region and bulk region and method of manufacture thereof
JP2006513567A (ja) * 2003-01-08 2006-04-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造体およびその製造方法（歪みシリコンを用いた高性能の埋め込みｄｒａｍ技術）
US7095081B2 (en) 2003-08-28 2006-08-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2006310882A (ja) * 2006-06-26 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2007042760A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置
US7187035B2 (en) 2001-09-26 2007-03-06 Kabushiki Kaisha Toshiba Semiconductor device comprising multiple layers with trenches formed on a semiconductor substrate
JP2007129256A (ja) * 2007-01-05 2007-05-24 Toshiba Corp 素子形成用基板
JP2007180569A (ja) * 2001-12-27 2007-07-12 Toshiba Corp 半導体装置
US7285825B2 (en) 2003-01-21 2007-10-23 Kabushiki Kaisha Toshiba Element formation substrate for forming semiconductor device
JP2008513973A (ja) * 2004-06-21 2008-05-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法
JP2008182281A (ja) * 2008-04-21 2008-08-07 Toshiba Corp 半導体装置
JP2011524649A (ja) * 2008-09-03 2011-09-01 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 異なる種類の表面を備えた基板及びそのような基板を得るための方法
JP4931211B2 (ja) * 2003-06-17 2012-05-16 インターナショナル・ビジネス・マシーンズ・コーポレーション ハイブリッド結晶配向基板上の高性能ｃｍｏｓｓｏｉデバイス
WO2012153461A1 (ja) 2011-05-11 2012-11-15 信越半導体株式会社 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
WO2017056355A1 (ja) * 2015-09-29 2017-04-06 ソニー株式会社 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508211A (en) * 1994-02-17 1996-04-16 Lsi Logic Corporation Method of making integrated circuit structure with vertical isolation from single crystal substrate comprising isolation layer formed by implantation and annealing of noble gas atoms in substrate
JP3427114B2 (ja) * 1994-06-03 2003-07-14 コマツ電子金属株式会社 半導体デバイス製造方法
JPH0888323A (ja) * 1994-09-19 1996-04-02 Nippondenso Co Ltd 半導体集積回路装置
US5708288A (en) * 1995-11-02 1998-01-13 Motorola, Inc. Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method
US5712173A (en) * 1996-01-24 1998-01-27 Advanced Micro Devices, Inc. Method of making semiconductor device with self-aligned insulator
US5683918A (en) * 1996-04-01 1997-11-04 Motorola, Inc. Method of making semiconductor-on-insulator device with closed-gate electrode
US5726844A (en) * 1996-04-01 1998-03-10 Motorola, Inc. Protection circuit and a circuit for a semiconductor-on-insulator device
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
US6083852A (en) * 1997-05-07 2000-07-04 Applied Materials, Inc. Method for applying films using reduced deposition rates
US5773326A (en) * 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
US5920779A (en) * 1997-05-21 1999-07-06 United Microelectronics Corp. Differential gate oxide thickness by nitrogen implantation for mixed mode and embedded VLSI circuits
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US5956597A (en) * 1997-09-15 1999-09-21 International Business Machines Corporation Method for producing SOI & non-SOI circuits on a single wafer
US6046897A (en) * 1997-09-29 2000-04-04 Motorola, Inc. Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
US6191451B1 (en) * 1998-01-30 2001-02-20 International Business Machines Corporation Semiconductor device with decoupling capacitance
US6114197A (en) * 1998-02-26 2000-09-05 Sharp Laboratories Of America, Inc. Method of forming fully depleted SIMOX CMOS having electrostatic discharge protection
US6111301A (en) * 1998-04-24 2000-08-29 International Business Machines Corporation Interconnection with integrated corrosion stop
US6246096B1 (en) * 1998-06-24 2001-06-12 Advanced Micro Devices Totally self-aligned transistor with tungsten gate
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6255145B1 (en) 1999-01-08 2001-07-03 International Business Machines Corporation Process for manufacturing patterned silicon-on-insulator layers with self-aligned trenches and resulting product
WO2000048245A1 (en) * 1999-02-12 2000-08-17 Ibis Technology Corporation Patterned silicon-on-insulator devices
US6180486B1 (en) 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
US6214653B1 (en) * 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
JP2001230315A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6465846B1 (en) * 2000-03-22 2002-10-15 Seiko Instruments Inc. Semiconductor integrated circuit device having trench-type photodiode
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
US6462381B1 (en) * 2001-02-22 2002-10-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) electrostatic discharge (ESD) protection device with backside contact opening
US6855436B2 (en) * 2003-05-30 2005-02-15 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
US6828202B1 (en) 2002-10-01 2004-12-07 T-Ram, Inc. Semiconductor region self-aligned with ion implant shadowing
JP4850387B2 (ja) * 2002-12-09 2012-01-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4790211B2 (ja) * 2003-06-13 2011-10-12 シルトロニック・ジャパン株式会社 Ｓｏｉ基板と半導体基板及びその製造方法
JP4167565B2 (ja) * 2003-07-31 2008-10-15 株式会社東芝 部分ｓｏｉ基板の製造方法
JP2005244020A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置及びその製造方法
JP4322706B2 (ja) * 2004-02-27 2009-09-02 株式会社東芝 半導体装置の製造方法
EP1585171A1 (en) * 2004-04-07 2005-10-12 Andrea Pizzarulli An SOI circuit having reduced crosstalk interference and a method for forming the same
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
TWI401749B (zh) * 2004-12-27 2013-07-11 ３Ｄ半導體股份有限公司 用於高電壓超接面終止之方法
US7285480B1 (en) * 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933236B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat comprenant differents types de surface, et procede de fabrication associe
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
US8362564B2 (en) * 2010-08-20 2013-01-29 Intersil Americas Inc. Isolated epitaxial modulation device
US9472671B1 (en) * 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55148464A (en) * 1979-05-08 1980-11-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Mos semiconductor device and its manufacture
US4700454A (en) * 1985-11-04 1987-10-20 Intel Corporation Process for forming MOS transistor with buried oxide regions for insulation
US4683637A (en) * 1986-02-07 1987-08-04 Motorola, Inc. Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing
US4810664A (en) * 1986-08-14 1989-03-07 Hewlett-Packard Company Method for making patterned implanted buried oxide transistors and structures
KR950000103B1 (ko) * 1991-04-15 1995-01-09 금성일렉트론 주식회사 반도체 장치 및 그 제조방법
US5185535A (en) * 1991-06-17 1993-02-09 Hughes Aircraft Company Control of backgate bias for low power high speed CMOS/SOI devices

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997002602A1 (fr) * 1995-07-04 1997-01-23 Hitachi, Ltd. Circuit integre a semi-conducteur et son procede de fabrication
US7521300B2 (en) 2001-09-26 2009-04-21 Kabushiki Kaisha Toshiba Semiconductor device substrate including a single-crystalline layer and method of manufacturing semiconductor device substrate
US7187035B2 (en) 2001-09-26 2007-03-06 Kabushiki Kaisha Toshiba Semiconductor device comprising multiple layers with trenches formed on a semiconductor substrate
US7018904B2 (en) 2001-09-27 2006-03-28 Kabushiki Kaisha Toshiba Semiconductor chip having multiple functional blocks integrated in a single chip and method for fabricating the same
US6835981B2 (en) 2001-09-27 2004-12-28 Kabushiki Kaisha Toshiba Semiconductor chip which combines bulk and SOI regions and separates same with plural isolation regions
US7439112B2 (en) 2001-12-27 2008-10-21 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
US6855976B2 (en) 2001-12-27 2005-02-15 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
US7112822B2 (en) 2001-12-27 2006-09-26 Kabushiki Kaisha Toshiba Semiconductor device using partial SOI substrate and manufacturing method thereof
JP2007180569A (ja) * 2001-12-27 2007-07-12 Toshiba Corp 半導体装置
US7071039B2 (en) 2001-12-28 2006-07-04 Kabushiki Kaisha Toshiba Manufacturing method of partial SOI wafer, semiconductor device using the partial SOI wafer and manufacturing method thereof
US6531754B1 (en) 2001-12-28 2003-03-11 Kabushiki Kaisha Toshiba Manufacturing method of partial SOI wafer, semiconductor device using the partial SOI wafer and manufacturing method thereof
US6906384B2 (en) 2002-02-13 2005-06-14 Kabushiki Kaisha Toshiba Semiconductor device having one of patterned SOI and SON structure
US6979866B2 (en) 2002-09-04 2005-12-27 Kabushiki Kaisha Toshiba Semiconductor device with SOI region and bulk region and method of manufacture thereof
JP2006513567A (ja) * 2003-01-08 2006-04-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体構造体およびその製造方法（歪みシリコンを用いた高性能の埋め込みｄｒａｍ技術）
US7285825B2 (en) 2003-01-21 2007-10-23 Kabushiki Kaisha Toshiba Element formation substrate for forming semiconductor device
US7510945B2 (en) 2003-01-21 2009-03-31 Kabushiki Kaisha Toshiba Element formation substrate, method of manufacturing the same, and semiconductor device
JP4931211B2 (ja) * 2003-06-17 2012-05-16 インターナショナル・ビジネス・マシーンズ・コーポレーション ハイブリッド結晶配向基板上の高性能ｃｍｏｓｓｏｉデバイス
US7323748B2 (en) 2003-08-28 2008-01-29 Kabushiki Kaisha Toshiba Semiconductor device having epitaxial layer
US7095081B2 (en) 2003-08-28 2006-08-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2008513973A (ja) * 2004-06-21 2008-05-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法
JP2006245167A (ja) * 2005-03-02 2006-09-14 Toshiba Corp 半導体装置及びその製造方法
JP2007042760A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置
JP2006310882A (ja) * 2006-06-26 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2007129256A (ja) * 2007-01-05 2007-05-24 Toshiba Corp 素子形成用基板
JP2008182281A (ja) * 2008-04-21 2008-08-07 Toshiba Corp 半導体装置
JP2011524649A (ja) * 2008-09-03 2011-09-01 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 異なる種類の表面を備えた基板及びそのような基板を得るための方法
WO2012153461A1 (ja) 2011-05-11 2012-11-15 信越半導体株式会社 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
US8877609B2 (en) 2011-05-11 2014-11-04 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded substrate having an insulator layer in part of bonded substrate
WO2017056355A1 (ja) * 2015-09-29 2017-04-06 ソニー株式会社 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム
JPWO2017056355A1 (ja) * 2015-09-29 2018-08-02 ソニー株式会社 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム

Also Published As

Publication number Publication date
US5399507A (en) 1995-03-21

Similar Documents

Publication Publication Date Title
JPH0817694A (ja) 集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法
CN1123071C (zh) 混合半导体衬底
JP3361922B2 (ja) 半導体装置
US4753896A (en) Sidewall channel stop process
TW533554B (en) Semiconductor wafer and its manufacturing method, semiconductor device and its manufacturing method
JP2009522784A (ja) トレンチポリシリコンダイオード
JP2002324905A (ja) ボディ・コンタクトを有する集積回路の形成方法
JP2004528719A (ja) 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ
US6486515B2 (en) ESD protection network used for SOI technology
JPH0832039A (ja) 半導体装置およびその製造方法
CN100459119C (zh) 横向lubistor结构和方法
US6198135B1 (en) Semiconductor device having electrostatic discharge protection element and manufacturing method thereof
JPH1027893A (ja) 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するｓｏｉウエーハ上に設けられた集積回路（ｉｃ）装置
US7755140B2 (en) Process charging and electrostatic damage protection in silicon-on-insulator technology
US6429079B1 (en) Semiconductor device and manufacturing method thereof
JP3254431B2 (ja) デカップリング・キャパシタンスを有する半導体デバイスおよびその製造方法
KR100311572B1 (ko) 정전기 방전 보호를 갖는 완전 공핍형 ｓｉｍｏｘ ｃｍｏｓ의 제조방법
US20080116529A1 (en) Shallow trench isolation structure for shielding trapped charge in a semiconductor device
JPS63293850A (ja) 半導体装置の製造方法
US7138313B2 (en) Method for creating a self-aligned SOI diode by removing a polysilicon gate during processing
US7888196B2 (en) Trench isolation comprising process having multiple gate dielectric thicknesses and integrated circuits therefrom
US6696341B1 (en) Method of manufacturing a semiconductor device having electrostatic discharge protection element
JP3463593B2 (ja) 電界効果型トランジスタ及びその製造方法
JP2003142694A (ja) Ｓｏｉデバイスの素子分離方法
US20050263834A1 (en) Encapsulated spacer with low dielectric constant material to reduce the parasitic capacitance between gate and drain in CMOS technology

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061020

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070227