JPH0817936A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0817936A JPH0817936A JP6144223A JP14422394A JPH0817936A JP H0817936 A JPH0817936 A JP H0817936A JP 6144223 A JP6144223 A JP 6144223A JP 14422394 A JP14422394 A JP 14422394A JP H0817936 A JPH0817936 A JP H0817936A
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- JP
- Japan
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- channel mos
- mos transistor
- insulating film
- gate electrode
- drain region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】ＬＤＤ構造でサリサイド構造のソース・ドレイ
ン領域を有するＣＭＯＳからなる半導体装置におけるノ
イズ耐性の高い保護装置を提供する。 【構成】出力バッファーの最終段のＣＭＯＳインバータ
を構成するＮチャネルＭＯＳトランジスタＴN2では、ゲ
ート電極１５のドレイン領域側の側面に窒化シリコン膜
スペーサ７と酸化シリコン膜スペーサ８ｂ，８ｃａ，８
ｃｂとからなる積層絶縁膜スペーサが設けられている。
ン領域を有するＣＭＯＳからなる半導体装置におけるノ
イズ耐性の高い保護装置を提供する。 【構成】出力バッファーの最終段のＣＭＯＳインバータ
を構成するＮチャネルＭＯＳトランジスタＴN2では、ゲ
ート電極１５のドレイン領域側の側面に窒化シリコン膜
スペーサ７と酸化シリコン膜スペーサ８ｂ，８ｃａ，８
ｃｂとからなる積層絶縁膜スペーサが設けられている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＤＤ構造でサリサイド構造のソース・ドレイン領域を
有するＣＭＯＳトランジスタからなる半導体装置の保護
装置を構成するトランジスタの構造に関する。
ＬＤＤ構造でサリサイド構造のソース・ドレイン領域を
有するＣＭＯＳトランジスタからなる半導体装置の保護
装置を構成するトランジスタの構造に関する。
【０００２】
【従来の技術】半導体装置の微細化は、ゲート電極のゲ
ート長の縮小等により達成されてきた。これに伴ない、
まずショートチャネル効果を抑制するために、ゲート電
極の側面には絶縁膜スペーサが設けられ、ゲート電極と
自己整合的に設けられた低濃度拡散層とこの絶縁膜スペ
ーサに自己整合的に設けられた高濃度拡散層とを有する
ＬＤＤ構造のソース・ドレイン領域が出現した。さら
に、半導体装置の高速化を阻害するソース・ドレイン領
域の寄生抵抗（層抵抗）を低減するために、ソース・ド
レイン領域の高濃度拡散層の表面に自己整合的に高融点
金属シリサイド膜を設けるサリサイド構造のソース・ド
レイン領域が採用されるに至っている。さらにまた、こ
れら半導体装置は高速であるとともに低消費電力である
ことが要求され、ＭＯＳトランジスタで構成される半導
体装置においてはＣＭＯＳトランジスタで構成される半
導体装置が主流になっている。
ート長の縮小等により達成されてきた。これに伴ない、
まずショートチャネル効果を抑制するために、ゲート電
極の側面には絶縁膜スペーサが設けられ、ゲート電極と
自己整合的に設けられた低濃度拡散層とこの絶縁膜スペ
ーサに自己整合的に設けられた高濃度拡散層とを有する
ＬＤＤ構造のソース・ドレイン領域が出現した。さら
に、半導体装置の高速化を阻害するソース・ドレイン領
域の寄生抵抗（層抵抗）を低減するために、ソース・ド
レイン領域の高濃度拡散層の表面に自己整合的に高融点
金属シリサイド膜を設けるサリサイド構造のソース・ド
レイン領域が採用されるに至っている。さらにまた、こ
れら半導体装置は高速であるとともに低消費電力である
ことが要求され、ＭＯＳトランジスタで構成される半導
体装置においてはＣＭＯＳトランジスタで構成される半
導体装置が主流になっている。
【０００３】ＣＭＯＳトランジスタから構成された半導
体装置では、入力端子，出力端子もしくは入出力端子等
の端子から内部回路に正または負のノイズ電荷が侵入す
るのを妨げるための保護装置には、出力端子に限定され
た第１の保護装置と、いずれの端子にも使用できる第２
の保護装置とがある。
体装置では、入力端子，出力端子もしくは入出力端子等
の端子から内部回路に正または負のノイズ電荷が侵入す
るのを妨げるための保護装置には、出力端子に限定され
た第１の保護装置と、いずれの端子にも使用できる第２
の保護装置とがある。
【０００４】第１の保護装置は、出力バッファーの最終
段をなすＣＭＯＳインバータを保護装置に転用してい
る。出力端子から侵入した正のノイズ電荷は、このＣＭ
ＯＳインバータのＮチャネルＭＯＳトランジスタを介し
て、接地線（０ボルトに印加されている）に流れる。出
力端子から侵入した負のノイズ電荷は、このＣＭＯＳイ
ンバータのＰチャネルＭＯＳトランジスタを介して、電
源線（ＶDDボルトに印加されている）に流れる。このＣ
ＭＯＳインバータのゲート電極（上記ＮチャネルＭＯＳ
トランジスタおよびＰチャネルＭＯＳトランジスタのゲ
ート電極）に印加されている電圧ＶG は、０〈ＶG 〈Ｖ
DDである。
段をなすＣＭＯＳインバータを保護装置に転用してい
る。出力端子から侵入した正のノイズ電荷は、このＣＭ
ＯＳインバータのＮチャネルＭＯＳトランジスタを介し
て、接地線（０ボルトに印加されている）に流れる。出
力端子から侵入した負のノイズ電荷は、このＣＭＯＳイ
ンバータのＰチャネルＭＯＳトランジスタを介して、電
源線（ＶDDボルトに印加されている）に流れる。このＣ
ＭＯＳインバータのゲート電極（上記ＮチャネルＭＯＳ
トランジスタおよびＰチャネルＭＯＳトランジスタのゲ
ート電極）に印加されている電圧ＶG は、０〈ＶG 〈Ｖ
DDである。
【０００５】第２の保護装置は、入力バッファーと入力
端子との間，出力バッファーと出力端子との間，あるい
は入力バッファー並びに出力バッファーと入出力端子と
の間に設けられ、ゲート電極およびソース領域が接地線
に接続されてドレイン領域が上記いずれかの端子に接続
されたＮチャネルＭＯＳトランジスタとゲート電極およ
びソース領域が電源線に接続されてドレイン領域が上記
いずれかの端子に接続されたＰチャネルＭＯＳトランジ
スタとから構成されている。端子から侵入した正のノイ
ズ電荷は、このＮチャネルＭＯＳトランジスタを介し
て、接地線に流れる。端子から侵入した負のノイズ電荷
は、このＰチャネルＭＯＳトランジスタを介して、電源
線に流れる。
端子との間，出力バッファーと出力端子との間，あるい
は入力バッファー並びに出力バッファーと入出力端子と
の間に設けられ、ゲート電極およびソース領域が接地線
に接続されてドレイン領域が上記いずれかの端子に接続
されたＮチャネルＭＯＳトランジスタとゲート電極およ
びソース領域が電源線に接続されてドレイン領域が上記
いずれかの端子に接続されたＰチャネルＭＯＳトランジ
スタとから構成されている。端子から侵入した正のノイ
ズ電荷は、このＮチャネルＭＯＳトランジスタを介し
て、接地線に流れる。端子から侵入した負のノイズ電荷
は、このＰチャネルＭＯＳトランジスタを介して、電源
線に流れる。
【０００６】
【発明が解決しようとする課題】ＬＤＤ構造でサリサイ
ド構造のソース・ドレイン領域を有するＣＭＯＳトラン
ジスタからなる上述の半導体装置では、上記第１あるい
は第２の保護装置（保護回路）を、この半導体装置の内
部回路を構成するＮチャネルＭＯＳトランジスタ，Ｐチ
ャネルＭＯＳトランジスタと同じ構造のＮチャネルＭＯ
Ｓトランジスタ，ＰチャネルＭＯＳトランジスタで構成
すると、ノイズ耐性の弱い破壊されやすい保護装置とな
る。
ド構造のソース・ドレイン領域を有するＣＭＯＳトラン
ジスタからなる上述の半導体装置では、上記第１あるい
は第２の保護装置（保護回路）を、この半導体装置の内
部回路を構成するＮチャネルＭＯＳトランジスタ，Ｐチ
ャネルＭＯＳトランジスタと同じ構造のＮチャネルＭＯ
Ｓトランジスタ，ＰチャネルＭＯＳトランジスタで構成
すると、ノイズ耐性の弱い破壊されやすい保護装置とな
る。
【０００７】上記第１あるいは第２の保護装置では、例
えば正のノイズ電荷が侵入した場合、これらの保護装置
を構成するＮチャネルＭＯＳトランジスタを介して接地
線に流れる電流は、これらＮチャネルＭＯＳトランジス
タのＢＶDS（第１の保護装置ではさらにゲート電極に印
加される電圧ＶG が関係する）程度の電圧でスナップバ
ックした後、これらＮチャネルＭＯＳトランジスタのソ
ース・ドレイン領域の寄生抵抗に反比例した値となる。
負のノイズ電荷が侵入した場合も、これらの保護装置を
構成するＰチャネルＭＯＳトランジスタを介して、上記
ＮチャネルＭＯＳトランジスタを介して接地線に流れた
と同様の様相（符号は逆転している）を呈して、電源線
に電流が流れる。なお、それぞれのトランジスタのＢＶ
DSは、それぞれのトランジスタのゲート長を主としたデ
バイス・パラメータにより決定される。
えば正のノイズ電荷が侵入した場合、これらの保護装置
を構成するＮチャネルＭＯＳトランジスタを介して接地
線に流れる電流は、これらＮチャネルＭＯＳトランジス
タのＢＶDS（第１の保護装置ではさらにゲート電極に印
加される電圧ＶG が関係する）程度の電圧でスナップバ
ックした後、これらＮチャネルＭＯＳトランジスタのソ
ース・ドレイン領域の寄生抵抗に反比例した値となる。
負のノイズ電荷が侵入した場合も、これらの保護装置を
構成するＰチャネルＭＯＳトランジスタを介して、上記
ＮチャネルＭＯＳトランジスタを介して接地線に流れた
と同様の様相（符号は逆転している）を呈して、電源線
に電流が流れる。なお、それぞれのトランジスタのＢＶ
DSは、それぞれのトランジスタのゲート長を主としたデ
バイス・パラメータにより決定される。
【０００８】上述したように、上記半導体装置の保護装
置を構成するＮチャネルＭＯＳトランジスタ，Ｐチャネ
ルＭＯＳトランジスタのソース・ドレイン領域の寄生抵
抗は、サリサイド構造を採るため、低い値となってい
る。また、上記保護装置のＮチャネルＭＯＳトランジス
タ，ＰチャネルＭＯＳトランジスタを含めて、トランジ
スタの破壊は（ドレイン）電流の値により規定（電流リ
ミット）される。これらのことから、上記半導体装置で
の上記第１あるいは第２の保護装置は、ノイズ耐性の弱
い破壊されやすい保護装置となる。
置を構成するＮチャネルＭＯＳトランジスタ，Ｐチャネ
ルＭＯＳトランジスタのソース・ドレイン領域の寄生抵
抗は、サリサイド構造を採るため、低い値となってい
る。また、上記保護装置のＮチャネルＭＯＳトランジス
タ，ＰチャネルＭＯＳトランジスタを含めて、トランジ
スタの破壊は（ドレイン）電流の値により規定（電流リ
ミット）される。これらのことから、上記半導体装置で
の上記第１あるいは第２の保護装置は、ノイズ耐性の弱
い破壊されやすい保護装置となる。
【０００９】したがって本発明の目的は、ＬＤＤ構造で
サリサイド構造のソース・ドレイン領域を有するＣＭＯ
Ｓトランジスタからなる上述の半導体装置に用いるのに
適したノイズ耐性の高い保護装置を提供することにあ
る。
サリサイド構造のソース・ドレイン領域を有するＣＭＯ
Ｓトランジスタからなる上述の半導体装置に用いるのに
適したノイズ耐性の高い保護装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
少なくともドレイン領域側のゲート電極の側面に設けら
れた絶縁膜スペーサが第１の絶縁膜スペーサと第２の絶
縁膜スペーサとの積層絶縁膜スペーサからなり，ＬＤＤ
構造でサリサイド構造のソース・ドレイン領域を有する
第１のＮチャネルＭＯＳトランジスタと少なくともドレ
イン領域側の側面に設けられた絶縁膜スペーサがこの積
層絶縁膜スペーサからなり，ＬＤＤ構造でサリサイド構
造のソース・ドレイン領域を有する第１のＰチャネルＭ
ＯＳトランジスタとにより構成された保護装置を有し、
さらに、ゲート電極の側面に設けられた絶縁膜スペーサ
が上記第２の絶縁膜スペーサからなり，ＬＤＤ構造でサ
リサイド構造のソース・ドレイン領域を有する第２のＮ
チャネルＭＯＳトランジスタとゲート電極の側面に設け
られた絶縁膜スペーサがこの第２の絶縁膜スペーサから
なり，ＬＤＤ構造でサリサイド構造のソース・ドレイン
領域を有する第２のＰチャネルＭＯＳトランジスタとを
含んで構成された内部回路を有する。
少なくともドレイン領域側のゲート電極の側面に設けら
れた絶縁膜スペーサが第１の絶縁膜スペーサと第２の絶
縁膜スペーサとの積層絶縁膜スペーサからなり，ＬＤＤ
構造でサリサイド構造のソース・ドレイン領域を有する
第１のＮチャネルＭＯＳトランジスタと少なくともドレ
イン領域側の側面に設けられた絶縁膜スペーサがこの積
層絶縁膜スペーサからなり，ＬＤＤ構造でサリサイド構
造のソース・ドレイン領域を有する第１のＰチャネルＭ
ＯＳトランジスタとにより構成された保護装置を有し、
さらに、ゲート電極の側面に設けられた絶縁膜スペーサ
が上記第２の絶縁膜スペーサからなり，ＬＤＤ構造でサ
リサイド構造のソース・ドレイン領域を有する第２のＮ
チャネルＭＯＳトランジスタとゲート電極の側面に設け
られた絶縁膜スペーサがこの第２の絶縁膜スペーサから
なり，ＬＤＤ構造でサリサイド構造のソース・ドレイン
領域を有する第２のＰチャネルＭＯＳトランジスタとを
含んで構成された内部回路を有する。
【００１１】出力バッファーの最終段のＣＭＯＳインバ
ータが上記第１のＮチャネルＭＯＳトランジスタと上記
第１のＰチャネルＭＯＳトランジスタとにより構成され
る場合、好ましくは、上記第１のＮチャネルＭＯＳトラ
ンジスタおよび上記第１のＰチャネルＭＯＳトランジス
タのソース領域側のゲート電極の側面のそれぞれの絶縁
膜スペーサがそれぞれ上記第２の絶縁膜スペーサからな
り、上記第１のＮチャネルＭＯＳトランジスタのゲート
長は上記第２のＮチャネルＭＯＳトランジスタのゲート
長より長くなり、上記第１のＰチャネルＭＯＳトランジ
スタのゲート長は上記第２のＰチャネルＭＯＳトランジ
スタのゲート長より長くなる。
ータが上記第１のＮチャネルＭＯＳトランジスタと上記
第１のＰチャネルＭＯＳトランジスタとにより構成され
る場合、好ましくは、上記第１のＮチャネルＭＯＳトラ
ンジスタおよび上記第１のＰチャネルＭＯＳトランジス
タのソース領域側のゲート電極の側面のそれぞれの絶縁
膜スペーサがそれぞれ上記第２の絶縁膜スペーサからな
り、上記第１のＮチャネルＭＯＳトランジスタのゲート
長は上記第２のＮチャネルＭＯＳトランジスタのゲート
長より長くなり、上記第１のＰチャネルＭＯＳトランジ
スタのゲート長は上記第２のＰチャネルＭＯＳトランジ
スタのゲート長より長くなる。
【００１２】上記第１のＮチャネルＭＯＳトランジスタ
のゲート電極とソース領域とが接地線に接続され、上記
第１のＰチャネルＭＯＳトランジスタのゲート電極とソ
ース領域とが電源線に接続され、この第１のＮチャネル
ＭＯＳトランジスタのドレイン領域とこの第１のＰチャ
ネルＭＯＳトランジスタのドレイン領域とが入力端子，
出力端子もしくは入出力端子に接続される場合、好まし
くは、上記第１のＮチャネルＭＯＳトランジスタおよび
上記第１のＰチャネルＭＯＳトランジスタのソース領域
側のゲート電極の側面のそれぞれの絶縁膜スペーサがそ
れぞれ上記積層絶縁膜スペーサからなり、上記第１のＮ
チャネルＭＯＳトランジスタのゲート長は上記第２のＮ
チャネルＭＯＳトランジスタのゲート長と等しく、上記
第１のＰチャネルＭＯＳトランジスタのゲート長は上記
第２のＰチャネルＭＯＳトランジスタのゲート長と等し
い。
のゲート電極とソース領域とが接地線に接続され、上記
第１のＰチャネルＭＯＳトランジスタのゲート電極とソ
ース領域とが電源線に接続され、この第１のＮチャネル
ＭＯＳトランジスタのドレイン領域とこの第１のＰチャ
ネルＭＯＳトランジスタのドレイン領域とが入力端子，
出力端子もしくは入出力端子に接続される場合、好まし
くは、上記第１のＮチャネルＭＯＳトランジスタおよび
上記第１のＰチャネルＭＯＳトランジスタのソース領域
側のゲート電極の側面のそれぞれの絶縁膜スペーサがそ
れぞれ上記積層絶縁膜スペーサからなり、上記第１のＮ
チャネルＭＯＳトランジスタのゲート長は上記第２のＮ
チャネルＭＯＳトランジスタのゲート長と等しく、上記
第１のＰチャネルＭＯＳトランジスタのゲート長は上記
第２のＰチャネルＭＯＳトランジスタのゲート長と等し
い。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】半導体装置の模式的回路図と模式的断面図
とである図１を参照すると、本発明の第１の実施例は、
０．５μｍ設計ルールによるトランジスタが採用され、
以下のような構成になっている。
とである図１を参照すると、本発明の第１の実施例は、
０．５μｍ設計ルールによるトランジスタが採用され、
以下のような構成になっている。
【００１５】まず、本実施例の回路構成の要旨を説明す
る。出力端子から侵入するノイズ電荷に対して内部回路
を保護する保護装置としては、出力バッファーの最終段
をなすＣＭＯＳインバータが兼ている。このＣＭＯＳイ
ンバータは、ＮチャネルＭＯＳトランジスタであるＴN2
とＰチャネルＭＯＳトランジスタであるＴP2とから構成
されている。ＴN2およびＴP2のソース領域はそれぞれ接
地線および電源線に接続されており、ＴN2およびＴP2の
ドレイン領域は出力端子に接続され、ＴN2およびＴP2の
ゲート電極は例えばＶG ボルトに印加されており、電源
線および接地線はそれぞれＶDDボルト（電源電圧）およ
び０ボルトに印加されている。なお、ＶG は０〈Ｖ
G 〈ＶDDとなる。内部回路は、例えばＮチャネルＭＯＳ
トランジスタであるＴN1とＰチャネルＭＯＳトランジス
タであるＴP1とから構成されＣＭＯＳインバータ等を含
んでいる。このＴN1およびＴP1のソース領域はそれぞれ
例えば電圧ＶL ボルトおよびＶH ボルトに印加された金
属配線に接続されている。ここで、０≦ＶL 〈ＶH ≦Ｖ
DDという関係にある〔図１（ａ）〕。
る。出力端子から侵入するノイズ電荷に対して内部回路
を保護する保護装置としては、出力バッファーの最終段
をなすＣＭＯＳインバータが兼ている。このＣＭＯＳイ
ンバータは、ＮチャネルＭＯＳトランジスタであるＴN2
とＰチャネルＭＯＳトランジスタであるＴP2とから構成
されている。ＴN2およびＴP2のソース領域はそれぞれ接
地線および電源線に接続されており、ＴN2およびＴP2の
ドレイン領域は出力端子に接続され、ＴN2およびＴP2の
ゲート電極は例えばＶG ボルトに印加されており、電源
線および接地線はそれぞれＶDDボルト（電源電圧）およ
び０ボルトに印加されている。なお、ＶG は０〈Ｖ
G 〈ＶDDとなる。内部回路は、例えばＮチャネルＭＯＳ
トランジスタであるＴN1とＰチャネルＭＯＳトランジス
タであるＴP1とから構成されＣＭＯＳインバータ等を含
んでいる。このＴN1およびＴP1のソース領域はそれぞれ
例えば電圧ＶL ボルトおよびＶH ボルトに印加された金
属配線に接続されている。ここで、０≦ＶL 〈ＶH ≦Ｖ
DDという関係にある〔図１（ａ）〕。
【００１６】次に、本実施例のトランジスタの構成を
（ＮチャネルＭＯＳトランジスタの構成を中心にして）
説明する。Ｎ型シリコン基板１表面の所定の領域にはＰ
ウェル２（および（図示は省略するが）Ｎウェル）が設
けられ、Ｐウェル２表面を含めてＮ型シリコン基板１表
面の素子分離領域にはフィールド酸化膜３が設けられ、
Ｐウェル２（およびＮウェル）表面を含めてＮ型シリコ
ン基板１表面の素子形成領域には膜厚１０ｎｍ程度のゲ
ート酸化膜４が設けられている。
（ＮチャネルＭＯＳトランジスタの構成を中心にして）
説明する。Ｎ型シリコン基板１表面の所定の領域にはＰ
ウェル２（および（図示は省略するが）Ｎウェル）が設
けられ、Ｐウェル２表面を含めてＮ型シリコン基板１表
面の素子分離領域にはフィールド酸化膜３が設けられ、
Ｐウェル２（およびＮウェル）表面を含めてＮ型シリコ
ン基板１表面の素子形成領域には膜厚１０ｎｍ程度のゲ
ート酸化膜４が設けられている。
【００１７】Ｐウェル２表面に設けられたＮチャネルＭ
ＯＳトランジスタであるＴN2は、このゲート酸化膜４
と、ゲート長ＬN2＝０．８μｍ（および８００μｍ程度
のゲート幅）のゲート電極１５と、Ｎ- 型拡散層１６ａ
ａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜１０か
らなるＮ型のソース領域と、Ｎ- 型拡散層１６ｂａ，Ｎ
+ 型拡散層９ｂおよびチタンシリサイド膜１０からなる
Ｎ型のドレイン領域とから構成されている。このゲート
電極１５は、例えばタングステンシリサイドと多結晶シ
リコン膜とが積層されたポリサイド構造のゲート電極で
ある。このＴN2のゲート電極１５のソース領域側の側面
には、ゲート酸化膜４の表面を直接に覆う幅が０．２μ
ｍ程度の酸化シリコン膜スペーサ８ａが設けられてい
る。また、ＴN2のゲート電極１５のドレイン領域側の側
面には、ゲート酸化膜４の表面を直接に覆う幅が０．６
μｍ程度の積層絶縁膜スペーサが設けられている。この
積層絶縁膜スペーサは、窒化シリコン膜スペーサ７と、
酸化シリコン膜スペーサ８ｂ，８ｃａ，８ｃｂとから構
成されている。上記Ｎ- 型拡散層１６ｂａの幅と上記Ｎ
- 型拡散層１６ａａの幅との差は、この積層絶縁膜スペ
ーサの幅と上記酸化シリコン膜スペーサ８ａの幅との差
に等しい。Ｎウェル表面に設けられたＰチャネルＭＯＳ
トランジスタであるＴP2は、ゲート酸化膜４と、ゲート
長ＬP2（≒ＬN2）のゲート電極（図示せず）と、Ｐ- 型
拡散層（図示せず），Ｐ+ 型拡散層（図示せず）および
チタンシリサイド膜１０からなるソース・ドレイン領域
とから構成されている。このＴP2のゲート電極のソース
領域側の側面およびドレイン領域側の側面にも、それぞ
れ酸化シリコン膜スペーサ８ａおよび上記積層絶縁膜ス
ペーサが設けられている。
ＯＳトランジスタであるＴN2は、このゲート酸化膜４
と、ゲート長ＬN2＝０．８μｍ（および８００μｍ程度
のゲート幅）のゲート電極１５と、Ｎ- 型拡散層１６ａ
ａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜１０か
らなるＮ型のソース領域と、Ｎ- 型拡散層１６ｂａ，Ｎ
+ 型拡散層９ｂおよびチタンシリサイド膜１０からなる
Ｎ型のドレイン領域とから構成されている。このゲート
電極１５は、例えばタングステンシリサイドと多結晶シ
リコン膜とが積層されたポリサイド構造のゲート電極で
ある。このＴN2のゲート電極１５のソース領域側の側面
には、ゲート酸化膜４の表面を直接に覆う幅が０．２μ
ｍ程度の酸化シリコン膜スペーサ８ａが設けられてい
る。また、ＴN2のゲート電極１５のドレイン領域側の側
面には、ゲート酸化膜４の表面を直接に覆う幅が０．６
μｍ程度の積層絶縁膜スペーサが設けられている。この
積層絶縁膜スペーサは、窒化シリコン膜スペーサ７と、
酸化シリコン膜スペーサ８ｂ，８ｃａ，８ｃｂとから構
成されている。上記Ｎ- 型拡散層１６ｂａの幅と上記Ｎ
- 型拡散層１６ａａの幅との差は、この積層絶縁膜スペ
ーサの幅と上記酸化シリコン膜スペーサ８ａの幅との差
に等しい。Ｎウェル表面に設けられたＰチャネルＭＯＳ
トランジスタであるＴP2は、ゲート酸化膜４と、ゲート
長ＬP2（≒ＬN2）のゲート電極（図示せず）と、Ｐ- 型
拡散層（図示せず），Ｐ+ 型拡散層（図示せず）および
チタンシリサイド膜１０からなるソース・ドレイン領域
とから構成されている。このＴP2のゲート電極のソース
領域側の側面およびドレイン領域側の側面にも、それぞ
れ酸化シリコン膜スペーサ８ａおよび上記積層絶縁膜ス
ペーサが設けられている。
【００１８】Ｐウェル２表面に設けられたＮチャネルＭ
ＯＳトランジスタであるＴN1は、ゲート酸化膜４と、ゲ
ート長ＬN1＝０．５μｍ（＝最小加工寸法）のゲート電
極５と、Ｎ- 型拡散層６ａ，Ｎ+ 型拡散層９ａおよびチ
タンシリサイド膜１０からなるＮ型のソース領域と、Ｎ
- 型拡散層６ａ，Ｎ+ 型拡散層９ｂおよびチタンシリサ
イド膜１０からなるＮ型のドレイン領域とから構成され
ている。このＴN1のゲート電極５のソース領域側の側面
およびドレイン領域側の側面には、それぞれ酸化シリコ
ン膜スペーサ８ａが設けられている。Ｎウェル表面に設
けられたＰチャネルＭＯＳトランジスタであるＴP1は、
ゲート酸化膜４と、ゲート長ＬP1（≒ＬN1）のゲート電
極（図示せず）と、Ｐ- 型拡散層（図示せず），Ｐ+ 型
拡散層（図示せず）およびチタンシリサイド膜１０から
なるソース・ドレイン領域とから構成されている。この
ＴP1のゲート電極のソース領域側の側面およびドレイン
領域側の側面にも、それぞれ酸化シリコン膜スペーサ８
ａが設けられている〔図１（ｂ）〕。なお、内部回路を
構成するトランジスタは、ＴN1，ＴP1のみに限定される
ものではなく、ＬN1より長いゲート長のゲート電極を有
するＮチャネルＭＯＳトランジスタ，ＬP1より長いゲー
ト長のゲート電極を有するＰチャネルＭＯＳトランジス
タが含まれることもある。
ＯＳトランジスタであるＴN1は、ゲート酸化膜４と、ゲ
ート長ＬN1＝０．５μｍ（＝最小加工寸法）のゲート電
極５と、Ｎ- 型拡散層６ａ，Ｎ+ 型拡散層９ａおよびチ
タンシリサイド膜１０からなるＮ型のソース領域と、Ｎ
- 型拡散層６ａ，Ｎ+ 型拡散層９ｂおよびチタンシリサ
イド膜１０からなるＮ型のドレイン領域とから構成され
ている。このＴN1のゲート電極５のソース領域側の側面
およびドレイン領域側の側面には、それぞれ酸化シリコ
ン膜スペーサ８ａが設けられている。Ｎウェル表面に設
けられたＰチャネルＭＯＳトランジスタであるＴP1は、
ゲート酸化膜４と、ゲート長ＬP1（≒ＬN1）のゲート電
極（図示せず）と、Ｐ- 型拡散層（図示せず），Ｐ+ 型
拡散層（図示せず）およびチタンシリサイド膜１０から
なるソース・ドレイン領域とから構成されている。この
ＴP1のゲート電極のソース領域側の側面およびドレイン
領域側の側面にも、それぞれ酸化シリコン膜スペーサ８
ａが設けられている〔図１（ｂ）〕。なお、内部回路を
構成するトランジスタは、ＴN1，ＴP1のみに限定される
ものではなく、ＬN1より長いゲート長のゲート電極を有
するＮチャネルＭＯＳトランジスタ，ＬP1より長いゲー
ト長のゲート電極を有するＰチャネルＭＯＳトランジス
タが含まれることもある。
【００１９】ＴN1，ＴN2，ＴP1およびＴP2等は、層間絶
縁膜１１により覆われている。この層間絶縁膜１１には
それぞれの上記トランジスタのソース領域およびドレイ
ン領域等に達するコンタクト孔が設けられ、これらのコ
ンタクト孔を介してそれぞれのソース領域およびドレイ
ン領域等に接続される金属配線１２ａ，１２ｂ，２２
ａ，２２ｂ等が設けられている。金属配線１２ａによ
り、ＴN1のソース領域はＶL ボルトに印加された金属配
線に接続されている。ＴN1のドレイン領域とＴP1のドレ
イン領域とは、金属配線１２ｂにより接続されている。
ＴN1のゲート電極５とＴP1のゲート電極とは、直接にも
しくは別の金属配線を介して接続されている。金属配線
２２ａにより、ＴN2のソース領域は接地線に接続されて
いる。ＴN2のドレイン領域とＴP2のドレイン領域と出力
端子とは、金属配線２２ｂにより接続されている。ＴN2
のゲート電極５とＴP2のゲート電極とは、直接にもしく
は別の金属配線を介して接続されている〔図１（ａ），
（ｂ）〕。
縁膜１１により覆われている。この層間絶縁膜１１には
それぞれの上記トランジスタのソース領域およびドレイ
ン領域等に達するコンタクト孔が設けられ、これらのコ
ンタクト孔を介してそれぞれのソース領域およびドレイ
ン領域等に接続される金属配線１２ａ，１２ｂ，２２
ａ，２２ｂ等が設けられている。金属配線１２ａによ
り、ＴN1のソース領域はＶL ボルトに印加された金属配
線に接続されている。ＴN1のドレイン領域とＴP1のドレ
イン領域とは、金属配線１２ｂにより接続されている。
ＴN1のゲート電極５とＴP1のゲート電極とは、直接にも
しくは別の金属配線を介して接続されている。金属配線
２２ａにより、ＴN2のソース領域は接地線に接続されて
いる。ＴN2のドレイン領域とＴP2のドレイン領域と出力
端子とは、金属配線２２ｂにより接続されている。ＴN2
のゲート電極５とＴP2のゲート電極とは、直接にもしく
は別の金属配線を介して接続されている〔図１（ａ），
（ｂ）〕。
【００２０】半導体装置の製造工程の模式的断面図であ
る図２を参照すると、上記第１の実施例のＮチャネルＭ
ＯＳトランジスタであるＴN1，ＴN2等は、以下のように
形成される。
る図２を参照すると、上記第１の実施例のＮチャネルＭ
ＯＳトランジスタであるＴN1，ＴN2等は、以下のように
形成される。
【００２１】まず、Ｎ型シリコン基板１表面の所定の領
域には、Ｐウェル２が形成される。Ｐウェル２表面を含
めて、Ｎ型シリコン基板１表面の素子分離領域にはフィ
ールド酸化膜３が形成され、Ｎ型シリコン基板１表面の
素子形成領域にはゲート酸化膜４が形成される。全面に
例えばＮ型の多結晶シリコン膜とタングステンシリサイ
ド膜とが順次形成され、これらの膜がパターニングされ
てゲート電極５，１５等が形成される。ゲート電極５，
１５およびフィールド酸化膜３をマスクにした例えば砒
素のイオン注入等により、Ｐウェル２表面にはＮ- 型拡
散層６，１６ａ，１６ｂが形成される〔図２（ａ）〕。
域には、Ｐウェル２が形成される。Ｐウェル２表面を含
めて、Ｎ型シリコン基板１表面の素子分離領域にはフィ
ールド酸化膜３が形成され、Ｎ型シリコン基板１表面の
素子形成領域にはゲート酸化膜４が形成される。全面に
例えばＮ型の多結晶シリコン膜とタングステンシリサイ
ド膜とが順次形成され、これらの膜がパターニングされ
てゲート電極５，１５等が形成される。ゲート電極５，
１５およびフィールド酸化膜３をマスクにした例えば砒
素のイオン注入等により、Ｐウェル２表面にはＮ- 型拡
散層６，１６ａ，１６ｂが形成される〔図２（ａ）〕。
【００２２】次に、全面に窒化シリコン膜が形成され、
この窒化シリコン膜がパターニングされて窒化シリコン
膜スペーサ７が形成される。なお、この窒化シリコン膜
の膜厚としては、後工程におけるＮ+ 型拡散層の形成の
際にイオン注入のマスクとして機能するだけの膜厚が必
要である。この窒化シリコン膜スペーサ７は、ゲート電
極１５のドレイン領域が形成される側の側面を覆ってお
り、ゲート電極５の側面およびゲート電極１５のソース
領域が形成される側の側面には設けられていない。この
窒化シリコン膜スペーサ７の形成が可能なのは、ゲート
電極１５のゲート長が最小加工寸法（０．５μｍ）より
長いためである。
この窒化シリコン膜がパターニングされて窒化シリコン
膜スペーサ７が形成される。なお、この窒化シリコン膜
の膜厚としては、後工程におけるＮ+ 型拡散層の形成の
際にイオン注入のマスクとして機能するだけの膜厚が必
要である。この窒化シリコン膜スペーサ７は、ゲート電
極１５のドレイン領域が形成される側の側面を覆ってお
り、ゲート電極５の側面およびゲート電極１５のソース
領域が形成される側の側面には設けられていない。この
窒化シリコン膜スペーサ７の形成が可能なのは、ゲート
電極１５のゲート長が最小加工寸法（０．５μｍ）より
長いためである。
【００２３】続いて、全面に酸化シリコン膜が形成さ
れ、異方性エッチングによりこの酸化シリコン膜（およ
び上記ゲート酸化膜４）がエッチバックされて酸化シリ
コン膜スペーサ８ａ，８ｂ，８ｃａ，８ｃｂが形成され
る。これにより、ゲート電極１５のドレイン領域が形成
される側の側面には、窒化シリコン膜スペーサ７，酸化
シリコン膜スペーサ８ｂおよび酸化シリコン膜スペーサ
８ｃｂからなる積層絶縁膜スペーサが形成されることに
なる。酸化シリコン膜スペーサ８ａは、ゲート電極５の
側面およびゲート電極１５のソース領域が形成される側
の側面に形成される。酸化シリコン膜スペーサ８ｂは、
窒化シリコン膜スペーサ７の段差部に形成される。酸化
シリコン膜スペーサ８ａの（底面の）幅と酸化シリコン
膜スペーサ８ｂの（底面の）幅とは等しい。酸化シリコ
ン膜スペーサ８ｃａ，８ｃｂは窒化シリコン膜スペーサ
７の側面に形成され、酸化シリコン膜スペーサ８ｃａ，
８ｃｂの底面はそれぞれゲート電極１５の上面，ゲート
酸化膜４の表面に直接に接触している。
れ、異方性エッチングによりこの酸化シリコン膜（およ
び上記ゲート酸化膜４）がエッチバックされて酸化シリ
コン膜スペーサ８ａ，８ｂ，８ｃａ，８ｃｂが形成され
る。これにより、ゲート電極１５のドレイン領域が形成
される側の側面には、窒化シリコン膜スペーサ７，酸化
シリコン膜スペーサ８ｂおよび酸化シリコン膜スペーサ
８ｃｂからなる積層絶縁膜スペーサが形成されることに
なる。酸化シリコン膜スペーサ８ａは、ゲート電極５の
側面およびゲート電極１５のソース領域が形成される側
の側面に形成される。酸化シリコン膜スペーサ８ｂは、
窒化シリコン膜スペーサ７の段差部に形成される。酸化
シリコン膜スペーサ８ａの（底面の）幅と酸化シリコン
膜スペーサ８ｂの（底面の）幅とは等しい。酸化シリコ
ン膜スペーサ８ｃａ，８ｃｂは窒化シリコン膜スペーサ
７の側面に形成され、酸化シリコン膜スペーサ８ｃａ，
８ｃｂの底面はそれぞれゲート電極１５の上面，ゲート
酸化膜４の表面に直接に接触している。
【００２４】次に、フィールド酸化膜３とゲート電極
５，１５と酸化シリコン膜スペーサ８ａと上記積層絶縁
膜スペーサとをマスクにした例えば砒素のイオン注入等
により、Ｐウェル２表面にはＮ+ 型拡散層９ａ，９ｂが
形成される。これと同時に、Ｎ- 型拡散層６ａ，１６ａ
ｂ，１６ｂａが残置する〔図２（ｂ）〕。なお図示はし
てないが、Ｐウェル２表面には、ウェルコンタクト用の
Ｐ+ 型拡散層も形成される。
５，１５と酸化シリコン膜スペーサ８ａと上記積層絶縁
膜スペーサとをマスクにした例えば砒素のイオン注入等
により、Ｐウェル２表面にはＮ+ 型拡散層９ａ，９ｂが
形成される。これと同時に、Ｎ- 型拡散層６ａ，１６ａ
ｂ，１６ｂａが残置する〔図２（ｂ）〕。なお図示はし
てないが、Ｐウェル２表面には、ウェルコンタクト用の
Ｐ+ 型拡散層も形成される。
【００２５】次に、全面にチタン膜が形成される。さら
に熱処理が行なわれ、チタンシリサイド膜１０がＮ+ 型
拡散層９ａ，９ｂ表面に自己整合的に形成される。未反
応のチタン膜が選択的にエッチング除去される。これに
より、Ｎ- 型拡散層６ａ，Ｎ+ 型拡散層９ａおよびチタ
ンシリサイド膜１０からなるＴN1のソース領域と、Ｎ-
型拡散層６ａ，Ｎ+ 型拡散層９ｂおよびチタンシリサイ
ド膜１０からなるＴN1のドレイン領域と、Ｎ- 型拡散層
１６ａａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜
１０からなるＴN2のソース領域と、Ｎ- 型拡散層１６ｂ
ａ，Ｎ+ 型拡散層９ｂおよびチタンシリサイド膜１０か
らなるＴN2のドレイン領域との形成が終了する〔図２
（ｃ）〕。その後、層間絶縁膜１１が形成され、コンタ
クト孔が開口され、金属配線１２ａ，１２ｂ，２２ａ，
２２ｂ等が形成されて図１（ｂ）に示した構造の半導体
装置が完成する。
に熱処理が行なわれ、チタンシリサイド膜１０がＮ+ 型
拡散層９ａ，９ｂ表面に自己整合的に形成される。未反
応のチタン膜が選択的にエッチング除去される。これに
より、Ｎ- 型拡散層６ａ，Ｎ+ 型拡散層９ａおよびチタ
ンシリサイド膜１０からなるＴN1のソース領域と、Ｎ-
型拡散層６ａ，Ｎ+ 型拡散層９ｂおよびチタンシリサイ
ド膜１０からなるＴN1のドレイン領域と、Ｎ- 型拡散層
１６ａａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜
１０からなるＴN2のソース領域と、Ｎ- 型拡散層１６ｂ
ａ，Ｎ+ 型拡散層９ｂおよびチタンシリサイド膜１０か
らなるＴN2のドレイン領域との形成が終了する〔図２
（ｃ）〕。その後、層間絶縁膜１１が形成され、コンタ
クト孔が開口され、金属配線１２ａ，１２ｂ，２２ａ，
２２ｂ等が形成されて図１（ｂ）に示した構造の半導体
装置が完成する。
【００２６】ＮチャネルＭＯＳトランジスタであるＴN2
のＩ−Ｖ特性を示すグラフである図３と図１のを併せて
参照すると、上記ＴN2の動作原理と本実施例の作用効果
は、以下のようになる。
のＩ−Ｖ特性を示すグラフである図３と図１のを併せて
参照すると、上記ＴN2の動作原理と本実施例の作用効果
は、以下のようになる。
【００２７】出力端子に正のノイズ電荷が侵入したと
き、その電荷量が充分に大きな値であるならば、ＴN2の
（ゲート長等を主としたデバイス・パラメータに依存す
る）ＢＶDSN2とＴN2のゲート電極に印加される電圧ＶG
とにより規定された値までドレイン電圧が上昇した後、
スナップバックによりドレイン電圧の下降にもかかわら
ずドレイン電流が上昇する。この範囲（スナップバック
領域）でのＴN2に流れるドレイン電流は、図３における
点線で示した２つの曲線の間の実線からなる曲線にな
る。
き、その電荷量が充分に大きな値であるならば、ＴN2の
（ゲート長等を主としたデバイス・パラメータに依存す
る）ＢＶDSN2とＴN2のゲート電極に印加される電圧ＶG
とにより規定された値までドレイン電圧が上昇した後、
スナップバックによりドレイン電圧の下降にもかかわら
ずドレイン電流が上昇する。この範囲（スナップバック
領域）でのＴN2に流れるドレイン電流は、図３における
点線で示した２つの曲線の間の実線からなる曲線にな
る。
【００２８】この範囲を通過すると、このＴN2が単に抵
抗素子と見なせるようになり、ドレイン電圧の上昇に比
例したドレイン電流がながれる。このときのドレイン電
流は、ドレイン領域およびソース領域の寄生抵抗の和に
逆比例する。ＴN2のドレイン領域およびソース領域の寄
生抵抗をＲDN12およびＲDN11とすると、ＲDN12およびＲ
DN11の値は概ねＮ- 型拡散層１６ｂａの幅（≒０．６μ
ｍ）およびＮ- 型拡散層１６ａａの幅（≒０．２μｍ）
により決る。本実施例におけるこのソース・ドレイン領
域の寄生抵抗は、ＲDN11＋ＲDN12≒４×ＲDN11となる。
従って、この範囲（直線領域）でのＴN2に流れるドレイ
ン電流は、本実施例では図３に示した実線からなる直線
になる。
抗素子と見なせるようになり、ドレイン電圧の上昇に比
例したドレイン電流がながれる。このときのドレイン電
流は、ドレイン領域およびソース領域の寄生抵抗の和に
逆比例する。ＴN2のドレイン領域およびソース領域の寄
生抵抗をＲDN12およびＲDN11とすると、ＲDN12およびＲ
DN11の値は概ねＮ- 型拡散層１６ｂａの幅（≒０．６μ
ｍ）およびＮ- 型拡散層１６ａａの幅（≒０．２μｍ）
により決る。本実施例におけるこのソース・ドレイン領
域の寄生抵抗は、ＲDN11＋ＲDN12≒４×ＲDN11となる。
従って、この範囲（直線領域）でのＴN2に流れるドレイ
ン電流は、本実施例では図３に示した実線からなる直線
になる。
【００２９】これに対して、ＴN2のゲート電極１５のド
レイン領域側の側面に設けられた絶縁膜スペーサが従来
のように酸化シリコン膜スペーサ８ａからなる場合、ソ
ース・ドレイン領域の寄生抵抗は２×ＲDN11となり、本
実施例の約１／２となる。この結果、直線領域における
ドレイン電流は、図３に示した１点鎖線からなる直線と
なり、本実施例の約２倍の電流が流れることになる。こ
れらのことから、本実施例によれば、従来の構造より電
流リミットに達する電圧値が２倍に増大し、ノイズ耐性
が高くなる。また本実施例では、負のノイズ電荷が出力
端子から浸入した場合、ゲート電極のドレイン側の側面
に上記積層絶縁膜スペーサを有したＴP2が同様の機能を
はたすため、同様の効果が得られる。
レイン領域側の側面に設けられた絶縁膜スペーサが従来
のように酸化シリコン膜スペーサ８ａからなる場合、ソ
ース・ドレイン領域の寄生抵抗は２×ＲDN11となり、本
実施例の約１／２となる。この結果、直線領域における
ドレイン電流は、図３に示した１点鎖線からなる直線と
なり、本実施例の約２倍の電流が流れることになる。こ
れらのことから、本実施例によれば、従来の構造より電
流リミットに達する電圧値が２倍に増大し、ノイズ耐性
が高くなる。また本実施例では、負のノイズ電荷が出力
端子から浸入した場合、ゲート電極のドレイン側の側面
に上記積層絶縁膜スペーサを有したＴP2が同様の機能を
はたすため、同様の効果が得られる。
【００３０】なお、本実施例ではドレイン領域の寄生抵
抗を高めてあるため、出力インバータとしての性能は多
少低下する。本実施例とは逆にソース領域の寄生抵抗を
高める方法あるいはソース領域およびドレイン領域の寄
生抵抗を同時に高める方法もノイズ耐性の向上という面
では効果があるが、この場合、例えばＴN2のソース領域
の電位が０ボルトから浮き上ってこのトランジスタにバ
ックゲート電圧がかかることになり、ＴN2の見かけ上の
しきい値電圧が高くなることになる。その結果、出力イ
ンバータの特性は大幅に低下することになる。さらにな
お、ソース領域およびドレイン領域にチタンシリサイド
膜を設けないという手法もあるが、このような構造で出
力インバートを構成することは、好ましくない。
抗を高めてあるため、出力インバータとしての性能は多
少低下する。本実施例とは逆にソース領域の寄生抵抗を
高める方法あるいはソース領域およびドレイン領域の寄
生抵抗を同時に高める方法もノイズ耐性の向上という面
では効果があるが、この場合、例えばＴN2のソース領域
の電位が０ボルトから浮き上ってこのトランジスタにバ
ックゲート電圧がかかることになり、ＴN2の見かけ上の
しきい値電圧が高くなることになる。その結果、出力イ
ンバータの特性は大幅に低下することになる。さらにな
お、ソース領域およびドレイン領域にチタンシリサイド
膜を設けないという手法もあるが、このような構造で出
力インバートを構成することは、好ましくない。
【００３１】半導体装置の模式的回路図と模式的断面図
とである図４を参照すると、本発明の第２の実施例も、
０．５μｍ設計ルールによるトランジスタが採用され、
以下のような構成になっている。
とである図４を参照すると、本発明の第２の実施例も、
０．５μｍ設計ルールによるトランジスタが採用され、
以下のような構成になっている。
【００３２】まず、本実施例の回路構成の要旨を説明す
る。本実施例は入出力端子から侵入するノイズ電荷か
ら、入力バッファー，出力バッファーおよび内部回路を
保護するための保護回路を有した半導体装置に関するも
のである。内部回路を構成するトランジスタは、上記第
１の実施例と同様に、ＴN1，ＴP1を含んでなる。出力バ
ッファーの最終段をなすＣＭＯＳインバータは、上記第
１の実施例と異なり、ＴN12 ，ＴP12 から構成されてい
る。ＴN12 ，ＴP12 のゲート長は、それぞれＬN1，ＬP1
である。保護装置は、ＮチャネルＭＯＳトランジスタで
あるゲート長ＬN1のＴN3とＰチャネルＭＯＳトランジス
タであるゲート長ＬP1のＴP3とから構成されている。Ｔ
N3のドレイン領域とＴP3のドレイン領域とは、それぞれ
上記入出力端子に接続されている。ＴN3のゲート電極お
よびソース領域は、接地線に接続されている。ＴP3のゲ
ート電極およびソース領域は、電源線に接続されている
〔図４（ａ）〕。なお、ＴP3のしきい値電圧の絶対値お
よびＴN3のしきい値電圧は、それぞれパンチスルーが起
りにくい範囲で、それぞれ低めに設定しておくことが好
ましい。
る。本実施例は入出力端子から侵入するノイズ電荷か
ら、入力バッファー，出力バッファーおよび内部回路を
保護するための保護回路を有した半導体装置に関するも
のである。内部回路を構成するトランジスタは、上記第
１の実施例と同様に、ＴN1，ＴP1を含んでなる。出力バ
ッファーの最終段をなすＣＭＯＳインバータは、上記第
１の実施例と異なり、ＴN12 ，ＴP12 から構成されてい
る。ＴN12 ，ＴP12 のゲート長は、それぞれＬN1，ＬP1
である。保護装置は、ＮチャネルＭＯＳトランジスタで
あるゲート長ＬN1のＴN3とＰチャネルＭＯＳトランジス
タであるゲート長ＬP1のＴP3とから構成されている。Ｔ
N3のドレイン領域とＴP3のドレイン領域とは、それぞれ
上記入出力端子に接続されている。ＴN3のゲート電極お
よびソース領域は、接地線に接続されている。ＴP3のゲ
ート電極およびソース領域は、電源線に接続されている
〔図４（ａ）〕。なお、ＴP3のしきい値電圧の絶対値お
よびＴN3のしきい値電圧は、それぞれパンチスルーが起
りにくい範囲で、それぞれ低めに設定しておくことが好
ましい。
【００３３】次に、本実施例のトランジスタの構成を
（ＮチャネルＭＯＳトランジスタの構成を中心にして）
説明する。Ｎ型シリコン基板１表面の所定の領域にはＰ
ウェル２（およびＮウェル）が設けられ、Ｐウェル２表
面を含めてＮ型シリコン基板１表面の素子分離領域には
フィールド酸化膜３が設けられ、Ｐウェル２（およびＮ
ウェル）表面を含めてＮ型シリコン基板１表面の素子形
成領域にはゲート酸化膜４が設けられている。
（ＮチャネルＭＯＳトランジスタの構成を中心にして）
説明する。Ｎ型シリコン基板１表面の所定の領域にはＰ
ウェル２（およびＮウェル）が設けられ、Ｐウェル２表
面を含めてＮ型シリコン基板１表面の素子分離領域には
フィールド酸化膜３が設けられ、Ｐウェル２（およびＮ
ウェル）表面を含めてＮ型シリコン基板１表面の素子形
成領域にはゲート酸化膜４が設けられている。
【００３４】Ｐウェル２表面に設けられたＮチャネルＭ
ＯＳトランジスタであるＴN3は、このゲート酸化膜４
と、ゲート長ＬN1のゲート電極２５と、Ｎ- 型拡散層２
６ａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜１０
からなるＮ型のソース領域と、Ｎ- 型拡散層２６ａ，Ｎ
+ 型拡散層９ｂおよびチタンシリサイド膜１０からなる
Ｎ型のドレイン領域とから構成されている。このゲート
電極２５も、タングステンシリサイドと多結晶シリコン
膜とが積層されたポリサイド構造のゲート電極である。
このＴN3のゲート電極２５のソース領域側の側面には、
ゲート酸化膜４の表面を直接に覆う幅が０．４μｍ程度
の積層絶縁膜スペーサが設けられている。この積層絶縁
膜スペーサは、窒化シリコン膜スペーサ１７と、酸化シ
リコン膜スペーサ８ｂａ，８ｃとから構成されている。
また、ＴN3のゲート電極２５のドレイン領域側の側面に
も、ゲート酸化膜４の表面を直接に覆う幅が０．４μｍ
程度の積層絶縁膜スペーサが設けられている。この積層
絶縁膜スペーサは、窒化シリコン膜スペーサ１７と、酸
化シリコン膜スペーサ８ｂｂ，８ｃとから構成されてい
る。Ｎウェル表面に設けられたＰチャネルＭＯＳトラン
ジスタであるＴP3は、ゲート酸化膜４と、ゲート長ＬP1
のゲート電極（図示せず）と、Ｐ- 型拡散層（図示せ
ず），Ｐ+ 型拡散層（図示せず）およびチタンシリサイ
ド膜１０からなるソース・ドレイン領域とから構成され
ている。このＴP3のゲート電極のソース領域側の側面お
よびドレイン領域側の側面にも、それぞれ上記積層絶縁
膜スペーサが設けられている。また、ＴN12 およびＴ
P12 の構成は、それぞれＴN1およびＴP1の構成と同じで
ある〔図４（ｂ）〕。
ＯＳトランジスタであるＴN3は、このゲート酸化膜４
と、ゲート長ＬN1のゲート電極２５と、Ｎ- 型拡散層２
６ａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜１０
からなるＮ型のソース領域と、Ｎ- 型拡散層２６ａ，Ｎ
+ 型拡散層９ｂおよびチタンシリサイド膜１０からなる
Ｎ型のドレイン領域とから構成されている。このゲート
電極２５も、タングステンシリサイドと多結晶シリコン
膜とが積層されたポリサイド構造のゲート電極である。
このＴN3のゲート電極２５のソース領域側の側面には、
ゲート酸化膜４の表面を直接に覆う幅が０．４μｍ程度
の積層絶縁膜スペーサが設けられている。この積層絶縁
膜スペーサは、窒化シリコン膜スペーサ１７と、酸化シ
リコン膜スペーサ８ｂａ，８ｃとから構成されている。
また、ＴN3のゲート電極２５のドレイン領域側の側面に
も、ゲート酸化膜４の表面を直接に覆う幅が０．４μｍ
程度の積層絶縁膜スペーサが設けられている。この積層
絶縁膜スペーサは、窒化シリコン膜スペーサ１７と、酸
化シリコン膜スペーサ８ｂｂ，８ｃとから構成されてい
る。Ｎウェル表面に設けられたＰチャネルＭＯＳトラン
ジスタであるＴP3は、ゲート酸化膜４と、ゲート長ＬP1
のゲート電極（図示せず）と、Ｐ- 型拡散層（図示せ
ず），Ｐ+ 型拡散層（図示せず）およびチタンシリサイ
ド膜１０からなるソース・ドレイン領域とから構成され
ている。このＴP3のゲート電極のソース領域側の側面お
よびドレイン領域側の側面にも、それぞれ上記積層絶縁
膜スペーサが設けられている。また、ＴN12 およびＴ
P12 の構成は、それぞれＴN1およびＴP1の構成と同じで
ある〔図４（ｂ）〕。
【００３５】ＴN1，ＴN3，ＴN12 ，ＴP1，ＴP3およびＴ
P12 等は、層間絶縁膜１１により覆われている。この層
間絶縁膜１１にはそれぞれの上記トランジスタのソース
領域およびドレイン領域等に達するコンタクト孔が設け
られ、これらのコンタクト孔を介してそれぞれのソース
領域およびドレイン領域に接続される金属配線１２ａ，
１２ｂ，３２ａ，３２ｂ等が設けられている。金属配線
３２ａにより、ＴN3のソース領域（およびゲート電極２
５）は接地線に接続されている。ＴN3のドレイン領域と
ＴP3のドレイン領域と入出力端子とは、金属配線３２ｂ
により接続されている〔図４（ａ），（ｂ）〕。
P12 等は、層間絶縁膜１１により覆われている。この層
間絶縁膜１１にはそれぞれの上記トランジスタのソース
領域およびドレイン領域等に達するコンタクト孔が設け
られ、これらのコンタクト孔を介してそれぞれのソース
領域およびドレイン領域に接続される金属配線１２ａ，
１２ｂ，３２ａ，３２ｂ等が設けられている。金属配線
３２ａにより、ＴN3のソース領域（およびゲート電極２
５）は接地線に接続されている。ＴN3のドレイン領域と
ＴP3のドレイン領域と入出力端子とは、金属配線３２ｂ
により接続されている〔図４（ａ），（ｂ）〕。
【００３６】半導体装置の製造工程の模式的断面図であ
る図５を参照すると、上記第２の実施例のＴN3等は、以
下のように形成される。
る図５を参照すると、上記第２の実施例のＴN3等は、以
下のように形成される。
【００３７】まず、Ｎ型シリコン基板１表面の所定の領
域には、Ｐウェル２（およびＮウェル）が形成される。
Ｐウェル２表面を含めて、Ｎ型シリコン基板１表面の素
子分離領域にはフィールド酸化膜３が形成され、Ｎ型シ
リコン基板１表面の素子形成領域にはゲート酸化膜４が
形成される。Ｐウェル２表面のＴN3が形成される領域
（およびＮウェル表面のＴP3が形成される領域）に、し
きい値電圧制御用に、低濃度の例えばボロン（および低
濃度の例えば燐）のイオン注入が行なわれる。全面に例
えばＮ型の多結晶シリコン膜とタングステンシリサイド
膜とが順次形成され、これらの膜がパターニングされて
ゲート電極５，２５等が形成される。ゲート電極５，２
５およびフィールド酸化膜３とフォトレジスト膜（図示
せず）とをマスクにした砒素のイオン注入等により、Ｐ
ウェル２表面のＮチャネルＭＯＳトランジスタが形成さ
れる領域（およびＮウェル表面のウェルコンタクトが形
成される領域）には、Ｎ- 型拡散層２６等のＮ- 型拡散
層が形成される。さらに、別のフォトレジスト膜（図示
せず）をマスクにした２弗化ボロン（ＢＦ2 ）等のイオ
ン注入等により、Ｐウェル２表面のウェルコンタクトが
形成される領域（およびＮウェル表面のＰチャネルＭＯ
Ｓトランジスタが形成される領域）には、Ｐ-型拡散層
３６等のＰ- 型拡散層が形成される〔図５（ａ）〕。
域には、Ｐウェル２（およびＮウェル）が形成される。
Ｐウェル２表面を含めて、Ｎ型シリコン基板１表面の素
子分離領域にはフィールド酸化膜３が形成され、Ｎ型シ
リコン基板１表面の素子形成領域にはゲート酸化膜４が
形成される。Ｐウェル２表面のＴN3が形成される領域
（およびＮウェル表面のＴP3が形成される領域）に、し
きい値電圧制御用に、低濃度の例えばボロン（および低
濃度の例えば燐）のイオン注入が行なわれる。全面に例
えばＮ型の多結晶シリコン膜とタングステンシリサイド
膜とが順次形成され、これらの膜がパターニングされて
ゲート電極５，２５等が形成される。ゲート電極５，２
５およびフィールド酸化膜３とフォトレジスト膜（図示
せず）とをマスクにした砒素のイオン注入等により、Ｐ
ウェル２表面のＮチャネルＭＯＳトランジスタが形成さ
れる領域（およびＮウェル表面のウェルコンタクトが形
成される領域）には、Ｎ- 型拡散層２６等のＮ- 型拡散
層が形成される。さらに、別のフォトレジスト膜（図示
せず）をマスクにした２弗化ボロン（ＢＦ2 ）等のイオ
ン注入等により、Ｐウェル２表面のウェルコンタクトが
形成される領域（およびＮウェル表面のＰチャネルＭＯ
Ｓトランジスタが形成される領域）には、Ｐ-型拡散層
３６等のＰ- 型拡散層が形成される〔図５（ａ）〕。
【００３８】次に、全面に窒化シリコン膜が形成され、
この窒化シリコン膜がパターニングされて窒化シリコン
膜スペーサ１７が形成される。なお、この窒化シリコン
膜の膜厚も、後工程におけるＮ+ 型拡散層もしくはＰ+
型拡散層の形成の際にイオン注入のマスクとして機能す
るだけの厚さが必要である。この窒化シリコン膜スペー
サ１７は、ゲート電極２５の側面（および上面）を覆っ
ており、ゲート電極５の側面には設けられていない。な
お、窒化シリコン膜スペーサ１７は、上記第１の実施例
で述べたように、ゲート電極２５のドレイン領域が形成
される側の側面にのみに形成されることが好ましい。こ
れが可能ならば、上述のＴN3，ＴP3のしきい値電圧制御
用のイオン注入は不要となる。しかしながら、（ゲート
電極２５が最小加工寸法で形成されるため）最小加工寸
法の幅の凸部パターン上に微細なパターンを精度良く形
成することが困難である。
この窒化シリコン膜がパターニングされて窒化シリコン
膜スペーサ１７が形成される。なお、この窒化シリコン
膜の膜厚も、後工程におけるＮ+ 型拡散層もしくはＰ+
型拡散層の形成の際にイオン注入のマスクとして機能す
るだけの厚さが必要である。この窒化シリコン膜スペー
サ１７は、ゲート電極２５の側面（および上面）を覆っ
ており、ゲート電極５の側面には設けられていない。な
お、窒化シリコン膜スペーサ１７は、上記第１の実施例
で述べたように、ゲート電極２５のドレイン領域が形成
される側の側面にのみに形成されることが好ましい。こ
れが可能ならば、上述のＴN3，ＴP3のしきい値電圧制御
用のイオン注入は不要となる。しかしながら、（ゲート
電極２５が最小加工寸法で形成されるため）最小加工寸
法の幅の凸部パターン上に微細なパターンを精度良く形
成することが困難である。
【００３９】続いて、全面に酸化シリコン膜が形成さ
れ、異方性エッチングによりこの酸化シリコン膜（およ
び上記ゲート酸化膜４）がエッチバックされて酸化シリ
コン膜スペーサ８ａ，８ｂａ，８ｂｂ，８ｃが形成され
る。これにより、ゲート電極２５のソース領域が形成さ
れる側の側面には窒化シリコン膜スペーサ７，酸化シリ
コン膜スペーサ８ｂａおよび酸化シリコン膜スペーサ８
ｃからなる積層絶縁膜スペーサが形成され、ゲート電極
２５のドレイン領域が形成される側の側面には窒化シリ
コン膜スペーサ７，酸化シリコン膜スペーサ８ｂｂおよ
び酸化シリコン膜スペーサ８ｃからなる積層絶縁膜スペ
ーサが形成されることになる。酸化シリコン膜スペーサ
８ｂａ，ｂｂは、窒化シリコン膜スペーサ１７の段差部
に形成される。酸化シリコン膜スペーサ８ｂａ，ｂｂの
底面の幅と酸化シリコン膜スペーサ８ａの（底面の）幅
とは等しい。酸化シリコン膜スペーサ８ｃは窒化シリコ
ン膜スペーサ１７の側面に形成され、酸化シリコン膜ス
ペーサ８ｃの底面はゲート酸化膜４の表面に直接に接触
している。
れ、異方性エッチングによりこの酸化シリコン膜（およ
び上記ゲート酸化膜４）がエッチバックされて酸化シリ
コン膜スペーサ８ａ，８ｂａ，８ｂｂ，８ｃが形成され
る。これにより、ゲート電極２５のソース領域が形成さ
れる側の側面には窒化シリコン膜スペーサ７，酸化シリ
コン膜スペーサ８ｂａおよび酸化シリコン膜スペーサ８
ｃからなる積層絶縁膜スペーサが形成され、ゲート電極
２５のドレイン領域が形成される側の側面には窒化シリ
コン膜スペーサ７，酸化シリコン膜スペーサ８ｂｂおよ
び酸化シリコン膜スペーサ８ｃからなる積層絶縁膜スペ
ーサが形成されることになる。酸化シリコン膜スペーサ
８ｂａ，ｂｂは、窒化シリコン膜スペーサ１７の段差部
に形成される。酸化シリコン膜スペーサ８ｂａ，ｂｂの
底面の幅と酸化シリコン膜スペーサ８ａの（底面の）幅
とは等しい。酸化シリコン膜スペーサ８ｃは窒化シリコ
ン膜スペーサ１７の側面に形成され、酸化シリコン膜ス
ペーサ８ｃの底面はゲート酸化膜４の表面に直接に接触
している。
【００４０】次に、ゲート電極５，２５，酸化シリコン
膜スペーサ８ａ，上記積層絶縁膜スペーサおよびフィー
ルド酸化膜３とフォトレジスト膜（図示せず）とをマス
クにした例えば砒素のイオン注入等により、Ｐウェル２
表面のＮチャネルＭＯＳトランジスタが形成される領域
（およびＮウェル表面のウェルコンタクトが形成される
領域）には、Ｎ+ 型拡散層９ａ，９ｂ等のＮ+ 型拡散層
が形成される。さらに、別のフォトレジスト膜（図示せ
ず）をマスクにした例えば２弗化ボロン（ＢＦ2 ）等の
イオン注入等により、Ｐウェル２表面のウェルコンタク
トが形成される領域（およびＮウェル表面のＰチャネル
ＭＯＳトランジスタが形成される領域）には、Ｐ+ 型拡
散層３９等のＰ+ 型拡散層が形成される。これらと同時
に、Ｎ-型拡散層６ａ，２６ａ等が残置する〔図５
（ｂ）〕。
膜スペーサ８ａ，上記積層絶縁膜スペーサおよびフィー
ルド酸化膜３とフォトレジスト膜（図示せず）とをマス
クにした例えば砒素のイオン注入等により、Ｐウェル２
表面のＮチャネルＭＯＳトランジスタが形成される領域
（およびＮウェル表面のウェルコンタクトが形成される
領域）には、Ｎ+ 型拡散層９ａ，９ｂ等のＮ+ 型拡散層
が形成される。さらに、別のフォトレジスト膜（図示せ
ず）をマスクにした例えば２弗化ボロン（ＢＦ2 ）等の
イオン注入等により、Ｐウェル２表面のウェルコンタク
トが形成される領域（およびＮウェル表面のＰチャネル
ＭＯＳトランジスタが形成される領域）には、Ｐ+ 型拡
散層３９等のＰ+ 型拡散層が形成される。これらと同時
に、Ｎ-型拡散層６ａ，２６ａ等が残置する〔図５
（ｂ）〕。
【００４１】次に、全面にチタン膜が形成される。さら
に熱処理が行なわれ、チタンシリサイド膜１０がＮ+ 型
拡散層９ａ，９ｂ表面およびＰ+ 型拡散層３９表面等に
自己整合的に形成される。未反応のチタン膜が選択的に
エッチング除去される。これにより、Ｎ- 型拡散層２６
ａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜１０か
らなるＴN3のソース領域やＮ- 型拡散層２６ａ，Ｎ+ 型
拡散層９ｂおよびチタンシリサイド膜１０からなるＴN3
のドレイン領域等の形成が終了する〔図５（ｃ）〕。そ
の後、層間絶縁膜１１が形成され、コンタクト孔が開口
され、金属配線１２ａ，１２ｂ，３２ａ，３２ｂ等が形
成されて図４（ｂ）に示した構造の半導体装置が完成す
る。
に熱処理が行なわれ、チタンシリサイド膜１０がＮ+ 型
拡散層９ａ，９ｂ表面およびＰ+ 型拡散層３９表面等に
自己整合的に形成される。未反応のチタン膜が選択的に
エッチング除去される。これにより、Ｎ- 型拡散層２６
ａ，Ｎ+ 型拡散層９ａおよびチタンシリサイド膜１０か
らなるＴN3のソース領域やＮ- 型拡散層２６ａ，Ｎ+ 型
拡散層９ｂおよびチタンシリサイド膜１０からなるＴN3
のドレイン領域等の形成が終了する〔図５（ｃ）〕。そ
の後、層間絶縁膜１１が形成され、コンタクト孔が開口
され、金属配線１２ａ，１２ｂ，３２ａ，３２ｂ等が形
成されて図４（ｂ）に示した構造の半導体装置が完成す
る。
【００４２】ＮチャネルＭＯＳトランジスタであるＴN3
のＩ−Ｖ特性を示すグラフである図６と図４のを併せて
参照すると、上記ＴN3の動作原理と本実施例の作用効果
は、以下のようになる。
のＩ−Ｖ特性を示すグラフである図６と図４のを併せて
参照すると、上記ＴN3の動作原理と本実施例の作用効果
は、以下のようになる。
【００４３】出力端子に正のノイズ電荷が侵入したと
き、その電荷量が充分に大きな値であるならば、ＴN3の
（ゲート長等を主としたデバイス・パラメータに依存す
る）ＢＶDSN3の値までドレイン電圧が上昇し，さらにこ
のＴN3にドレイン電流が流れだすとともにバックゲート
が働いてＴN1のＢＶDSN1の値までドレイン電圧が上昇し
た後、スナップバックによりドレイン電圧の下降にもか
かわらずドレイン電流が上昇する。
き、その電荷量が充分に大きな値であるならば、ＴN3の
（ゲート長等を主としたデバイス・パラメータに依存す
る）ＢＶDSN3の値までドレイン電圧が上昇し，さらにこ
のＴN3にドレイン電流が流れだすとともにバックゲート
が働いてＴN1のＢＶDSN1の値までドレイン電圧が上昇し
た後、スナップバックによりドレイン電圧の下降にもか
かわらずドレイン電流が上昇する。
【００４４】この範囲（スナップバック領域）を通過す
ると、このＴN3も単に抵抗素子と見なせるようになり、
ドレイン電圧の上昇に比例したドレイン電流がながれ
る。このドレイン電流は、ＴN3のドレイン領域およびソ
ース領域の寄生抵抗（ともにＲDN22）の和である２×Ｒ
DN22に逆比例する。この範囲（直線領域）でのＴN3に流
れるドレイン電流は、図６に示した実線からなる直線に
なる。これに対して、ＴN3のゲート電極２５のソース領
域およびドレイン領域側の側面に設けられた絶縁膜スペ
ーサが従来のように酸化シリコン膜スペーサ８ａからな
る場合、ソース・ドレイン領域の寄生抵抗は２×ＲDN21
（≒１×ＲDN22）となり、本実施例の約１／２となり、
直線領域におけるドレイン電流は、図６に示した１点鎖
線からなる直線となり、本実施例の約２倍の電流が流れ
ることになる。これらのことから、本実施例において
も、上記第１の実施例と同様に、従来の構造より電流リ
ミットに達する電圧値が２倍に増大し、ノイズ耐性が高
くなる。また本実施例でも、負のノイズ電荷が出力端子
から浸入した場合、ゲート電極のドレイン側の側面に上
記積層絶縁膜スペーサを有するＴP3が同様の機能をはた
すため、同様の効果が得られる。
ると、このＴN3も単に抵抗素子と見なせるようになり、
ドレイン電圧の上昇に比例したドレイン電流がながれ
る。このドレイン電流は、ＴN3のドレイン領域およびソ
ース領域の寄生抵抗（ともにＲDN22）の和である２×Ｒ
DN22に逆比例する。この範囲（直線領域）でのＴN3に流
れるドレイン電流は、図６に示した実線からなる直線に
なる。これに対して、ＴN3のゲート電極２５のソース領
域およびドレイン領域側の側面に設けられた絶縁膜スペ
ーサが従来のように酸化シリコン膜スペーサ８ａからな
る場合、ソース・ドレイン領域の寄生抵抗は２×ＲDN21
（≒１×ＲDN22）となり、本実施例の約１／２となり、
直線領域におけるドレイン電流は、図６に示した１点鎖
線からなる直線となり、本実施例の約２倍の電流が流れ
ることになる。これらのことから、本実施例において
も、上記第１の実施例と同様に、従来の構造より電流リ
ミットに達する電圧値が２倍に増大し、ノイズ耐性が高
くなる。また本実施例でも、負のノイズ電荷が出力端子
から浸入した場合、ゲート電極のドレイン側の側面に上
記積層絶縁膜スペーサを有するＴP3が同様の機能をはた
すため、同様の効果が得られる。
【００４５】本実施例では、上述したように、ＴN3およ
びＴP3のゲート電極のゲート長をそれぞれＬN1およびＬ
P1に設定し，さらにこれらのトランジスタのしきい値電
圧を制御するためのイオン注入を行なっている。この理
由は、これらトランジスタのＢＶDSの絶対値を、それぞ
れ出力バッファーの最終段を構成するＴN12 ，ＴP12の
ＢＶDSの絶対値より大きな値にすることが好ましくない
ためである。これらＴN3，ＴP3のＢＶDSの絶対値がそれ
ぞれＴN12 ，ＴP12 のＢＶDSの絶対値より大きな場合、
ＴN3およびＴP3が保護装置として機能する前に、入力バ
ッファーの初段のゲート電極あるいはＴN12 およびＴ
P12 からなるＣＭＯＳインバータにノイズ電荷が侵入す
ることになり、これらＴN3，ＴP3の存在理由が失なわれ
ることになる。また、ＴN3，ＴP3のゲート幅の下限は、
入力バッファーの初段での静電破壊を考慮して決定する
ことが好ましい。保護装置自体のノイズ電荷に対する電
流リミットを考慮するならばこれらＴN3，ＴP3のゲート
幅は狭い方が好ましいことになるが、保護装置の電流駆
動能力が低いと、入力バッファーの初段のゲート電極へ
侵入するノイズ電荷が無視できなくなり、入力バッファ
ーの初段での静電破壊を回避しにくくなるからである。
びＴP3のゲート電極のゲート長をそれぞれＬN1およびＬ
P1に設定し，さらにこれらのトランジスタのしきい値電
圧を制御するためのイオン注入を行なっている。この理
由は、これらトランジスタのＢＶDSの絶対値を、それぞ
れ出力バッファーの最終段を構成するＴN12 ，ＴP12の
ＢＶDSの絶対値より大きな値にすることが好ましくない
ためである。これらＴN3，ＴP3のＢＶDSの絶対値がそれ
ぞれＴN12 ，ＴP12 のＢＶDSの絶対値より大きな場合、
ＴN3およびＴP3が保護装置として機能する前に、入力バ
ッファーの初段のゲート電極あるいはＴN12 およびＴ
P12 からなるＣＭＯＳインバータにノイズ電荷が侵入す
ることになり、これらＴN3，ＴP3の存在理由が失なわれ
ることになる。また、ＴN3，ＴP3のゲート幅の下限は、
入力バッファーの初段での静電破壊を考慮して決定する
ことが好ましい。保護装置自体のノイズ電荷に対する電
流リミットを考慮するならばこれらＴN3，ＴP3のゲート
幅は狭い方が好ましいことになるが、保護装置の電流駆
動能力が低いと、入力バッファーの初段のゲート電極へ
侵入するノイズ電荷が無視できなくなり、入力バッファ
ーの初段での静電破壊を回避しにくくなるからである。
【００４６】なお、上記第２の実施例は入出力端子にか
かわる保護装置であるが、本実施例は出力端子あるいは
入力端子にかかわる保護装置にも適用できる。また、本
実施例において出力バッファーの最終段をなすＮチャネ
ルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジ
スタのゲート長を長くすることが可能であるならば、保
護装置を構成するＮチャネルＭＯＳトランジスタおよび
ＰチャネルＭＯＳトランジスタの構造を上記第１の実施
例の保護装置を構成するＮチャネルＭＯＳトランジスタ
およびＰチャネルＭＯＳトランジスタの構造（金属配線
の接続は異なる）と同じにすることができる。
かわる保護装置であるが、本実施例は出力端子あるいは
入力端子にかかわる保護装置にも適用できる。また、本
実施例において出力バッファーの最終段をなすＮチャネ
ルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジ
スタのゲート長を長くすることが可能であるならば、保
護装置を構成するＮチャネルＭＯＳトランジスタおよび
ＰチャネルＭＯＳトランジスタの構造を上記第１の実施
例の保護装置を構成するＮチャネルＭＯＳトランジスタ
およびＰチャネルＭＯＳトランジスタの構造（金属配線
の接続は異なる）と同じにすることができる。
【００４７】
【発明の効果】以上説明したように本発明の半導体装置
は、ＬＤＤ構造でサリサイド構造のソース・ドレイン領
域を有するＣＭＯＳトランジスタにおいて、少なくとも
ドレイン領域側のゲート電極の側面に設けられた絶縁膜
スペーサが第１の絶縁膜スペーサと第２の絶縁膜スペー
サとの積層絶縁膜スペーサからなるＮチャネルＭＯＳト
ランジスタおよびＰチャネルＭＯＳトランジスタにより
保護装置が構成され、内部回路等を構成するＮチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタと
はそれぞれゲート電極の側面が第２の絶縁膜スペーサの
みからなっている。
は、ＬＤＤ構造でサリサイド構造のソース・ドレイン領
域を有するＣＭＯＳトランジスタにおいて、少なくとも
ドレイン領域側のゲート電極の側面に設けられた絶縁膜
スペーサが第１の絶縁膜スペーサと第２の絶縁膜スペー
サとの積層絶縁膜スペーサからなるＮチャネルＭＯＳト
ランジスタおよびＰチャネルＭＯＳトランジスタにより
保護装置が構成され、内部回路等を構成するＮチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタと
はそれぞれゲート電極の側面が第２の絶縁膜スペーサの
みからなっている。
【００４８】このため、本発明の半導体装置は、保護装
置を構成するトランジスタのドレイン領域の寄生抵抗が
高くなり、これらトランジスタのドレイン領域に侵入す
るノイズ電荷に対する耐性が向上する。
置を構成するトランジスタのドレイン領域の寄生抵抗が
高くなり、これらトランジスタのドレイン領域に侵入す
るノイズ電荷に対する耐性が向上する。
【図１】分図（ａ）は本発明の第１の実施例の半導体装
置の模式的回路図であり。分図（ｂ）は本実施例の保護
装置に使用される半導体素子の模式的断面図である。
置の模式的回路図であり。分図（ｂ）は本実施例の保護
装置に使用される半導体素子の模式的断面図である。
【図２】上記第１の実施例の半導体装置の製造工程の模
式的断面図である。
式的断面図である。
【図３】上記第１の実施例の効果を説明するための図で
あり、本実施例の保護装置に使用される半導体素子のＩ
−Ｖ特性のグラフである。
あり、本実施例の保護装置に使用される半導体素子のＩ
−Ｖ特性のグラフである。
【図４】分図（ａ）は本発明の第２の実施例の半導体装
置の模式的回路図であり。分図（ｂ）は本実施例の保護
装置に使用される半導体素子の模式的断面図である。
置の模式的回路図であり。分図（ｂ）は本実施例の保護
装置に使用される半導体素子の模式的断面図である。
【図５】上記第２の実施例の半導体装置の製造工程の模
式的断面図である。
式的断面図である。
【図６】上記第２の実施例の効果を説明するための図で
あり、本実施例の保護装置に使用される半導体素子のＩ
−Ｖ特性のグラフである。
あり、本実施例の保護装置に使用される半導体素子のＩ
−Ｖ特性のグラフである。
１ Ｎ型シリコン基板 ２ Ｐウェル ３ フィールド酸化膜 ４ ゲート酸化間 ５，１５，２５ ゲート電極 ６，６ａ，１６ａ，１６ａａ，１６ｂ，１６ｂａ，２
６，２６ａ Ｎ- 型拡散層 ７，１７ 窒化シリコン膜スペーサ ８ａ，８ｂ，８ｂａ，８ｂｂ，８ｃ，８ｃａ，８ｃｂ
酸化シリコン膜スペーサ ９ａ，９ｂ Ｎ+ 型拡散層 １０ チタンシリサイド膜 １１ 層間絶縁膜 １２ａ，１２ｂ，２２ａ，２２ｂ，３２ａ，３２ｂ
金属配線 ３６ Ｐ- 型拡散層 ３９ Ｐ+ 型拡散層 ＴN1，ＴN2，ＴN3，ＴN12 ＮチャネルＭＯＳトラン
ジスタ ＴP1，ＴP2，ＴP3，ＴP12 ＰチャネルＭＯＳトラン
ジスタ
６，２６ａ Ｎ- 型拡散層 ７，１７ 窒化シリコン膜スペーサ ８ａ，８ｂ，８ｂａ，８ｂｂ，８ｃ，８ｃａ，８ｃｂ
酸化シリコン膜スペーサ ９ａ，９ｂ Ｎ+ 型拡散層 １０ チタンシリサイド膜 １１ 層間絶縁膜 １２ａ，１２ｂ，２２ａ，２２ｂ，３２ａ，３２ｂ
金属配線 ３６ Ｐ- 型拡散層 ３９ Ｐ+ 型拡散層 ＴN1，ＴN2，ＴN3，ＴN12 ＮチャネルＭＯＳトラン
ジスタ ＴP1，ＴP2，ＴP3，ＴP12 ＰチャネルＭＯＳトラン
ジスタ
Claims (3)
- 【請求項１】 少なくともドレイン領域側のゲート電極
の側面に設けられた絶縁膜スペーサが第１の絶縁膜スペ
ーサと第２の絶縁膜スペーサとの積層絶縁膜スペーサか
らなり，ＬＤＤ構造でサリサイド構造のソース・ドレイ
ン領域を有する第１のＮチャネルＭＯＳトランジスタ
と、少なくともドレイン領域側の側面に設けられた絶縁
膜スペーサが該積層絶縁膜スペーサからなり，ＬＤＤ構
造でサリサイド構造のソース・ドレイン領域を有する第
１のＰチャネルＭＯＳトランジスタとにより構成された
保護装置を有することと、 ゲート電極の側面に設けられた絶縁膜スペーサが前記第
２の絶縁膜スペーサからなり，ＬＤＤ構造でサリサイド
構造のソース・ドレイン領域を有する第２のＮチャネル
ＭＯＳトランジスタと、ゲート電極の側面に設けられた
絶縁膜スペーサが該第２の絶縁膜スペーサからなり，Ｌ
ＤＤ構造でサリサイド構造のソース・ドレイン領域を有
する第２のＰチャネルＭＯＳトランジスタとを含んで構
成された内部回路を有することとを併せて特徴とする半
導体装置。 - 【請求項２】 出力バッファーの最終段のＣＭＯＳイン
バータが、前記第１のＮチャネルＭＯＳトランジスタと
前記第１のＰチャネルＭＯＳトランジスタとにより構成
されることと、 前記第１のＮチャネルＭＯＳトランジスタおよび前記第
１のＰチャネルＭＯＳトランジスタのソース領域側のゲ
ート電極の側面のそれぞれの絶縁膜スペーサがそれぞれ
前記第２の絶縁膜スペーサからなることと、 前記第１のＮチャネルＭＯＳトランジスタのゲート長は
前記第２のＮチャネルＭＯＳトランジスタのゲート長よ
り長く、前記第１のＰチャネルＭＯＳトランジスタのゲ
ート長は前記第２のＰチャネルＭＯＳトランジスタのゲ
ート長より長いこととを併せて特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記第１のＮチャネルＭＯＳトランジス
タのゲート電極とソース領域とが接地線に接続され、前
記第１のＰチャネルＭＯＳトランジスタのゲート電極と
ソース領域とが電源線に接続され、該第１のＮチャネル
ＭＯＳトランジスタのドレイン領域と該第１のＰチャネ
ルＭＯＳトランジスタのドレイン領域とが入力端子，出
力端子もしくは入出力端子に接続されることと、 前記第１のＮチャネルＭＯＳトランジスタおよび前記第
１のＰチャネルＭＯＳトランジスタのソース領域側のゲ
ート電極の側面のそれぞれの絶縁膜スペーサがそれぞれ
前記積層絶縁膜スペーサからなることと、 前記第１のＮチャネルＭＯＳトランジスタのゲート長は
前記第２のＮチャネルＭＯＳトランジスタのゲート長と
等しく、前記第１のＰチャネルＭＯＳトランジスタのゲ
ート長は前記第２のＰチャネルＭＯＳトランジスタのゲ
ート長と等しいこととを併せて特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144223A JPH0817936A (ja) | 1994-06-27 | 1994-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144223A JPH0817936A (ja) | 1994-06-27 | 1994-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817936A true JPH0817936A (ja) | 1996-01-19 |
Family
ID=15357109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144223A Pending JPH0817936A (ja) | 1994-06-27 | 1994-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817936A (ja) |
Cited By (3)
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