JPH0888362A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0888362A JPH0888362A JP6251253A JP25125394A JPH0888362A JP H0888362 A JPH0888362 A JP H0888362A JP 6251253 A JP6251253 A JP 6251253A JP 25125394 A JP25125394 A JP 25125394A JP H0888362 A JPH0888362 A JP H0888362A
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- doped region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタのホットキャリア耐性を
低めることなくソース拡散抵抗を小さくし、電流能力の
向上を図り、また、通常の耐圧ＭＯＳトランジスタの他
に高耐圧ＭＯＳトランジスタを有する半導体装置におい
ては製造工数の増加を伴うことなく通常のＭＯＳトラン
ジスタのホットキャリア耐性を高めることとソース拡散
抵抗を小さくし、電流能力の向上を図ることを両立させ
る。 【構成】 ドレイン側のライトリィドープト領域５ａよ
りもソース側のライトリィドープト領域６ａの方を不純
物濃度を高くする。そして、普通のＭＯＳトランジスタ
のドレイン側ライトリィドープト領域５ａと、高耐圧Ｍ
ＯＳトランジスタのドレイン側ライトリィドープト領域
５ｂとを同時に形成し、普通のＭＯＳトランジスタのソ
ース側ライトリィドープト領域６ａと、高耐圧ＭＯＳト
ランジスタのソース側ライトリィドープト領域６ｂとを
同時に形成する。
低めることなくソース拡散抵抗を小さくし、電流能力の
向上を図り、また、通常の耐圧ＭＯＳトランジスタの他
に高耐圧ＭＯＳトランジスタを有する半導体装置におい
ては製造工数の増加を伴うことなく通常のＭＯＳトラン
ジスタのホットキャリア耐性を高めることとソース拡散
抵抗を小さくし、電流能力の向上を図ることを両立させ
る。 【構成】 ドレイン側のライトリィドープト領域５ａよ
りもソース側のライトリィドープト領域６ａの方を不純
物濃度を高くする。そして、普通のＭＯＳトランジスタ
のドレイン側ライトリィドープト領域５ａと、高耐圧Ｍ
ＯＳトランジスタのドレイン側ライトリィドープト領域
５ｂとを同時に形成し、普通のＭＯＳトランジスタのソ
ース側ライトリィドープト領域６ａと、高耐圧ＭＯＳト
ランジスタのソース側ライトリィドープト領域６ｂとを
同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、主とし
て、例えば３．３Ｖあるいは５Ｖの電源電圧で動作する
普通の耐圧のＭＯＳトランジスタのほかに、高耐圧ＭＯ
Ｓトランジスタを、有する半導体装置と、その製造方法
に関する。
て、例えば３．３Ｖあるいは５Ｖの電源電圧で動作する
普通の耐圧のＭＯＳトランジスタのほかに、高耐圧ＭＯ
Ｓトランジスタを、有する半導体装置と、その製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳＩＣ、ＭＯＳＬＳＩにおいては、
高信頼性が要求されるのは勿論のこと高耐圧、高い電流
能力（電流駆動能力）が要求される。そして、ｎチャン
ネルＭＯＳトランジスタにおいてはキャリアが電子（エ
レクトロン）であるからホットキャリアによるドレイン
における劣化が厳しく、そのため、ＭＯＳトランジスタ
をＬＤＤ構造にすることが一般に行われている。
高信頼性が要求されるのは勿論のこと高耐圧、高い電流
能力（電流駆動能力）が要求される。そして、ｎチャン
ネルＭＯＳトランジスタにおいてはキャリアが電子（エ
レクトロン）であるからホットキャリアによるドレイン
における劣化が厳しく、そのため、ＭＯＳトランジスタ
をＬＤＤ構造にすることが一般に行われている。
【０００３】ＬＤＤ構造は、ゲートの形成後、これをマ
スクとして半導体基板の表面に不純物を打ち込んでライ
トリィドープト領域を形成し、その後、ゲートの側面に
絶縁膜からなるサイドウォールを形成し、しかる後、ゲ
ート及びサイドウォールをマスクとして基板に不純物を
打ち込んでソース及びドレインを形成することによりつ
くられ、ドレインのチャンネルと接する部分の不純物濃
度を低くすることによりホットエレクトロン効果の低減
を図ることができ、延いてはドレインでのホットキャリ
アによる劣化を少なくすることができる、即ちホットキ
ャリア耐性を強くすることができるという利点を有す
る。ところで、従来のＭＯＳＩＣ、ＭＯＳＬＳＩにおい
ては、ソースとドレインとは、ライトリィドープト領域
を含め同じ工程で同じように形成されていた。即ち、ラ
イトリィドープト領域の不純物濃度、接合深さ、深さ方
向の濃度分布はソース側もドレイン側もサイドウォール
と同程度であった。
スクとして半導体基板の表面に不純物を打ち込んでライ
トリィドープト領域を形成し、その後、ゲートの側面に
絶縁膜からなるサイドウォールを形成し、しかる後、ゲ
ート及びサイドウォールをマスクとして基板に不純物を
打ち込んでソース及びドレインを形成することによりつ
くられ、ドレインのチャンネルと接する部分の不純物濃
度を低くすることによりホットエレクトロン効果の低減
を図ることができ、延いてはドレインでのホットキャリ
アによる劣化を少なくすることができる、即ちホットキ
ャリア耐性を強くすることができるという利点を有す
る。ところで、従来のＭＯＳＩＣ、ＭＯＳＬＳＩにおい
ては、ソースとドレインとは、ライトリィドープト領域
を含め同じ工程で同じように形成されていた。即ち、ラ
イトリィドープト領域の不純物濃度、接合深さ、深さ方
向の濃度分布はソース側もドレイン側もサイドウォール
と同程度であった。
【０００４】
【発明が解決しようとする課題】従来において、ＭＯＳ
トランジスタのソースとドレインを同じ工程で同じよう
に形成していたので、ホットキャリア耐性を高めると、
逆にソース側の拡散抵抗が高くなってバックバイアス効
果による電流能力の低下が生じ、問題となっていた。即
ち、ホットキャリア耐性を良くするにはライトリィドー
プト領域の不純物濃度を下げれば良いわけであるが、そ
のようにすると、ソース側の拡散抵抗が大きくなり、そ
の結果、バックバイアス効果により電流能力が低下して
しまうのである。従って、従来においては、ホットキャ
リア耐性を良くすることと、電流駆動能力を高めること
とは二律背反の関係にあった。
トランジスタのソースとドレインを同じ工程で同じよう
に形成していたので、ホットキャリア耐性を高めると、
逆にソース側の拡散抵抗が高くなってバックバイアス効
果による電流能力の低下が生じ、問題となっていた。即
ち、ホットキャリア耐性を良くするにはライトリィドー
プト領域の不純物濃度を下げれば良いわけであるが、そ
のようにすると、ソース側の拡散抵抗が大きくなり、そ
の結果、バックバイアス効果により電流能力が低下して
しまうのである。従って、従来においては、ホットキャ
リア耐性を良くすることと、電流駆動能力を高めること
とは二律背反の関係にあった。
【０００５】本発明はこのような問題点を解決すべく為
されたものであり、ＭＯＳトランジスタのホットキャリ
ア耐性を低めることなくソース拡散抵抗を小さくして電
流能力の向上を図り、また、通常のＭＯＳトランジスタ
の他に高耐圧ＭＯＳトランジスタを有する半導体装置に
おいては製造工数の徒らな増加を伴うことなく、そし
て、通常のＭＯＳトランジスタのホットキャリア耐性を
低めることなくソース拡散抵抗を小さくし、電流能力の
向上を図ることを目的とする。
されたものであり、ＭＯＳトランジスタのホットキャリ
ア耐性を低めることなくソース拡散抵抗を小さくして電
流能力の向上を図り、また、通常のＭＯＳトランジスタ
の他に高耐圧ＭＯＳトランジスタを有する半導体装置に
おいては製造工数の徒らな増加を伴うことなく、そし
て、通常のＭＯＳトランジスタのホットキャリア耐性を
低めることなくソース拡散抵抗を小さくし、電流能力の
向上を図ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１の半導体装置
は、ドレイン側のライトリィドープト領域よりもソース
側のライトリィドープト領域の方の不純物濃度を高くし
たことを特徴とする。請求項２の半導体装置は、ドレイ
ン側のライトリィドープト領域よりもソース側のライト
リィドープト領域の方を不純物濃度を高くしたＭＯＳト
ランジスタと、上記各ライトリィドープト領域と同程度
の幅を有し上記ソース側のライトリィドープト領域と同
じ不純物濃度のライトリィドープト領域をソース側に、
上記ライトリィドープト領域よりも幅が大きく上記ドレ
イン側のライトリィドープト領域と同じ不純物濃度のラ
イトリィドープト領域をドレイン側に有し、上記ＭＯＳ
トランジスタと同じ導電型チャンネルでそれより高い耐
圧のＭＯＳトランジスタと、を有することを特徴とす
る。
は、ドレイン側のライトリィドープト領域よりもソース
側のライトリィドープト領域の方の不純物濃度を高くし
たことを特徴とする。請求項２の半導体装置は、ドレイ
ン側のライトリィドープト領域よりもソース側のライト
リィドープト領域の方を不純物濃度を高くしたＭＯＳト
ランジスタと、上記各ライトリィドープト領域と同程度
の幅を有し上記ソース側のライトリィドープト領域と同
じ不純物濃度のライトリィドープト領域をソース側に、
上記ライトリィドープト領域よりも幅が大きく上記ドレ
イン側のライトリィドープト領域と同じ不純物濃度のラ
イトリィドープト領域をドレイン側に有し、上記ＭＯＳ
トランジスタと同じ導電型チャンネルでそれより高い耐
圧のＭＯＳトランジスタと、を有することを特徴とす
る。
【０００７】請求項３の半導体装置の製造方法は、請求
項２記載の半導体装置を製造する方法において、ゲート
形成用電極層を選択的にエッチングすることにより形成
した開口を通して不純物を上記基板表面のＭＯＳトラン
ジスタとそれより高い耐圧のＭＯＳトランジスタの例え
ばドレイン領域とそれに連なるライトリィドープト領域
を形成すべき領域にドープして例えばドレイン領域のラ
イトリィドープト領域を形成する工程と、上記ゲート形
成用電極層の残存する部分に対する選択的エッチングに
より上記ＭＯＳトランジスタと上記それより高い耐圧の
ＭＯＳトランジスタのゲートを形成する工程と、上記ゲ
ートを少なくともマスクの一部として不純物を上記基板
表面の高耐圧ＭＯＳトランジスタとそれより低い耐圧の
ＭＯＳトランジスタの例えばソース領域及びそれに連な
るライトリィドープト領域を形成すべき領域にドープし
て例えばソース領域側のライトリィドープト領域を形成
する工程と、上記各ゲートに絶縁膜からなるサイドウォ
ールを形成する工程と、上記ゲート及びサイドウォール
をマスクとして不純物を上記半導体基板表面にドープす
ることにより上記ＭＯＳトランジスタ及びそれより高い
耐圧のＭＯＳトランジスタのソース領域及びドレイン領
域を形成する工程と、を有することを特徴とする。
項２記載の半導体装置を製造する方法において、ゲート
形成用電極層を選択的にエッチングすることにより形成
した開口を通して不純物を上記基板表面のＭＯＳトラン
ジスタとそれより高い耐圧のＭＯＳトランジスタの例え
ばドレイン領域とそれに連なるライトリィドープト領域
を形成すべき領域にドープして例えばドレイン領域のラ
イトリィドープト領域を形成する工程と、上記ゲート形
成用電極層の残存する部分に対する選択的エッチングに
より上記ＭＯＳトランジスタと上記それより高い耐圧の
ＭＯＳトランジスタのゲートを形成する工程と、上記ゲ
ートを少なくともマスクの一部として不純物を上記基板
表面の高耐圧ＭＯＳトランジスタとそれより低い耐圧の
ＭＯＳトランジスタの例えばソース領域及びそれに連な
るライトリィドープト領域を形成すべき領域にドープし
て例えばソース領域側のライトリィドープト領域を形成
する工程と、上記各ゲートに絶縁膜からなるサイドウォ
ールを形成する工程と、上記ゲート及びサイドウォール
をマスクとして不純物を上記半導体基板表面にドープす
ることにより上記ＭＯＳトランジスタ及びそれより高い
耐圧のＭＯＳトランジスタのソース領域及びドレイン領
域を形成する工程と、を有することを特徴とする。
【０００８】
【作用】請求項１の半導体装置によれば、ソース側のラ
イトリィドープト領域の不純物濃度をドレイン側のライ
トリィドープト領域の不純物濃度よりも高くしたので、
ＭＯＳトランジスタの耐圧を低めず、そしてホットキャ
リア耐性を弱めることなくソース拡散抵抗を低めてバッ
クバイアス効果を弱め、電流能力を高めることができ
る。即ち、ホットキャリア耐性を良くすることと、電流
能力を高めることとを二律背反の関係ではなく、両立さ
せることができる。請求項２の半導体装置によれば、普
通の耐圧のＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを内蔵することができると共に、その普通の耐圧の
ＭＯＳトランジスタにおいて耐圧を低めず、そしてホッ
トキャリア耐性を弱めることなくソース拡散抵抗を低下
させてバックバイアス効果を弱め、電流駆動能力を高め
ることができる。
イトリィドープト領域の不純物濃度をドレイン側のライ
トリィドープト領域の不純物濃度よりも高くしたので、
ＭＯＳトランジスタの耐圧を低めず、そしてホットキャ
リア耐性を弱めることなくソース拡散抵抗を低めてバッ
クバイアス効果を弱め、電流能力を高めることができ
る。即ち、ホットキャリア耐性を良くすることと、電流
能力を高めることとを二律背反の関係ではなく、両立さ
せることができる。請求項２の半導体装置によれば、普
通の耐圧のＭＯＳトランジスタと高耐圧ＭＯＳトランジ
スタを内蔵することができると共に、その普通の耐圧の
ＭＯＳトランジスタにおいて耐圧を低めず、そしてホッ
トキャリア耐性を弱めることなくソース拡散抵抗を低下
させてバックバイアス効果を弱め、電流駆動能力を高め
ることができる。
【０００９】請求項３の半導体装置の製造方法によれ
ば、ソース側のライトリィドープト領域と、ドレイン側
のライトリィドープト領域とを別々の工程で形成するの
で、ソース側と、ドレイン側とでライトリィドープト領
域の不純物濃度、接合深さ、深さ方向の不純物濃度分布
を変えることができ、従って、ホットキャリア耐性を良
くすることと、電流駆動能力を高めることとを二律背反
の関係ではなく、両立させることができる。そして、普
通の耐圧のＭＯＳトランジスタのドレイン側ライトリィ
ドープト領域と、高耐圧ＭＯＳトランジスタのドレイン
側ライトリィドープト領域とを同時に形成し、普通のＭ
ＯＳトランジスタのソース側ライトリィドープト領域
と、高耐圧ＭＯＳトランジスタのソース側ライトリィド
ープト領域とを同時に形成するので、普通のＭＯＳトラ
ンジスタと高耐圧ＭＯＳトランジスタを有する半導体装
置の工程を増すことなくつくることができ、そして、普
通の耐圧のＭＯＳトランジスタのホットキャリア耐性を
良くすることと、電流能力を高めることとを両立させる
ことができる。
ば、ソース側のライトリィドープト領域と、ドレイン側
のライトリィドープト領域とを別々の工程で形成するの
で、ソース側と、ドレイン側とでライトリィドープト領
域の不純物濃度、接合深さ、深さ方向の不純物濃度分布
を変えることができ、従って、ホットキャリア耐性を良
くすることと、電流駆動能力を高めることとを二律背反
の関係ではなく、両立させることができる。そして、普
通の耐圧のＭＯＳトランジスタのドレイン側ライトリィ
ドープト領域と、高耐圧ＭＯＳトランジスタのドレイン
側ライトリィドープト領域とを同時に形成し、普通のＭ
ＯＳトランジスタのソース側ライトリィドープト領域
と、高耐圧ＭＯＳトランジスタのソース側ライトリィド
ープト領域とを同時に形成するので、普通のＭＯＳトラ
ンジスタと高耐圧ＭＯＳトランジスタを有する半導体装
置の工程を増すことなくつくることができ、そして、普
通の耐圧のＭＯＳトランジスタのホットキャリア耐性を
良くすることと、電流能力を高めることとを両立させる
ことができる。
【００１０】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１は本発明半導体装置の一つの実施例を示す
断面図である。図面において、１はシリコン半導体基
板、２は該シリコン半導体基板１の表面部の選択酸化に
より形成されたフィールド絶縁膜、３はゲート絶縁膜
（膜厚例えば１０〜２０ｎｍ）、４ａ、４ｂ、４ｃはポ
リサイドからなるゲート（膜厚例えば２００ｎｍ。多結
晶シリコンの厚さが１００ｎｍ、タングステンシリサイ
ドの厚さが１００ｎｍ）である。具体的には、４ａはｎ
チャンネルＶｃｃＭＯＳトランジスタ（普通の耐圧のＭ
ＯＳトランジスタ）、４ｂはｎチャンネル高耐圧ＭＯＳ
トランジスタ、４ｃはｐチャンネル−ＶｃｃＭＯＳトラ
ンジスタ（普通の耐圧）である。
明する。図１は本発明半導体装置の一つの実施例を示す
断面図である。図面において、１はシリコン半導体基
板、２は該シリコン半導体基板１の表面部の選択酸化に
より形成されたフィールド絶縁膜、３はゲート絶縁膜
（膜厚例えば１０〜２０ｎｍ）、４ａ、４ｂ、４ｃはポ
リサイドからなるゲート（膜厚例えば２００ｎｍ。多結
晶シリコンの厚さが１００ｎｍ、タングステンシリサイ
ドの厚さが１００ｎｍ）である。具体的には、４ａはｎ
チャンネルＶｃｃＭＯＳトランジスタ（普通の耐圧のＭ
ＯＳトランジスタ）、４ｂはｎチャンネル高耐圧ＭＯＳ
トランジスタ、４ｃはｐチャンネル−ＶｃｃＭＯＳトラ
ンジスタ（普通の耐圧）である。
【００１１】尚、図面では示さないが、上記半導体基板
１表面部のｎチャンネルのＶｃｃＭＯＳトランジスタ４
ａ及びｎチャンネル高耐圧ＭＯＳトランジスタ４ｂが形
成される領域はｐ型であり、ｐチャンネル−ＶｃｃＭＯ
Ｓトランジスタ（以後単に「ｐチャンネルＭＯＳトラン
ジスタ」という。）４ｃが形成される領域はｎ型であ
る。５ａ、５ｂはドレイン側のｎ--型ライトリィドープ
ト領域で、５ａはＶｃｃＭＯＳトランジスタのドレイン
側ライトリィドープト領域、５ｂは高耐圧ＭＯＳトラン
ジスタのドレイン側のライトリィドープト領域であり、
後で明らかになるが、５ａ及び５ｂは同じ工程で同時に
形成されるので、同じ接合深さ、同じ不純物濃度（表面
濃度が例えば１×１０17〜５×１０17ｃｍ-3）、深さ方
向の不純物濃度分布を有する。
１表面部のｎチャンネルのＶｃｃＭＯＳトランジスタ４
ａ及びｎチャンネル高耐圧ＭＯＳトランジスタ４ｂが形
成される領域はｐ型であり、ｐチャンネル−ＶｃｃＭＯ
Ｓトランジスタ（以後単に「ｐチャンネルＭＯＳトラン
ジスタ」という。）４ｃが形成される領域はｎ型であ
る。５ａ、５ｂはドレイン側のｎ--型ライトリィドープ
ト領域で、５ａはＶｃｃＭＯＳトランジスタのドレイン
側ライトリィドープト領域、５ｂは高耐圧ＭＯＳトラン
ジスタのドレイン側のライトリィドープト領域であり、
後で明らかになるが、５ａ及び５ｂは同じ工程で同時に
形成されるので、同じ接合深さ、同じ不純物濃度（表面
濃度が例えば１×１０17〜５×１０17ｃｍ-3）、深さ方
向の不純物濃度分布を有する。
【００１２】６ａ、６ｂはソース側のｎ- 型ライトリィ
ドープト領域で、６ａはｎチャンネルＶｃｃＭＯＳトラ
ンジスタのソース側ライトリィドープト領域、６ｂは高
耐圧ＭＯＳトランジスタのソース側ライトリィドープト
領域であり、後で明らかになるが、６ａ、６ｂは同じ工
程で同時に形成されるので、同じ接合深さ、同じ不純物
濃度（表面濃度が例えば１×１０18〜１×１０19ｃ
ｍ-3）、同じ深さ方向の不純物濃度分布を有し、そし
て、ドレイン側のライトリィドープト領域５ａ、５ｂと
比較して接合深さにおいて深く、不純物濃度において高
くされている。このようにするのは、ＭＯＳトランジス
タの耐圧を必要な高さにしつつ、ホットキャリア耐性を
高め、且つ、ソース拡散抵抗が高くならないようにして
電流能力を高めるためである。７はゲート４ａ、４ｂ、
４ｃの側面に形成されたサイドウォールである。
ドープト領域で、６ａはｎチャンネルＶｃｃＭＯＳトラ
ンジスタのソース側ライトリィドープト領域、６ｂは高
耐圧ＭＯＳトランジスタのソース側ライトリィドープト
領域であり、後で明らかになるが、６ａ、６ｂは同じ工
程で同時に形成されるので、同じ接合深さ、同じ不純物
濃度（表面濃度が例えば１×１０18〜１×１０19ｃ
ｍ-3）、同じ深さ方向の不純物濃度分布を有し、そし
て、ドレイン側のライトリィドープト領域５ａ、５ｂと
比較して接合深さにおいて深く、不純物濃度において高
くされている。このようにするのは、ＭＯＳトランジス
タの耐圧を必要な高さにしつつ、ホットキャリア耐性を
高め、且つ、ソース拡散抵抗が高くならないようにして
電流能力を高めるためである。７はゲート４ａ、４ｂ、
４ｃの側面に形成されたサイドウォールである。
【００１３】８ｓはｐチャンネルＭＯＳトランジスタの
ソース領域、８ｄは該ｐチャンネルＭＯＳトランジスタ
のドレイン領域で、当然のことながら、ｐ型である。９
ａはｎチャンネルＶｃｃＭＯＳトランジスタのソース領
域、９ｂはｎチャンネルＶｃｃＭＯＳトランジスタのド
レイン領域、９ｃは高耐圧ＭＯＳトランジスタのソース
領域、９ｄは高耐圧ＭＯＳトランジスタのドレイン領域
であり、共に、ｎ+ 型である。そして、、後で明らかに
なるが、同じ工程で同時に形成されるので、略同じ接合
深さ、略同じ不純物濃度、略同じ深さ方向の不純物濃度
分布を有する。
ソース領域、８ｄは該ｐチャンネルＭＯＳトランジスタ
のドレイン領域で、当然のことながら、ｐ型である。９
ａはｎチャンネルＶｃｃＭＯＳトランジスタのソース領
域、９ｂはｎチャンネルＶｃｃＭＯＳトランジスタのド
レイン領域、９ｃは高耐圧ＭＯＳトランジスタのソース
領域、９ｄは高耐圧ＭＯＳトランジスタのドレイン領域
であり、共に、ｎ+ 型である。そして、、後で明らかに
なるが、同じ工程で同時に形成されるので、略同じ接合
深さ、略同じ不純物濃度、略同じ深さ方向の不純物濃度
分布を有する。
【００１４】このような半導体装置によれば、普通の耐
圧のＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを
内蔵することができると共に、その普通の耐圧のＭＯＳ
トランジスタにおいて、ソース側のライトリィドープト
領域６ａの不純物濃度をドレイン側のライトリィドープ
ト領域５ａよりも高くしたので、ＭＯＳトランジスタの
耐圧を低めず、そしてホットキャリア耐性を弱めること
なくソース拡散抵抗を低めてバックバイアス効果を弱
め、電流能力を高めることができる。即ち、ホットキャ
リア耐性を良くすることと、電流駆動能力を高めること
とを二律背反の関係ではなく、両立させることができ
る。
圧のＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを
内蔵することができると共に、その普通の耐圧のＭＯＳ
トランジスタにおいて、ソース側のライトリィドープト
領域６ａの不純物濃度をドレイン側のライトリィドープ
ト領域５ａよりも高くしたので、ＭＯＳトランジスタの
耐圧を低めず、そしてホットキャリア耐性を弱めること
なくソース拡散抵抗を低めてバックバイアス効果を弱
め、電流能力を高めることができる。即ち、ホットキャ
リア耐性を良くすることと、電流駆動能力を高めること
とを二律背反の関係ではなく、両立させることができ
る。
【００１５】図２（Ａ）〜（Ｅ）、図３（Ａ）〜（Ｄ）
は図１に示した半導体装置を製造する方法の一例を工程
順に示す断面図で、図２は前半を、図３は後半をそれぞ
れ示す。先ず、本製造方法の前半を図２（Ａ）乃至
（Ｄ）に従って説明する。 （Ａ）半導体基板１の表面部を選択酸化することにより
素子間分離用のフィールド絶縁膜２を形成し、次いで、
基板１の表面酸化によりゲート絶縁膜（膜厚例えば１０
〜２０ｎｍ）３を形成し、その後、ゲート形成用電極膜
４を形成する。このゲート形成用電極膜４は、例えば、
厚さ１００ｎｍ程度の多結晶ポリシリコン膜と、厚さ１
００ｎｍ程度の高融点金属膜、例えばタングステンシリ
サイド膜との二層構造を有する。即ち、このゲート形成
用電極膜４はポリサイドからなる。
は図１に示した半導体装置を製造する方法の一例を工程
順に示す断面図で、図２は前半を、図３は後半をそれぞ
れ示す。先ず、本製造方法の前半を図２（Ａ）乃至
（Ｄ）に従って説明する。 （Ａ）半導体基板１の表面部を選択酸化することにより
素子間分離用のフィールド絶縁膜２を形成し、次いで、
基板１の表面酸化によりゲート絶縁膜（膜厚例えば１０
〜２０ｎｍ）３を形成し、その後、ゲート形成用電極膜
４を形成する。このゲート形成用電極膜４は、例えば、
厚さ１００ｎｍ程度の多結晶ポリシリコン膜と、厚さ１
００ｎｍ程度の高融点金属膜、例えばタングステンシリ
サイド膜との二層構造を有する。即ち、このゲート形成
用電極膜４はポリサイドからなる。
【００１６】その多結晶ポリシリコン膜は、例えばＣＶ
Ｄ法により形成し、その後、低抵抗化のために例えばり
んＰ等の不純物を導入する。また、タングステンシリサ
イド等の高融点金属膜はＣＶＤ法あるいはスパッタ法に
より形成する。次に、上記ゲート形成用電極膜４上にレ
ジスト膜１０を形成し、その後、該レジスト膜１０を露
光、現像によりパターニングする。このパターニングは
ｎチャンネルＶｃｃＭＯＳトランジスタと、ｎチャンネ
ル高耐圧ＭＯＳトランジスタ（電源電圧Ｖｐｐ）のドレ
インとなるべき領域が開口するように行う。この開口１
１、１１のドレイン側のエッジはｎチャンネルＶｃｃＭ
ＯＳトランジスタ及び高耐圧ＭＯＳトランジスタのゲー
ト４ａ、４ｂのドレイン側のエッジを規定する。この開
口１１、１１はドレインとすべき領域から素子間分離用
のフィールド絶縁膜２上に食み出すように形成しても差
し支えない。というのは、後でドレインのライトリィド
ープト領域へ不純物を打ち込むときにそのレジスト膜１
０と共に、フィールド絶縁膜２もマスクとなるからであ
る。図２（Ａ）はレジスト膜１０のパターニング後の状
態を示す。
Ｄ法により形成し、その後、低抵抗化のために例えばり
んＰ等の不純物を導入する。また、タングステンシリサ
イド等の高融点金属膜はＣＶＤ法あるいはスパッタ法に
より形成する。次に、上記ゲート形成用電極膜４上にレ
ジスト膜１０を形成し、その後、該レジスト膜１０を露
光、現像によりパターニングする。このパターニングは
ｎチャンネルＶｃｃＭＯＳトランジスタと、ｎチャンネ
ル高耐圧ＭＯＳトランジスタ（電源電圧Ｖｐｐ）のドレ
インとなるべき領域が開口するように行う。この開口１
１、１１のドレイン側のエッジはｎチャンネルＶｃｃＭ
ＯＳトランジスタ及び高耐圧ＭＯＳトランジスタのゲー
ト４ａ、４ｂのドレイン側のエッジを規定する。この開
口１１、１１はドレインとすべき領域から素子間分離用
のフィールド絶縁膜２上に食み出すように形成しても差
し支えない。というのは、後でドレインのライトリィド
ープト領域へ不純物を打ち込むときにそのレジスト膜１
０と共に、フィールド絶縁膜２もマスクとなるからであ
る。図２（Ａ）はレジスト膜１０のパターニング後の状
態を示す。
【００１７】（Ｂ）次に、上記パターニングされたレジ
スト膜１０をマスクとして上記ゲート形成用の電極膜４
をエッチングする。その後、そのレジスト膜１０をその
まま残し、その状態でｎ型不純物、例えば砒素Ａｓ、り
んＰを半導体基板１の表面部にドープすることによりｎ
チャンネルＶｃｃＭＯＳトランジスタ及び高耐圧ＭＯＳ
トランジスタのドレイン側ライトリィドープト領域５
ａ、５ｂを形成する。その基板１表面における不純物濃
度は例えば１×１０17〜５×１０17ｃｍ-3程度である。
かかるドレイン側ライトリィドープト領域５ａ、５ｂの
不純物濃度は、ｎチャンネルＶｃｃＭＯＳトランジス
タ、高耐圧ＭＯＳトランジスタの耐圧、ホットキャリア
耐性を充分に得ることができるように設定されている。
尚、図２（Ｂ）はドレイン側ライトリィドープト領域５
ａ、５ｂ形成後の状態を示す。
スト膜１０をマスクとして上記ゲート形成用の電極膜４
をエッチングする。その後、そのレジスト膜１０をその
まま残し、その状態でｎ型不純物、例えば砒素Ａｓ、り
んＰを半導体基板１の表面部にドープすることによりｎ
チャンネルＶｃｃＭＯＳトランジスタ及び高耐圧ＭＯＳ
トランジスタのドレイン側ライトリィドープト領域５
ａ、５ｂを形成する。その基板１表面における不純物濃
度は例えば１×１０17〜５×１０17ｃｍ-3程度である。
かかるドレイン側ライトリィドープト領域５ａ、５ｂの
不純物濃度は、ｎチャンネルＶｃｃＭＯＳトランジス
タ、高耐圧ＭＯＳトランジスタの耐圧、ホットキャリア
耐性を充分に得ることができるように設定されている。
尚、図２（Ｂ）はドレイン側ライトリィドープト領域５
ａ、５ｂ形成後の状態を示す。
【００１８】（Ｃ）次に、上記レジスト膜１０を除去
し、改めてレジスト膜１２を形成し、その後、図２
（Ｃ）に示すように、該レジスト膜１２をパターニング
する。このパターニングはＶｃｃＭＯＳトランジスタ
と、高耐圧ＭＯＳトランジスタのソースとなるべき領域
が開口するように行う。この開口１３、１３のソース側
のエッジはＶｃｃＭＯＳトランジスタ及び高耐圧ＭＯＳ
トランジスタのゲート４ａ、４ｂのソース側のエッジを
規定する。この開口１３、１３はソースとすべき領域か
ら素子間分離用のフィールド絶縁膜２上に食み出すよう
に形成しても差し支えない。というのは、後でソースの
ライトリィドープト領域へ不純物を打ち込むときにその
レジスト膜１２と共に、フィールド絶縁膜２もマスクと
なるからである。
し、改めてレジスト膜１２を形成し、その後、図２
（Ｃ）に示すように、該レジスト膜１２をパターニング
する。このパターニングはＶｃｃＭＯＳトランジスタ
と、高耐圧ＭＯＳトランジスタのソースとなるべき領域
が開口するように行う。この開口１３、１３のソース側
のエッジはＶｃｃＭＯＳトランジスタ及び高耐圧ＭＯＳ
トランジスタのゲート４ａ、４ｂのソース側のエッジを
規定する。この開口１３、１３はソースとすべき領域か
ら素子間分離用のフィールド絶縁膜２上に食み出すよう
に形成しても差し支えない。というのは、後でソースの
ライトリィドープト領域へ不純物を打ち込むときにその
レジスト膜１２と共に、フィールド絶縁膜２もマスクと
なるからである。
【００１９】（Ｄ）次に、上記パターニングされたレジ
スト膜１２をマスクとして上記ゲート形成用電極膜４を
エッチングすることによりｎチャンネルＶｃｃＭＯＳト
ランジスタ及び高耐圧ＭＯＳトランジスタのゲート４
ａ、４ｂを形成する。このゲート４ａ、４ｂはレジスト
膜１０をマスクとするエッチングと、レジスト膜１２を
マスクとするエッチングにより、即ち、２回のエッチン
グにより形成される。レジスト膜１０をマスクとするエ
ッチングによりゲート４ａ、４ｂのドレイン側のエッジ
が規定され、レジスト膜１２をマスクとするエッチング
によりゲート４ａ、４ｂのソース側のエッジが規定され
ることは前述の通りである。
スト膜１２をマスクとして上記ゲート形成用電極膜４を
エッチングすることによりｎチャンネルＶｃｃＭＯＳト
ランジスタ及び高耐圧ＭＯＳトランジスタのゲート４
ａ、４ｂを形成する。このゲート４ａ、４ｂはレジスト
膜１０をマスクとするエッチングと、レジスト膜１２を
マスクとするエッチングにより、即ち、２回のエッチン
グにより形成される。レジスト膜１０をマスクとするエ
ッチングによりゲート４ａ、４ｂのドレイン側のエッジ
が規定され、レジスト膜１２をマスクとするエッチング
によりゲート４ａ、４ｂのソース側のエッジが規定され
ることは前述の通りである。
【００２０】次に、上記レジスト膜１２を残したままで
基板１の表面部にｎ型の不純物、例えば砒素Ａｓあるい
はりんＰをドープすることによりｎチャンネルＶｃｃＭ
ＯＳトランジスタ及び高耐圧ＭＯＳトランジスタのソー
ス側のライトリィドープト領域６ａ、６ｂを形成する。
その基板１表面における不純物濃度は例えば１×１０18
〜１×１０19ｃｍ-3程度である。このソース側のライト
リィドープト領域６ａ、６ｂの不純物濃度はドレイン側
のライトリィドープト領域５ａ、５ｂのそれに比較して
高く設定されているが、それはソース拡散抵抗を小さく
することによりバックバイアス効果を軽減して電流能力
の向上を図るという観点から不純物濃度を設定したため
であり、耐圧、ホットキャリア耐性の確保という観点か
ら不純物濃度が設定されているドレイン側ライトリィド
ープト領域よりも高くすることにより、ソース拡散抵抗
を小さくすることと、ホットキャリア耐性を高めること
とを両立させることができるのである。尚、図２（Ｄ）
はドレイン側のライトリィドープト領域６ａ、６ｂ形成
後の状態を示す。
基板１の表面部にｎ型の不純物、例えば砒素Ａｓあるい
はりんＰをドープすることによりｎチャンネルＶｃｃＭ
ＯＳトランジスタ及び高耐圧ＭＯＳトランジスタのソー
ス側のライトリィドープト領域６ａ、６ｂを形成する。
その基板１表面における不純物濃度は例えば１×１０18
〜１×１０19ｃｍ-3程度である。このソース側のライト
リィドープト領域６ａ、６ｂの不純物濃度はドレイン側
のライトリィドープト領域５ａ、５ｂのそれに比較して
高く設定されているが、それはソース拡散抵抗を小さく
することによりバックバイアス効果を軽減して電流能力
の向上を図るという観点から不純物濃度を設定したため
であり、耐圧、ホットキャリア耐性の確保という観点か
ら不純物濃度が設定されているドレイン側ライトリィド
ープト領域よりも高くすることにより、ソース拡散抵抗
を小さくすることと、ホットキャリア耐性を高めること
とを両立させることができるのである。尚、図２（Ｄ）
はドレイン側のライトリィドープト領域６ａ、６ｂ形成
後の状態を示す。
【００２１】（Ｅ）次に、上記レジスト膜１２を除去
し、その後、改めてレジスト膜１４を形成し、しかる
後、図２（Ｅ）に示すように、該レジスト膜１４を露
光、現像によりｐチャンネルＭＯＳトランジスタ（電源
電圧−Ｖｃｃ）のゲート４ｃを形成するためのマスクと
して必要なパターンにパターニングする。具体的には、
ｎチャンネルＶｃｃＭＯＳトランジスタ上と高耐圧ＭＯ
Ｓトランジスタ上とｐチャンネルＭＯＳトランジスタの
ゲート４ｃを形成すべき部分上を覆うパターンに形成す
る。
し、その後、改めてレジスト膜１４を形成し、しかる
後、図２（Ｅ）に示すように、該レジスト膜１４を露
光、現像によりｐチャンネルＭＯＳトランジスタ（電源
電圧−Ｖｃｃ）のゲート４ｃを形成するためのマスクと
して必要なパターンにパターニングする。具体的には、
ｎチャンネルＶｃｃＭＯＳトランジスタ上と高耐圧ＭＯ
Ｓトランジスタ上とｐチャンネルＭＯＳトランジスタの
ゲート４ｃを形成すべき部分上を覆うパターンに形成す
る。
【００２２】次に、図３（Ａ）〜（Ｄ）に従って図１に
示す半導体装置の製造方法の後半について説明する。 （Ａ）次に、上記レジスト膜１４をマスクとして上記ゲ
ート形成用電極膜４の残存する部分をエッチングするこ
とによりｐチャンネルＭＯＳトランジスタのゲート４ｃ
を形成し、その後、そのレジスト膜１４を除去する。図
３（Ａ）はレジスト膜１４除去後の状態を示す。 （Ｂ）次に、図３（Ｂ）に示すように、各ゲート４ａ、
４ｂ、４ｃの側面に例えばＳｉＯ2 からなるサイドウォ
ール７を形成する。これは、ＳｉＯ2 のＣＶＤと異方性
エッチングにより行う。
示す半導体装置の製造方法の後半について説明する。 （Ａ）次に、上記レジスト膜１４をマスクとして上記ゲ
ート形成用電極膜４の残存する部分をエッチングするこ
とによりｐチャンネルＭＯＳトランジスタのゲート４ｃ
を形成し、その後、そのレジスト膜１４を除去する。図
３（Ａ）はレジスト膜１４除去後の状態を示す。 （Ｂ）次に、図３（Ｂ）に示すように、各ゲート４ａ、
４ｂ、４ｃの側面に例えばＳｉＯ2 からなるサイドウォ
ール７を形成する。これは、ＳｉＯ2 のＣＶＤと異方性
エッチングにより行う。
【００２３】（Ｃ）次に、図３（Ｃ）に示すように、レ
ジスト膜１５によりｎチャンネルＶｃｃＭＯＳトランジ
スタ及び高耐圧ＭＯＳトランジスタをマスクした状態で
ｐ型不純物、例えばほう素Ｂをドープすることによりｐ
チャンネルＭＯＳトランジスタのソース領域８ｓ及び８
ｄを同時に形成する。 （Ｄ）次に、上記レジスト膜１５を除去し、改めてレジ
スト膜１６を形成し、該レジスト膜１６をパターニング
することによりｐチャンネルＭＯＳトランジスタをマス
クし、更に、高耐圧ＭＯＳトランジスタのライトリィド
ープト領域５ｂのうちチャンネル側の部分もマスク（そ
の部分のレジストからなるマスクに１６ａという符号を
使用する。）し、その状態でｎ型の不純物、例えば砒素
ＡｓあるいはりんＰをドープすることによりｎチャンネ
ルＶｃｃＭＯＳトランジスタと高耐圧ＭＯＳトランジス
タのソース領域９ａ、９ｃ及びドレイン領域９ｂ、９ｄ
を同時に形成する。図３（Ｄ）はそのソース領域及びド
レイン領域の形成時の状態を示す。その後、レジスト膜
１６を除去すると図１に示す半導体装置を得ることがで
きる。尚、図１に示す状態になった後は、層間膜が形成
され、コンタクトホールが形成され、金属配線が形成さ
れ、そしてオーバーコートが形成されるが、かかる技術
には本発明の本質がないので、その詳細な説明は省略す
る。
ジスト膜１５によりｎチャンネルＶｃｃＭＯＳトランジ
スタ及び高耐圧ＭＯＳトランジスタをマスクした状態で
ｐ型不純物、例えばほう素Ｂをドープすることによりｐ
チャンネルＭＯＳトランジスタのソース領域８ｓ及び８
ｄを同時に形成する。 （Ｄ）次に、上記レジスト膜１５を除去し、改めてレジ
スト膜１６を形成し、該レジスト膜１６をパターニング
することによりｐチャンネルＭＯＳトランジスタをマス
クし、更に、高耐圧ＭＯＳトランジスタのライトリィド
ープト領域５ｂのうちチャンネル側の部分もマスク（そ
の部分のレジストからなるマスクに１６ａという符号を
使用する。）し、その状態でｎ型の不純物、例えば砒素
ＡｓあるいはりんＰをドープすることによりｎチャンネ
ルＶｃｃＭＯＳトランジスタと高耐圧ＭＯＳトランジス
タのソース領域９ａ、９ｃ及びドレイン領域９ｂ、９ｄ
を同時に形成する。図３（Ｄ）はそのソース領域及びド
レイン領域の形成時の状態を示す。その後、レジスト膜
１６を除去すると図１に示す半導体装置を得ることがで
きる。尚、図１に示す状態になった後は、層間膜が形成
され、コンタクトホールが形成され、金属配線が形成さ
れ、そしてオーバーコートが形成されるが、かかる技術
には本発明の本質がないので、その詳細な説明は省略す
る。
【００２４】このような半導体装置の製造方法によれ
ば、ライトリィドープト領域のソース側と、ドレイン側
とを別々の工程で形成するので、ソース側と、ドレイン
側とでライトリィドープト領域の不純物濃度や接合深さ
や深さ方向における不純物濃度を変えることができ、従
って、ホットキャリア耐性を良くすることと、電流駆動
能力を高めることとを二律背反の関係ではなく、両立さ
せることができる。そして、普通のｎチャンネルＭＯＳ
トランジスタのドレイン側ライトリィドープト領域と、
高耐圧ＭＯＳトランジスタのドレイン側ライトリィドー
プト領域とを同時に形成し、普通のｎチャンネルＭＯＳ
トランジスタのソース側ライトリィドープト領域と、高
耐圧ＭＯＳトランジスタのソース側ライトリィドープト
領域とを同時に形成するので、徒らに工程を増すことな
く、普通のｎチャンネルＭＯＳトランジスタと高耐圧Ｍ
ＯＳトランジスタを有する半導体装置を比較的簡単に得
ることができる。
ば、ライトリィドープト領域のソース側と、ドレイン側
とを別々の工程で形成するので、ソース側と、ドレイン
側とでライトリィドープト領域の不純物濃度や接合深さ
や深さ方向における不純物濃度を変えることができ、従
って、ホットキャリア耐性を良くすることと、電流駆動
能力を高めることとを二律背反の関係ではなく、両立さ
せることができる。そして、普通のｎチャンネルＭＯＳ
トランジスタのドレイン側ライトリィドープト領域と、
高耐圧ＭＯＳトランジスタのドレイン側ライトリィドー
プト領域とを同時に形成し、普通のｎチャンネルＭＯＳ
トランジスタのソース側ライトリィドープト領域と、高
耐圧ＭＯＳトランジスタのソース側ライトリィドープト
領域とを同時に形成するので、徒らに工程を増すことな
く、普通のｎチャンネルＭＯＳトランジスタと高耐圧Ｍ
ＯＳトランジスタを有する半導体装置を比較的簡単に得
ることができる。
【００２５】そして、ｎチャンネルＶｃｃＭＯＳトラン
ジスタと高耐圧ＭＯＳトランジスタのソース領域及びド
レイン領域を形成するとき、高耐圧ＭＯＳトランジスタ
のドレイン側の電界緩和のためにドレイン領域９ｄと、
ゲート４ｂとの間にオフセットを設ける、換言すれば、
ドレイン側のライトリィドープト領域５ｂの幅をサイド
ウォール７よりも相当に大きくする必要があり、そのた
め、サイドウォール７とゲート４ｂをマスクとするだけ
では足りずレジスト膜１６ｄを必要とするが、しかし、
それを、ｐチャンネルＭＯＳトランジスタへのその不純
物のドープを防止するマスクたるレジスト膜１６と同時
に形成するので、上記オフセットライトリィドープト領
域５ｂを形成するためだけに特別のマスク工程を設ける
という無駄は生じない。
ジスタと高耐圧ＭＯＳトランジスタのソース領域及びド
レイン領域を形成するとき、高耐圧ＭＯＳトランジスタ
のドレイン側の電界緩和のためにドレイン領域９ｄと、
ゲート４ｂとの間にオフセットを設ける、換言すれば、
ドレイン側のライトリィドープト領域５ｂの幅をサイド
ウォール７よりも相当に大きくする必要があり、そのた
め、サイドウォール７とゲート４ｂをマスクとするだけ
では足りずレジスト膜１６ｄを必要とするが、しかし、
それを、ｐチャンネルＭＯＳトランジスタへのその不純
物のドープを防止するマスクたるレジスト膜１６と同時
に形成するので、上記オフセットライトリィドープト領
域５ｂを形成するためだけに特別のマスク工程を設ける
という無駄は生じない。
【００２６】尚、上記実施例においては、ｎチャンネル
ＶｃｃＭＯＳトランジスタ及び高耐圧ＭＯＳトランジス
タのドレイン側のライトリィドープト領域５ａ、５ｂ
と、ソース側のライトリィドープト領域６ａ、６ｂとで
は、ドレイン側のライトリィドープト領域５ａ、５ｂの
方を先に形成し、ソース側のライトリィドープト領域６
ａ、６ｂの方を後に形成していたが、その順序は逆にし
ても良い。また、上記実施例においては、ｐチャンネル
ＭＯＳトランジスタがライトリィドープト領域を有しな
い構造であったが、ライトリィドープト領域を有する構
造にしても良いことはいうまでもない。ライトリィドー
プト領域を有する構造にする場合には、図３（Ａ）に示
すようにゲート４ｃを形成した後、ｎチャンネルＶｃｃ
ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジスタをマ
スクした状態で、基板１表面部のｐチャンネル用領域内
にそのゲート４ｃをマスクとするｐ型不純物のライトド
ープを行ってライトリィドープト領域を形成する工程を
付加すれば良い。その後は、上述した方法と全く同じよ
うに、そのｐチャンネルＭＯＳトランジスタのソース領
域８ｓ、ドレイン領域８ｄを形成する。
ＶｃｃＭＯＳトランジスタ及び高耐圧ＭＯＳトランジス
タのドレイン側のライトリィドープト領域５ａ、５ｂ
と、ソース側のライトリィドープト領域６ａ、６ｂとで
は、ドレイン側のライトリィドープト領域５ａ、５ｂの
方を先に形成し、ソース側のライトリィドープト領域６
ａ、６ｂの方を後に形成していたが、その順序は逆にし
ても良い。また、上記実施例においては、ｐチャンネル
ＭＯＳトランジスタがライトリィドープト領域を有しな
い構造であったが、ライトリィドープト領域を有する構
造にしても良いことはいうまでもない。ライトリィドー
プト領域を有する構造にする場合には、図３（Ａ）に示
すようにゲート４ｃを形成した後、ｎチャンネルＶｃｃ
ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジスタをマ
スクした状態で、基板１表面部のｐチャンネル用領域内
にそのゲート４ｃをマスクとするｐ型不純物のライトド
ープを行ってライトリィドープト領域を形成する工程を
付加すれば良い。その後は、上述した方法と全く同じよ
うに、そのｐチャンネルＭＯＳトランジスタのソース領
域８ｓ、ドレイン領域８ｄを形成する。
【００２７】また、上記実施例においては、ｐチャンネ
ルＭＯＳトランジスタのソース領域８ｓ、ドレイン領域
８ｄの方をｎチャンネルＶｃｃＭＯＳトランジスタ及び
高耐圧ＭＯＳトランジスタのソース領域９ａ、９ｃ、ド
レイン領域９ｂ、９ｃよりも先に形成しているが、必ず
しもそのようにすることは必要ではなく、その順序を逆
にしても差し支えがない。このように、本発明は種々の
態様で実施することができ、色々のバリエーションが考
えられ得るものであり、上記実施例に限定されるもので
はない。
ルＭＯＳトランジスタのソース領域８ｓ、ドレイン領域
８ｄの方をｎチャンネルＶｃｃＭＯＳトランジスタ及び
高耐圧ＭＯＳトランジスタのソース領域９ａ、９ｃ、ド
レイン領域９ｂ、９ｃよりも先に形成しているが、必ず
しもそのようにすることは必要ではなく、その順序を逆
にしても差し支えがない。このように、本発明は種々の
態様で実施することができ、色々のバリエーションが考
えられ得るものであり、上記実施例に限定されるもので
はない。
【００２８】
【発明の効果】請求項１の半導体装置によれば、ソース
側のライトリィドープト領域の不純物濃度をドレイン側
のライトリィドープト領域の不純物濃度よりも高くした
ので、ＭＯＳトランジスタの耐圧を低めず、そしてホッ
トキャリア耐性を弱めることなくソース拡散抵抗を低め
てバックバイアス効果を弱め、電流能力を高めることが
できる。即ち、ホットキャリア耐性を良くすることと、
電流能力を高めることとを二律背反の関係ではなく、両
立させることができる。請求項２の半導体装置によれ
ば、普通の耐圧のＭＯＳトランジスタと高耐圧ＭＯＳト
ランジスタを内蔵することができると共に、その普通の
耐圧のＭＯＳトランジスタにおいて耐圧を低めず、そし
てホットキャリア耐性を弱めることなくソース拡散抵抗
を低めてバックバイアス効果を弱め、電流能力を高める
ことができる。
側のライトリィドープト領域の不純物濃度をドレイン側
のライトリィドープト領域の不純物濃度よりも高くした
ので、ＭＯＳトランジスタの耐圧を低めず、そしてホッ
トキャリア耐性を弱めることなくソース拡散抵抗を低め
てバックバイアス効果を弱め、電流能力を高めることが
できる。即ち、ホットキャリア耐性を良くすることと、
電流能力を高めることとを二律背反の関係ではなく、両
立させることができる。請求項２の半導体装置によれ
ば、普通の耐圧のＭＯＳトランジスタと高耐圧ＭＯＳト
ランジスタを内蔵することができると共に、その普通の
耐圧のＭＯＳトランジスタにおいて耐圧を低めず、そし
てホットキャリア耐性を弱めることなくソース拡散抵抗
を低めてバックバイアス効果を弱め、電流能力を高める
ことができる。
【００２９】請求項３の半導体装置の製造方法によれ
ば、ソース側のライトリィドープト領域と、ドレイン側
のライトドープ領域とを別々の工程で形成するので、ソ
ース側と、ドレイン側とでライトリィドープト領域の不
純物濃度、接合深さ、深さ方向の不純物濃度分布を変え
ることができ、従って、ホットキャリア耐性を良くする
ことと、電流能力を高めることとを二律背反の関係では
なく、両立させることができる。そして、普通の耐圧の
ＭＯＳトランジスタのドレイン側ライトリィドープト領
域と、高耐圧ＭＯＳトランジスタのドレイン側ライトリ
ィドープト領域とを同時に形成し、普通のＭＯＳトラン
ジスタのソース側ライトリィドープト領域と、高耐圧Ｍ
ＯＳトランジスタのソース側ライトリィドープト領域と
を同時に形成するので、普通のＭＯＳトランジスタと高
耐圧ＭＯＳトランジスタを有する半導体装置を、工程を
増すことなく得ることができ、且つホットキャリア耐性
を良くすることと、電流能力を高めることとを両立させ
ることができる。
ば、ソース側のライトリィドープト領域と、ドレイン側
のライトドープ領域とを別々の工程で形成するので、ソ
ース側と、ドレイン側とでライトリィドープト領域の不
純物濃度、接合深さ、深さ方向の不純物濃度分布を変え
ることができ、従って、ホットキャリア耐性を良くする
ことと、電流能力を高めることとを二律背反の関係では
なく、両立させることができる。そして、普通の耐圧の
ＭＯＳトランジスタのドレイン側ライトリィドープト領
域と、高耐圧ＭＯＳトランジスタのドレイン側ライトリ
ィドープト領域とを同時に形成し、普通のＭＯＳトラン
ジスタのソース側ライトリィドープト領域と、高耐圧Ｍ
ＯＳトランジスタのソース側ライトリィドープト領域と
を同時に形成するので、普通のＭＯＳトランジスタと高
耐圧ＭＯＳトランジスタを有する半導体装置を、工程を
増すことなく得ることができ、且つホットキャリア耐性
を良くすることと、電流能力を高めることとを両立させ
ることができる。
【図１】本発明半導体装置の一つの実施例を示す断面図
である。
である。
【図２】（Ａ）乃至（Ｅ）は図１に示した半導体装置の
製造方法の一例の前半を工程順に示す断面図である。
製造方法の一例の前半を工程順に示す断面図である。
【図３】（Ａ）乃至（Ｄ）は図１に示した半導体装置の
製造方法の一例の後半を工程順に示す断面図である。
製造方法の一例の後半を工程順に示す断面図である。
１ 半導体基板 ４ ゲート形成用電極膜 ４ａ、４ｂ、４ｃ ゲート ５ａ、５ｂ ドレイン側ライトリィドープト領域 ６ａ、６ｂ ソース側ライトリィドープト領域 ７ サイドウォール ８ｓ、８ｄ ｐチャンネルＭＯＳトランジスタのソース
領域、ドレイン領域 ９ａ、９ｃ ソース領域 ９ｂ、９ｄ ドレイン領域
領域、ドレイン領域 ９ａ、９ｃ ソース領域 ９ｂ、９ｄ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (3)
- 【請求項１】 ドレイン側のライトリィドープト領域よ
りもソース側のライトリィドープト領域の方の不純物濃
度を高くしたＭＯＳトランジスタを有することを特徴と
する半導体装置 - 【請求項２】 ドレイン側のライトリィドープト領域よ
りもソース側のライトリィドープト領域の方の不純物濃
度を高くしたＭＯＳトランジスタと、 上記各ライトリィドープト領域と同程度の幅を有し上記
ソース側のライトリィドープト領域と同じ不純物濃度の
ライトリィドープト領域をソース側に、上記ライトリィ
ドープト領域よりも幅が大きく上記ドレイン側のライト
リィドープト領域と同じ不純物濃度のライトリィドープ
ト領域をドレイン側に有し、上記ＭＯＳトランジスタと
同じ導電型チャンネルでそれより高い耐圧のＭＯＳトラ
ンジスタと、 を有することを特徴とする半導体装置 - 【請求項３】 ゲート絶縁膜及びゲート形成用電極層を
半導体基板表面に形成した後、ゲート形成用電極層を選
択的にエッチングすることにより開口し、その開口を通
して不純物を上記基板表面のＭＯＳトランジスタ及びそ
れより高い耐圧のＭＯＳトランジスタのドレイン領域と
ソース領域のうちの一方の領域及びそれに連なるライト
リィドープト領域を形成すべき領域にドープしてドレイ
ン領域とソース領域のうちの上記一方側のライトリィド
ープト領域を形成する工程と、 上記ゲート形成用電極層の残存する部分に対する選択的
エッチングにより上記ＭＯＳトランジスタと上記それよ
り高い耐圧のＭＯＳトランジスタのゲートを形成する工
程と、 上記ゲートを少なくともマスクの一部として不純物を上
記基板表面のＭＯＳトランジスタとそれより高い耐圧の
ＭＯＳトランジスタのドレイン領域とソース領域のうち
の他方の領域及びそれに連なるライトリィドープト領域
を形成すべき領域にドープしてドレイン領域とソース領
域のうちの上記他方側のライトリィドープト領域を形成
する工程と、 上記各ゲートに絶縁膜からなるサイドウォールを形成す
る工程と、 上記ゲート及びサイドウォールをマスクとして上記不純
物を上記基板表面にドープすることにより上記ＭＯＳト
ランジスタ及びそれより高い耐圧のＭＯＳトランジスタ
のソース領域及びドレイン領域を形成する工程と、 を有する請求項２記載の半導体装置を製造する半導体装
置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251253A JPH0888362A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251253A JPH0888362A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888362A true JPH0888362A (ja) | 1996-04-02 |
Family
ID=17220024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6251253A Pending JPH0888362A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888362A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
| WO2002056368A1 (fr) * | 2000-12-27 | 2002-07-18 | Hitachi, Ltd | Amplificateur de puissance haute frequence et appareil de communication radio |
| JP2007005771A (ja) * | 2005-05-23 | 2007-01-11 | Renesas Technology Corp | 集積半導体不揮発性記憶装置 |
| JP2007150292A (ja) * | 2005-11-17 | 2007-06-14 | Ememory Technology Inc | 半導体素子およびその製造方法 |
| JP2012522369A (ja) * | 2009-03-27 | 2012-09-20 | ナショナル セミコンダクタ コーポレイション | ソース／ドレイン延長部、ハローポケット及びゲート誘電体厚さの異なる構成を有する同極性の電界効果トランジスタの構成及び製造 |
-
1994
- 1994-09-19 JP JP6251253A patent/JPH0888362A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
| WO2002056368A1 (fr) * | 2000-12-27 | 2002-07-18 | Hitachi, Ltd | Amplificateur de puissance haute frequence et appareil de communication radio |
| JPWO2002056368A1 (ja) * | 2000-12-27 | 2004-05-20 | 株式会社ルネサステクノロジ | 高周波電力増幅装置及び無線通信装置 |
| JP2007005771A (ja) * | 2005-05-23 | 2007-01-11 | Renesas Technology Corp | 集積半導体不揮発性記憶装置 |
| JP2007150292A (ja) * | 2005-11-17 | 2007-06-14 | Ememory Technology Inc | 半導体素子およびその製造方法 |
| JP2012522369A (ja) * | 2009-03-27 | 2012-09-20 | ナショナル セミコンダクタ コーポレイション | ソース／ドレイン延長部、ハローポケット及びゲート誘電体厚さの異なる構成を有する同極性の電界効果トランジスタの構成及び製造 |
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