JPH0818018A

JPH0818018A - 不揮発性半導体記憶装置

Info

Publication number: JPH0818018A
Application number: JP14767194A
Authority: JP
Inventors: Yasushi Sakui; 康司作井; Takeshi Takeuchi; 健竹内; Kazunori Ouchi; 和則大内; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 1996-01-19
Anticipated expiration: 2021-12-06
Also published as: JP3853850B2

Abstract

(57)【要約】【目的】書込み確認読出し動作や書込みパルスの立上
げ，立下げ、消去確認読出し動作や消去パルスの立上
げ，立下げを高速化させ、高速書込み、高速消去を可能
としたＥＥＰＲＯＭを提供すること。【構成】電気的書替え可能な不揮発性メモリセルを用
いたＥＥＰＲＯＭにおいて、同一チップ上に形成された
不揮発性メモリセルのアレイを２つに分割し、分割した
各々のサブアレイＡＲＹl ，ＡＲＹr で、同一ワード線
に接続されたメモリセルに対して同時にデータ書込みを
行い、かつ一方のサブアレイでデータ書込み動作を行っ
ている間に、他方のサブアレイで書込み確認読出し動作
を行うことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置に係わり、特にアレイ分割を行っ
た不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】書替え可能な不揮発性半導体記憶装置と
して、従来より、電気的書替えを可能としたＥＥＰＲＯ
Ｍが知られている。なかでも、メモリセルを複数個直列
接続してＮＡＮＤセルブロックを構成するＮＡＮＤ型Ｅ
ＥＰＲＯＭは高集積化ができるものとして注目されてい
る。

【０００３】ＮＡＮＤ型ＥＥＰＲＯＭの一つのメモリセ
ルは、半導体基板上に絶縁膜を介して浮遊ゲートと制御
ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個の
メモリセルが隣接するもの同士でソース，ドレインを共
用する形で直列接続されてＮＡＮＤセルを構成する。こ
のようなＮＡＮＤセルがマトリクス配列されてメモリセ
ルアレイが構成される。

【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。

【０００５】このＮＡＮＤ型ＥＥＰＲＯＭの動作は次の
通りである。データ書込みは、ビット線から遠い方のメ
モリセルから順に行われる。トランジスタがｎチャネル
の場合を説明すれば、選択されたメモリセルの制御ゲー
トには高電位（例えば２０Ｖ）が印加され、これよりビ
ット線側にある非選択のメモリセルの制御ゲート及び選
択ゲートトランジスタのゲートには中間電位（例えば１
０Ｖ）が印加される。ビット線には、データに応じて０
Ｖ（例えば“１”データと定義される）、又は中間電位
（例えば“０”データと定義される）が印加される。こ
のときビット線の電位は、選択ゲートトランジスタ及び
非選択メモリセルを通して選択メモリセルのドレインま
で伝達される。

【０００６】書込むべきデータがあるとき（“１”デー
タのとき）は、選択メモリセルのゲート・ドレイン間或
いはゲート・基板間に高電界がかかり、基板から浮遊ゲ
ートに電子がトンネル注入される。これにより、選択メ
モリセルのしきい値は正方向に移動する。書込むべきデ
ータがないとき（“０”データのとき）は、しきい値変
化はない。

【０００７】データ消去の際は、ｐ型基板（ウェル構造
の場合はｎ型基板及びこれに形成されたｐ型ウェル）に
高電位が印加され、全てのメモリセルの制御ゲート及び
選択ゲートトランジスタのゲートが０Ｖとされる。これ
により、全てのメモリセルにおいて浮遊ゲートの電子が
基板に放出され、しきい値が負方向に移動する。

【０００８】データ読出しの際は、選択ゲートトランジ
スタ及び選択メモリセルよりビット線側の非選択メモリ
セルがオンとされ、選択メモリセルのゲートに０Ｖが与
えられる。この時にビット線に流れる電流を読むことに
より、“０”，“１”のデータの判別がなされる。

【０００９】このような従来のＮＡＮＤ型ＥＥＰＲＰＭ
では、通常、書込み動作及び消去動作の後に書込み確認
読出し動作及び消去確認読出し動作という、いわゆるベ
リファイ動作がそれぞれ行われる。例えば、１６Ｍビッ
トＮＡＮＤ型ＥＥＰＲＰＭの書込み動作の場合、複数回
の書込みパルスを選択メモリセルの制御ゲートに入力
し、各書込みパルス毎に書込み確認読出し動作を行って
いる。

【００１０】具体的には、前述したように書込み動作時
には、高電位（例えば２０Ｖ）及び中間電位（例えば１
０Ｖ）が必要であり、それらをチップ内の昇圧回路で発
生させるが、その高電位及び中間電位のパルスの立上
げ、立下げに２５μｓかかる。また、書込み動作時に選
択メモリセルのしきい値電圧は正方向に移動するが、し
きい値電圧が目標の電圧領域内に入ったか否かの判定、
即ち書込み確認読出し動作を行うためには、ビット線の
予備充電から始まり、制御ゲート線の選択、センスアン
プ動作と、ランダム読出し動作と等価な一連の読出し動
作が必要であり、これに要する時間が２５μｓかかる。

【００１１】そして、書込みパルスの時間幅が２０μｓ
に設定され、６回のパルスで書込みが行われた場合、そ
れに必要な時間は、（２５＋２０＋２５）×６＝４２０μｓとなる。従って、全書込み時間の７１％の３００μｓ
は、高電位及び中間電位の立上げ，立下げと書込み確認
読出し動作に費やされ、残りの僅か２９％の１２０μｓ
が実際の書込みパルスの合計時間となる。また、１６Ｍ
ビットＮＡＮＤ型ＥＥＰＲＯＭの消去動作の場合もやは
り、大半を消去パルスの発生及び消去確認読出し動作に
費やされる。

【００１２】例えば、多数ブロック消去（マルチブロッ
クイレーズ）の際、１ブロック、即ち１ＮＡＮＤブロッ
ク５１２バイト（４Ｋｂｉｔ）を最小単位とし、最大５
１２バイトＮＡＮＤブロックの同時消去が行われる。こ
の消去確認読出し動作は、消去後の選択メモリセルのし
きい値電圧は負方向に移動するため、しきい値電圧が目
標の負電圧領域内に入ったか否かの判定に関して、書込
み確認読出し動作よりも短時間に行える。それは、消去
後のしきい値電圧が０Ｖ以下になったか否かの判定の方
が、書込み後のしきい値電圧が例えば０．５Ｖから３Ｖ
の範囲内に入ったか否かの判定よりもメモリセル電流が
大きくなり、それだけ予備充電したビット線を高速に放
電できるためである。

【００１３】しかしながら、消去確認読出し動作におい
ても、最初ビット線の予備充電が必要であり、次に消去
されたＮＡＮＤブロック内の制御ゲート線を選択し、セ
ンスアンプを動作させる。各消去されたＮＡＮＤブロッ
ク内では、制御ゲート線を全て選択するという点で通常
のランダム読出し動作と異なるが、この消去確認読出し
動作は、ランダム読出し動作とほぼ等価であり、１ＮＡ
ＮＤブロックの消去確認読出し動作に約１５μｓ費やさ
れる。

【００１４】従って、５１２ＮＡＮＤブロック全てのマ
ルチブロックイレーズに必要な時間は、５１２ＮＡＮＤ
アドレスのロードに２００ｎｓ×５１２、消去パルスの
立上げ，立下げに２００μｓ、消去パルスの時間幅に３
ｍｓ、消去確認読出し動作に１５μｓ×５１２で、合計
で約８ｍｓとなり、その６３％の５ｍｓが実際の消去動
作以外の消去確認読出し動作に費やされる。

【００１５】このような書込み確認読出し動作及び消去
確認読出し動作は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、
従来のＮＯＲ型ＥＥＰＲＯＭでも行われている必要不可
欠な動作モードである。そして、書込み確認読出し動作
や書込みパルスの立上げ，立下げが全書込み時間に占め
る割合、消去確認読出し動作や消去パルスの立上げ，立
下げが全消去時間に占める割合が非常に大きく、これに
よって、書込み時間及び消去時間が長くなることがＮＡ
ＮＤ型ＥＥＰＲＯＭのみならずＮＯＲ型ＥＥＰＲＯＭに
おいても問題になっている。

【００１６】また、書込み確認読出し動作や書込みパル
スの立上げ，立下げが、全書込み時間に占める割合、消
去確認読出し動作や消去パルスの立上げ，立下げが全消
去時間に占める割合は、ＮＡＮＤ型ＥＥＰＲＯＭ及びＮ
ＯＲ型ＥＥＰＲＯＭが大容量化する程より増加してい
く。それは、大容量化していくに従って制御ゲート線の
配線抵抗や容量、さらにビット線の配線抵抗や容量，メ
モリセルのウェル部の容量が増大するため、制御ゲート
線及びビット線の充放電時間が長くなり書込み確認読出
し及び消去確認読出しが遅くなるからである。さらに、
制御ゲート線，ビット線及びメモリセルのウェル部の容
量が増大するため、書込みパルス及び消去パルスの立上
げ，立下げの時間が増大するからである。

【００１７】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭ及びＮＯＲ型ＥＥＰＲＯＭでは、
全書込み時間（又は全消去時間）において、書込み確認
読出し動作（又は消去確認読出し動作）や書込みパルス
（又は消去パルス）の立上げ，立下げに必要な時間が占
める割合が大きくなり、結果として書込み及び消去の高
速性が損われるという問題があった。また、この問題
は、ＮＡＮＤ型ＥＥＰＲＯＭ及びＮＯＲ型ＥＥＰＲＯＭ
を大容量化する程、より顕著になった。

【００１８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書込み確認読出し動作
や書込みパルスの立上げ，立下げ、消去確認読出し動作
や消去パルスの立上げ，立下げを高速化させ、結果的に
高速書込み、高速消去を可能とした不揮発性半導体記憶
装置を提供することにある。

【００１９】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、書替え可能な不揮発性メモリセルを用いた不揮発
性半導体記憶装置において、同一チップ上に形成された
不揮発性メモリセルのアレイを複数に分割し、分割した
複数のサブアレイの少なくとも２つで同時にデータ書込
み又は消去を行い、かつ任意のサブアレイのデータ書込
み又は消去のタイミングに対し、別のサブアレイのデー
タ書込み又は消去のタイミングをずらすようにしたこと
を特徴とする。

【００２０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) アレイを２つに分割し、分割した各々のサブアレイ
で同時にデータ書込み又は消去を行い、かつ一方のサブ
アレイのデータ書込み又は消去のタイミングに対し、他
方のサブアレイのデータ書込み又は消去のタイミングを
ずらすようにしたこと。 (2) データ書込み又は消去は、データ書込動作み又は消
去動作とこれに続く書込み確認読出し動作又は消去確認
読出し動作の複数回からなり、一方のサブアレイにデー
タ書込み動作又は消去動作を行っている間に、他方のサ
ブアレイで書込み確認読出し動作又は消去確認読出し動
作を行うこと。 (3) 一方のサブアレイで最初のデータ書込み動作を開始
し、データ書込み動作が終了した後にこれに続く書込み
確認読出し動作を開始すると同時に、他方のサブアレイ
で最初のデータ書込み動作を開始し、データ書込み動作
が終了した後にこれに続く書込み確認読出し動作を開始
すると同時に、一方のサブアレイで次のデータ書込み動
作を開始すること。 (4) 書込み動作又は消去動作に要する時間が書込み確認
読出し動作又は消去確認読出し動作に要する時間よりも
長い場合、一方のサブアレイの書込み確認読出し動作の
終了後、他方のサブアレイの書込み動作が終了する間ま
で待ち、一方のサブアレイの書込み動作及び他方のサブ
アレイの書込み確認読出し動作を同時に開始すること。 (5) 書込み確認読出し動作又は消去確認読出し動作に要
する時間が書込み動作又は消去動作に要する時間よりも
長い場合、一方のサブアレイの書込み動作の終了後、他
方のサブアレイの書込み確認読出し動作が終了する間ま
で待ち、一方のサブアレイの書込み確認読出し動作及び
他方のサブアレイの書込み動作を同時に開始すること。 (6) 異なるサブアレイの異なるワード線に接続されるメ
モリセル対してデータ書込み又は消去を同時に行うこ
と。 (7) 複数のサブアレイはワード線を共有し、異なるサブ
アレイの同一ワード線に接続されるメモリセル対してデ
ータ書込み又は消去を同時に行うこと。 (8) アレイを構成する不揮発性半導体メモリセルは、電
気的書替え可能な不揮発性メモリセルであって、これを
複数個ずつ直列接続されてＮＡＮＤセルを構成している
こと。

【００２１】

【作用】本発明によれば、メモリセルアレイを少なくと
も２つに分割し、分割したあるサブアレイ内の一部のメ
モリセルで選択的に書込み動作若しくは消去動作してい
る間に、別のサブアレイの一部のメモリセルで選択的に
書込み確認読出し動作若しくは消去確認読出し動作を同
時に行い、アレイ分割したことによる制御ゲート線，ビ
ット線の容量及び抵抗の減少と、書込み動作若しくは消
去動作と書込み確認読出し動作若しくは消去確認読出し
動作を同時に、各サブアレイで交互に行うことにより、
確認読出し動作を含めた合計の書込み，消去時間を短縮
させることができる。

【００２２】例えば、１６ＭビットＮＡＮＤ型ＥＥＰＲ
ＰＭのメモリセルアレイをＡ，Ｂの２つに分割し、サブ
アレイＡとサブアレイＢとで、書込み動作及び書込み確
認読出し動作を同時にかつ交互に行った場合、書込み用
の高電位及び中間電位のパルスの立上げ，立下げが１
２．５μｓ、書込み確認読出し動作が１５μｓに短縮さ
れる。それは、メモリセルアレイを２分割したことによ
り、制御ゲートの抵抗及び容量が共に半減したことと、
予備充電すべきビット線の本数が半減したことによる。

【００２３】従って、書込みパルスの時間幅が２０μｓ
に設定され、６回のパルスで書込みが行われた場合、そ
れに必要な時間は、（１２．５＋２０＋１５）×６＋１５＝３００μｓとなり、従来よりも大幅に短縮化される。なお、上式の
左辺第２項で１５μｓを加えているのは、サブアレイＡ
とサブアレイＢとで、書込み動作と書込み確認読出し動
作の位相がずれており、６回目の書込み確認読出し動作
を最後にサブアレイＡ若しくはサブアレイＢで行うため
である。

【００２４】また、消去に関しても同様に高速化され、
５１２ＮＡＮＤブロック全てのマルチブロックイレーズ
に必要な時間は、５１２ＮＡＮＤアドレスのロードに２
００ｎｓ×５１２、消去パルスの立上げ，立下げに１０
０μｓ、消去パルスの時間幅に３ｍｓ、消去確認読出し
に５μｓ×５１２で合計で約５．７６ｍｓとなり、従来
よりも大幅に短縮化される。従って本発明によれば、高
速の書込み，消去が可能となる。

【００２５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の第１の実施例に係わる不
揮発性半導体記憶装置のブロック構成図である。図１に
おいて、Ｍ11l 〜Ｍmnl ，Ｍ11r 〜Ｍmnr はメモリセ
ル、ＬＡ1l〜ＬＡnl，ＬＡ1r〜ＬＡnrはセンスアンプ兼
データラッチ回路、Ｒ／Ｄ1 〜Ｒ／Ｄm はロウデコーダ
回路、ＷＬ1l〜ＷＬml，ＷＬ1r〜ＷＬmrはワード線、Ａ
ＲＹl ，ＡＲＹr はメモリセルアレイを分割してなるサ
ブアレイである。

【００２６】本発明の主旨は、同一チップ上に形成され
たメモリセルアレイを少なくとも２つに分割して、サブ
アレイＡＲＹl が書込み動作中にサブアレイＡＲＹr で
書込み確認読出し動作を行い、サブアレイＡＲＹl が書
込み確認読出し動作中にサブアレイＡＲＹr で書込み動
作を行うことである。

【００２７】例えば、ワード線ＷＬ2lが選択された場合
を考える。この場合、ロウデコーダＲ／Ｄ1 〜Ｒ／Ｄm
は入力アドレス及び制御回路によって、ロウデコーダを
挟んだ左右のサブアレイＡＲＹl ，ＡＲＹr に関してワ
ード線ＷＬ2lとＷＬ2rとを同時に選択することもできる
し、ワード線ＷＬ2lとＷＬ2rとを独立に選択することも
できる。ここでは、サブアレイＡＲＹl 内のワード線Ｗ
Ｌ2lとサブアレイＡＲＹr 内のワード線ＷＬ2rとを同時
に選択する場合について説明する。

【００２８】まず、ワード線ＷＬ2lとＷＬ2rを選択する
ためのロウアドレスが入力される。次いで、書込むべき
データがセンスアンプ兼データラッチ回路にＬＡ1lから
順次ページロードされていく。そして、ちょうどＬＡnl
までロードされると、次にワード線ＷＬ2lが選択され、
メモリセルＭ21l 〜Ｍ2nl にビット線ＢＬ1l〜ＢＬnlを
介してセンスアンプ兼データラッチ回路ＬＡ1l〜ＬＡnl
にロードされたデータが書込まれ始める。

【００２９】書込むべきデータは、センスアンプ兼デー
タラッチ回路ＬＡnlにロード後も、引き続きＬＡ1rから
ＬＡnrまで、ページロードが行われている。そして、Ｌ
Ａnrまでロードされると、ワード線ＷＬ2rが選択され、
メモリセルＭ21r 〜Ｍ2nr にビット線ＢＬ1r〜ＢＬnrを
介して、センスアンプ兼データラッチ回路ＬＡ1r〜ＬＡ
nrにロードされたデータが書込まれ始める。

【００３０】サブアレイＡＲＹr のワード線ＷＬ2rに関
する書込み動作と時間的に並列して、サブアレイＡＲＹ
l のワード線ＷＬ2lに関して、書込み確認読出し動作が
行われる。この書込み確認読出し動作は、ワード線ＷＬ
2lに関して、一定時間の書込みパルス印加後に行われ、
書込まれたメモリセルのしきい値電圧が目標の値に達し
たか否かを判定する。

【００３１】この判定には、各々のビット線に設けられ
たビット毎ベリファイ回路が用いられ、再度書込み必要
なメモリセルに接続するビット線のセンスアンプ兼デー
タラッチ回路には、再度書込みが行えるようにデータが
格納される。従って、ビット毎ベリファイ回路を用い
て、再度書込みが必要なメモリセルに関するセンスアン
プ兼データラッチ回路には、それに応じたデータが格納
されるという点で、通常の読出し動作とは異なるが、そ
れ以外の動作は通常の読出し動作と全て同じである。

【００３２】即ち、ワード線ＷＬ2lに関して、一定時間
の書込みパルスを印加後にワード線ＷＬ2lは一時的に非
選択状態になり、次にビット線ＢＬ1l〜ＢＬnlが予備充
電される。次に再びワード線ＷＬ2lが選択される。しか
し、この時選択されたワード線に印加される電圧は書込
み時と読出し時とは異なる。そして、メモリセルＭ21l
〜Ｍ2nl のデータがビット線ＢＬ1l〜ＢＬnlに読出さ
れ、センスアンプ兼データラッチ回路、及びそれに接続
されたビット毎ベリファイ回路により、判定後再度書込
みが必要なビットに関しては、そのデータがセンスアン
プ兼データラッチ回路ＬＡ1l〜ＬＡnlに格納される。

【００３３】以上のような動作がサブアレイＡＲＹl 内
のワード線ＷＬ2lとサブアレイＡＲＹr 内のワード線Ｗ
Ｌ2rとに関して交互に繰り返し行われる。即ち、ワード
線ＷＬ2rに関して書込み動作が行われている間に、ワー
ド線ＷＬ2lに関して書込み確認読出し動作が行われ、そ
の次にワード線ＷＬ2lに関して書込み動作が行われてい
る間に、ワード線ＷＬ2rに関して書込み確認読出し動作
が行われる。そして、選択されたメモリセルＭ21l 〜Ｍ
2nl 及びＭ21r 〜Ｍ2nr のうち、書込みが行われるメモ
リセルのしきい値電圧が全て目標の値に達した時に、全
体の書込み動作が終了する。

【００３４】この様子を図２に示す。図２（ａ）は、書
込み動作に要する時間と書込み確認読出し動作（ベリフ
ァイ）に要する時間とが等しい場合であり、サブアレイ
ＡＲＹl で最初のデータ書込み動作を開始し、データ書
込み動作が終了した後にこれに続く書込み確認読出し動
作を開始すると同時に、サブアレイＡＲＹr で最初のデ
ータ書込み動作を開始する。そして、サブアレイＡＲＹ
r でデータ書込み動作が終了した後にこれに続く書込み
確認読出し動作を開始すると同時に、サブアレイＡＲＹ
l で次のデータ書込み動作を開始する。つまり、サブア
レイＡＲＹl ，ＡＲＹr で書込み動作と書込み確認読出
し動作とのタイミングが完全に逆になっている。

【００３５】図２（ｂ）は、書込み動作に要する時間と
書込み確認読出し動作に要する時間とが異なる（例え
ば、書込み動作時間の方が長い）場合である。この場
合、サブアレイＡＲＹl では、書込み確認読出し動作が
終了してもサブアレイＡＲＹr の書込み動作が終了する
まで、次の書込み動作を開始するのを待つ。サブアレイ
ＡＲＹr でも同様である。

【００３６】このようにすれば、書込み確認読出し動作
から次の書込み動作に移るまでの待ち時間が無駄になる
が、サブアレイＡＲＹl ，ＡＲＹr が同時に書込み動作
となることがない。書込み動作ではワード線の昇圧が必
要となり、両方のワード線で同時に昇圧が必要なことは
昇圧回路の負担増につながるが、図２（ｂ）のようにす
ればこの問題を回避することができる。

【００３７】書込み動作時間の方が短い場合は、図２
（ｂ）とは逆に、一方の書込み動作が終了しても他方の
書込み確認読出し動作が終了するまで、書込み確認読出
し動作を開始するのを待つようにすればよい。また、昇
圧回路の負担が増えても問題とならない場合には、図２
（ｃ）に示すように待ち時間をなくして、データ書込み
をより高速化することができる。

【００３８】次に、サブアレイＡＲＹl が消去動作中に
サブアレイＡＲＹr が消去確認読出し動作を行う場合に
ついて説明する。図３は、図１に示した不揮発性半導体
記憶装置の矢視Ａ−Ａ′断面図である。例えば、ｎ型半
導体基板１０（ｎ-sub）表面に、サブアレイＡＲＹl ，
ＡＲＹr用のｐ型ウェル１１，１２（cell p-welll，cel
l p-wellr）と、メモリセル以外のロウデコーダ，セン
スアンプ兼データラッチ回路及び周辺回路用のｐ型ウェ
ル１４（周辺p-well）が形成されている場合について説
明する。周辺ｐ型ウェル１４内に、周辺回路をＣＭＯＳ
で構成するためのｎ型ウェル１５（n-well）を設けても
よい。

【００３９】また、図４はｐ型半導体基板を用いた場合
の断面図である。ｐ型半導体基板２０（ｐ-sub）表面
に、サブアレイＡＲＹl ，ＡＲＹr 用のｎ型ウェル２
１，２２（cell n-welll，cell n-wellr）と、それぞれ
のｎ型ウェル内にｐ型ウェル２３，２４（cell p-well
l，cell p-wellr）と、メモリセル以外のロウデコー
ダ，センスアンプ兼データラッチ回路及び周辺回路用の
ｐ型ウェル２５（周辺p-well）が形成されている場合に
ついて説明する。また、周辺回路をＣＭＯＳで構成する
ためのｎ型ウェル２６（n-well）を設けてもよい。

【００４０】このようなｐ型半導体基板の場合、消去動
作時にｐ型半導体基板２０は高電圧にならずに、消去動
作を行うサブアレイ間のｎ型ウェル若しくは２２と、ｐ
型ウェル２３若しくは２４が高電圧になる。

【００４１】ここでは、サブアレイＡＲＹl 内のワード
線ＷＬ(m-1)lとＷＬml以外のＷＬ1l〜ＷＬ(m-2)lと、サ
ブアレイ内ＡＲＹr 内のワード線ＷＬ(m-1)rとＷＬmr以
外のＷＬ1r〜ＷＬ(m-2)rとに関してブロック消去動作が
行われる場合を考える。この場合、まずサブアレイＡＲ
Ｙl の消去動作から始まり、ｎ型半導体基板１０とサブ
アレイＡＲＹl 用のｐ型ウェル１１及び消去を行わない
メモリセルのワード線、即ちＷＬ(m-1)lとＷＬmlが高電
圧になり、選択ワード線ＷＬ1l〜ＷＬ(m-2)lが接地さ
れ、メモリセルＭ11l 〜Ｍ(m-2)nl が消去され、それら
のしきい値電圧が負方向にシフトする。

【００４２】この間は、サブアレイＡＲＹr では、消去
動作をせずに読出し動作が行われていてもよい。サブア
レイＡＲＹl 内の消去動作が始まり、ある特定時間経過
後、サブアレイＡＲＹl 内では消去確認読出し動作が行
われる。即ち、ビット線ＢＬ1l〜ＢＬnlが予備充電さ
れ、消去を行ったメモリセルのワード線ＷＬ1rからＷＬ
(m-2)lまで、順次消去確認読出し動作が繰り返し行われ
る。このサブアレイＡＲＹl 内の消去確認読出し動作と
時間的に並列にサブアレイＡＲＹr 内では、消去動作が
行われる。即ち、ｎ型半導体基板１０とサブアレイＡＲ
Ｙr 用のｐ型ウェル１２及び消去を行わないメモリセル
のワード線、即ちＷＬ(m-1)rとＷＬmrが高電圧になり、
選択ワード線ＷＬ1r〜ＷＬ(m-2)rが接地され、メモリセ
ルＭ11r 〜Ｍ(m-2)nrが接地され、サブアレイＭ11r 〜
Ｍ(m-2)nr が消去され、それらのしきい値電圧が負方向
にシフトする。

【００４３】サブアレイＡＲＹl 内の消去確認読出し動
作で、消去が不十分なことが判明すれば、サブアレイＡ
ＲＹr 内の消去動作後、サブアレイＡＲＹl 内の消去動
作が再び始まる。この場合、消去が不十分なメモリセル
のワード線についてのみ消去動作を行うことができる。
これと時間的に並列にサブアレイＡＲＹr 内では消去確
認読出し動作が行われる。

【００４４】以上のような消去動作及び消去確認読出し
動作がサブアレイＡＲＹl 内とＡＲＹr 内とで交互に繰
り返し行われ、選択されたメモリセルＭ11l 〜Ｍ(m-2)n
l とＭ11r 〜Ｍ(m-2)nr のしきい値電圧が全て目標の値
以下になった時、全体の消去動作が終了する。

【００４５】このように本実施例によれば、メモリセル
アレイを２つのサブアレイＡＲＹlとＡＲＹr に分割
し、一方のサブアレイで選択的に書込み動作若しくは消
去動作している間に、他方のサブアレイで選択的に書込
み確認読出し動作若しくは消去確認読出し動作を同時に
行っている。そして、アレイ分割したことによる制御ゲ
ート線，ビット線の容量及び抵抗の減少と、書込み動作
若しくは消去動作と書込み確認読出し動作若しくは消去
確認読出し動作を同時に、各サブアレイで交互に行うこ
とによって、確認読出し動作を含めた合計の書込み，消
去時間を短縮させることができる。

【００４６】つまり、書込み確認読出し動作や書込みパ
ルスの立上げ，立下げ、消去確認読出し動作や消去パル
スの立上げ，立下げを高速化させ、これにより高速書込
み、高速消去を実現することができる。また、本発明に
よれば、データの書き換え（消去してから書込みを行う
こと）が短時間に行うことができ、ＳＳＦ（ソリッドス
テートファイル）としての役目を十分に果たすだけでは
なく、出荷前のテスト時間が大幅に削減され、コストの
低下につながる。（実施例２）次に、本発明をＮＡＮＤ型ＥＥＰＲＯＭに
適用した実施例について説明する。基本的な構成は前記
図１と同様であるが、本実施例ではメモリセルアレイを
ＮＡＮＤセルで構成している。

【００４７】図５〜図７は、サブアレイＡＲＹl 内のＮ
ＡＮＤ型メモリセルアレイのレイアウト図で、図８〜図
１０はサブアレイＡＲＹr 内のＮＡＮＤ型メモリセルア
レイのレイアウト図である。各サブアレイ中のメモリセ
ルは、半導体基板上に絶縁膜を介して浮遊ゲートと制御
ゲートが積層されたＦＥＴＭＯＳ構造を有し、８個のメ
モリセルが隣接するもの同士でソース，ドレインを共用
する形で直列接続されてＮＡＮＤセルを構成する。この
ようなＮＡＮＤセルがマトリクス配列されてメモリセル
アレイが構成される。

【００４８】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。

【００４９】図１１は、センスアンプ兼データラッチ回
路，ビット毎ベリファイ回路，一括検知回路，プリチャ
ージ回路等、カラム系のコア部のサブアレイＡＲＹｌ側
の回路図で、図１２はサブアレイＡＲＹr 側のロウデコ
ーダ回路図である。これらの回路は、本発明と直接関係
するものではなく、従来装置と同様である。

【００５０】例えば、サブアレイＡＲＹl 内のワード線
ＷＬ11l とサブアレイＡＲＹr 内のワード線ＷＬ11r に
関して、書込み動作と書込み確認読出し動作とが時間的
に並列して交互に行われる場合について説明する。

【００５１】図１３〜図１５は主要ノードの前半の動作
タイミング図であり、図１６〜図１８は主要ノードの後
半の動作タイミング図である。チップイネーブル／ＣＥ
及びライトイネーブル／ＷＥが、“Ｈ”レベルから
“Ｌ”レベルになって、書込み動作が開始される。この
場合、チップ外部から入出力ピンＩ／Ｏピンに書込み用
のコマンドを取り入れることにより、書込み動作を開始
してもよい。

【００５２】最初は、入出力バッファから入出力線Ｉ／
Ｏ，Ｉ／ＯB を介して、サブアレイＡＲＹl 用のセンス
アンプ兼データラッチ回路ＬＡ1l〜ＬＡnlにデータが書
込まれる。これは、図１４に示すようチップ内のカラム
アドレスカウンタから発生されるカラムアドレス、若し
くは外部から入力されるカラムアドレスに従って、カラ
ム選択信号ＣＳＬ1l，ＣＳＬ2l，〜，ＣＳＬ(n-1)l，Ｃ
ＳＬnlが順次“Ｈ”レベルになることで、これに同期し
てシリアルデータが順次センスアンプ兼データラッチ回
路に書込まれる。

【００５３】このセンスアンプ兼データラッチ回路への
データの書込みの間、サブアレイＡＲＹl 用の書込み予
備充電制御信号ＢＬＣＵl がＶssからＶＨ＋αになり、
サブアレイＡＲＹl の全ビット線ＢＬ1l〜ＢＬnlはＶcc
より高い中間電位ＶＨにプリチャージ（予備充電）され
る。

【００５４】サブアレイＡＲＹl に関して、最後のｎ番
目のセンスアンプ兼データラッチ回路ＬＡnlにデータが
書込まれた後、書込み制御信号ＢＬＣＤl がＶssからＶ
Ｈ＋αになり、センスアンプ兼データラッチ回路に書込
まれているデータに応じて、ビット線が放電される。即
ち、書込みを行うメモリセルのビット線はＶss（“１”
データの場合）になり、書込みを行わないビット線は中
間電位ＶＨ（“０”データの場合）に保たれる。

【００５５】その後、選択されたワード線ＷＬ11l がＶ
ssから書込み電位Ｖppになり、その他のワード線ＷＬ12
l 〜ＷＬ18l 及びビット線コンタクト側の選択ゲート線
ＳＧＤ1lがＶssからＶＨ＋αになる。このとき、Ｖssに
なっているビット線に接続されたメモリセルで浮遊ゲー
トに電子注入（“１”書込み）が行われる。

【００５６】次いで、サブアレイＡＲＹl では、書込み
確認読出しが行われる。即ち、ビット線はビット線リセ
ット信号ＰＲＳＴＤl がＶssからＶccになり、Ｖssにリ
セットされ、続いてビット線プリチャージ信号ＰＲＥＢ
l がＶccからＶssになり、ビット線ＢＬ1l〜ＢＬnlは読
出し用の予備充電電位ＶR まで充電される。

【００５７】その後、選択されたワード線ＷＬ11l はＶ
ssを保ち、同一ＮＡＮＤ型セルブロックのその他のワー
ド線ＷＬ12l 〜ＷＬ18l 及び、ビット線コンタクト側と
メモリセルソース線側の選択ゲート線ＳＧＤ1l，ＳＧＳ
1lがＶssからＶccになる。この場合、ＷＬ12l 〜ＷＬ18
l ，ＳＧＤ1l，ＳＧＳ1lのレベルはＶccよりも昇圧して
もよい。これにより、書込みを行わないメモリセルのビ
ット線、及び書込みが不十分なメモリセルのビット線は
放電されＶR からＶssになる。

【００５８】次いで、ワード線ＷＬ12l 〜ＷＬ18l 、選
択ゲート線ＳＧＤ1l，ＳＧＳ1lがＶssに戻された後、比
較制御信号ＣＯＮl がＶssからＶccになり、センスアン
プ兼データラッチ回路の書込みデータと書込み確認読出
し後のビット線電位とを比較する。即ち、書込みを行う
メモリセルに関しては、書込みデータノードＶＲＹ1l
（図１１）がＶssであるから、もしビット線が放電され
てＶssになっていれば、それはメモリセルの書込みが不
十分であり、しきい値電圧が所望の電圧以上に正方向に
シフトしなかったことであるから、次の書込みサイクル
でもビット線がＶssが保たれる。そして、書込みが十分
に行われたメモリセルへビット線は放電されない。

【００５９】従って、次の書込みサイクルでは、このビ
ット線に関しては書込みが行われない。また、最初から
書込みを行わないメモリセルに関しては、書込みデータ
ノードＶＲＹl がＶccであるから、ビット線は再び充電
される。このとき、前書込みサイクルで、十分に書込み
が行われたメモリセルのビット線及び最初から書込みを
行わないメモリセルのビット線はＶcc−Ｖthまで充電さ
れる。ＶthはＴｒ．１（図１１）のしきい値電圧であ
る。

【００６０】次いで、書込み制御信号ＢＬＣＤl がＶss
からＶccになり、ビット線の情報をセンスアンプ兼デー
タラッチ回路に伝えると、即ち次の書込みサイクルで書
込みを行うメモリセルに関してのみ、書込みデータノー
ドＶＲＹl がＶssになる。

【００６１】そして、全ての書込みが終了したかの検知
は、一括検知回路で判定される。即ち、一括検知リセッ
ト信号ＲＳＴＩＮl がＶssになり、書込み用の一括制御
信号ＡＰＣＯＮl がＶssからＶccになると、一括検知読
出し信号ＳＥＮＳＥl にページ書込みの情況が伝達され
る。即ち、もしＳＥＮＳＥl がＶccからＶssに放電され
た場合、書込みノードＶＲＹl が少なくとも１つ以上Ｖ
ssになっていることであり、書込み動作が続行される。
そして、全ての書込みノードＶＲＹl がＶccになり、一
括検知読出し信号ＳＥＮＳＥl が放電されなくなった時
に書込み動作が終了する。

【００６２】本実施例の説明では、書込み動作及び書込
み確認読出し動作がサブアレイＡＲＹl とＡＲＹr とで
２回ずつ繰り返され、ＳＥＮＳＥl ，ＳＥＮＳＥr がＶ
ssに放電されなくなった時点で書込みを終了している。

【００６３】さて、以上のようにサブアレイＡＲＹl で
書込み動作及び書込み確認読出し動作が行れている間、
サブアレイＡＲＹr でもこれらの動作が位相をずらし
て、時間的に並列して行われる。即ち、書込みデータの
ページロードは、サブアレイＡＲＹl 用のセンスアンプ
兼データラッチ回路ＬＡ1l〜ＬＡnlにデータが書込まれ
た後も、引き続きサブアレイＡＲＹr 用のセンスアンプ
兼データラッチ回路ＬＡ1r〜ＬＡnrに入出力バッファか
ら入出力線Ｉ／Ｏ，Ｉ／ＯB を介してデータが書込まれ
る。

【００６４】そして、サブアレイＡＲＹl の場合と同様
に、サブアレイＡＲＹr の全ビット線ＢＬ1r〜ＢＬnrは
Ｖccより高い中間電位ＶＨにプリチャージ（予備充電）
され、最後のｎ番目のセンスアンプ兼データラッチ回路
ＬＡnl，ＬＡnrにデータが書込まれた後、センスアンプ
兼データラッチ回路に書込まれているデータに応じてビ
ット線が放電され、以上のように書込み動作が順次行わ
れる。その後のサブアレイＡＲＹr に関する確認読出し
の順序動作等は、サブアレイＡＲＹl のそれと同一であ
る。

【００６５】このように本実施例によれば、ＮＡＮＤセ
ルからなるアレイを２つのサブアレイＡＲＹl ，ＡＲＹ
r に分割し、一方のサブアレイで選択的に書込み動作若
しくは消去動作している間に、他方のサブアレイで選択
的に書込み確認読出し動作若しくは消去確認読出し動作
を同時に行うことにより、第１の実施例と同様に、確認
読出し動作を含めた合計の書込み，消去時間を短縮させ
ることができる。

【００６６】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例ではメモリセルアレイを２つ
に分割した例で説明したが、３つ以上に分割してもよ
い。この場合、全てのサブアレイでデータ書込み又は消
去を同時に行ってもよいし、２つのサブアレイでデータ
書込み又は消去を同時に行ってもよい。要は、少なくと
も２つのサブアレイで書込み又は消去を同時に行い、か
つ一方のサブアレイと他方のサブアレイで書込み動作又
は消去動作と書込み確認読出し動作又は消去確認読出し
動作とのタイミングをずらせばよい。

【００６７】また、メモリセルの構成は必ずしもＦＥＴ
ＭＯＳ型に限るものではなく、電気的書替え可能な構成
であればよい。さらに、複数のメモリセルを接続してメ
モリセルユニットを構成する場合、ＮＡＮＤ型に限らず
ＮＯＲ型に適用することも可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。

【００６８】

【発明の効果】以上述べたように本発明によれば、メモ
リセルアレイを少なくとも２つに分割し、異なるサブア
レイで、書込み動作又は消去動作と時間的に並列に書込
み確認読出し動作又は消去確認読出し動作と同時に行
い、結果的に高速書込み，消去が可能な不揮発性半導体
記憶装置を得ることができる。

【００６９】また、本発明によれば、データの書き換え
（消去してから書込みを行うこと）が短時間に行うこと
ができ、ＳＳＦ（ソリッドステートファイル）としての
役目を十分に果たすだけではなく、出荷前のテスト時間
が大幅に削減され、コストの低下につながる。

【図面の簡単な説明】

【図１】第１の実施例に係わる不揮発性半導体記憶装置
のブロック構成図。

【図２】２つのサブアレイにおける書込み動作と書込み
確認読出し動作とのタイミングのずれを説明するための
図。

【図３】図１の不揮発性半導体記憶装置の矢視Ａ−Ａ′
断面図。

【図４】図３の変形例を示す断面図。

【図５】サブアレイＡＲＹl 内のＮＡＮＤ型メモリセル
アレイのレイアウト図。

【図６】サブアレイＡＲＹl 内のＮＡＮＤ型メモリセル
アレイのレイアウト図。

【図７】サブアレイＡＲＹl 内のＮＡＮＤ型メモリセル
アレイのレイアウト図。

【図８】サブアレイＡＲＹr 内のＮＡＮＤ型メモリセル
アレイのレイアウト図。

【図９】サブアレイＡＲＹr 内のＮＡＮＤ型メモリセル
アレイのレイアウト図。

【図１０】サブアレイＡＲＹr 内のＮＡＮＤ型メモリセ
ルアレイのレイアウト図。

【図１１】サブアレイＡＲＹl 側のカラム系のコア部の
回路構成図。

【図１２】サブアレイＡＲＹr 側のロウデコーダ部の回
路構成図。

【図１３】第２の実施例における主要ノードの前半の動
作タイミングを示す図。

【図１４】第２の実施例における主要ノードの前半の動
作タイミングを示す図。

【図１５】第２の実施例における主要ノードの前半の動
作タイミングを示す図。

【図１６】第２の実施例における主要ノードの後半の動
作タイミングを示す図。

【図１７】第２の実施例における主要ノードの後半の動
作タイミングを示す図。

【図１８】第２の実施例における主要ノードの後半の動
作タイミングを示す図。

【符号の説明】

Ｍ11l 〜Ｍmnl ，Ｍ11r 〜Ｍmnr …メモリセルＢＬ1l〜ＢＬnl，ＢＬ1r〜ＢＬnr…ビット線ＷＬ1l〜ＷＬml，ＷＬ1r〜ＷＬmr…ワード線ＷＬ11l 〜ＷＬm8l ，ＷＬ11r 〜ＷＬm8r …ワード線ＳＧＳ1l〜ＳＧＳml，ＳＧＳ1r〜ＳＧＳmr…ソース側選
択ゲート線ＳＧＤ1l〜ＳＧＤml，ＳＧＤ1r〜ＳＧＤmr…ドレイン側
選択ゲート線ＡＲＹl ，ＡＲＹr …サブアレイＲ／Ｄ1 〜Ｒ／Ｄm …ロウデコーダ回路ＬＡ1l〜ＬＡnl，ＬＡ1r〜ＬＡnr…センスアンプ兼デー
タラッチ回路１０…ｎ型半導体基板１１，１２…サブアレイ用のｐ型ウェル１４…周辺回路用のｐ型ウェル１５…周辺回路用のｎ型ウェル

───────────────────────────────────────────────────── フロントページの続き (72)発明者舛岡富士雄神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】同一チップ上に形成された不揮発性メモリ
セルのアレイを複数に分割し、分割した複数のサブアレ
イの少なくとも２つで同時にデータ書込み又は消去を行
い、かつ任意のサブアレイのデータ書込み又は消去のタ
イミングに対し、別のサブアレイのデータ書込み又は消
去のタイミングをずらすようにしたことを特徴とする不
揮発性半導体記憶装置。
【請求項２】同一チップ上に形成された不揮発性メモリ
セルのアレイを２つに分割し、分割した各々のサブアレ
イで同時にデータ書込み又は消去を行い、かつ一方のサ
ブアレイのデータ書込み又は消去のタイミングに対し、
他方のサブアレイのデータ書込み又は消去のタイミング
をずらすようにしたことを特徴とする不揮発性半導体記
憶装置。
【請求項３】データ書込み又は消去は、データ書込み動
作又は消去動作とこれに続く書込み確認読出し動作又は
消去確認読出し動作の複数回からなり、任意のサブアレ
イにデータ書込み動作又は消去動作を行っている間に、
別のサブアレイで書込み確認読出し動作又は消去確認読
出し動作を行うことを特徴とする請求項１又は２に記載
の不揮発性半導体記憶装置。
【請求項４】複数のサブアレイはワード線を共有し、異
なるサブアレイの同一ワード線に接続されるメモリセル
対してデータ書込み又は消去を同時に行うことを特徴と
する請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】アレイを構成する不揮発性半導体メモリセ
ルは、電気的書替え可能な不揮発性メモリセルであっ
て、複数個ずつ直列接続されてＮＡＮＤセルを構成して
いることを特徴とする請求項１又は２に記載の不揮発性
半導体記憶装置。