JPH0818021A - ゲートアレイ型集積回路 - Google Patents
ゲートアレイ型集積回路Info
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- JPH0818021A JPH0818021A JP6174730A JP17473094A JPH0818021A JP H0818021 A JPH0818021 A JP H0818021A JP 6174730 A JP6174730 A JP 6174730A JP 17473094 A JP17473094 A JP 17473094A JP H0818021 A JPH0818021 A JP H0818021A
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- Japan
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- power supply
- basic cell
- cell
- supply line
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Abstract
(57)【要約】
【目的】 ＭＴ−ＣＭＯＳ回路をゲートアレイ型集積回
路で実現可能にすること。 【構成】 低しきい値電圧のＭＯＳトランジスタからな
る第１基本セル２を用いたセルアレイに隣接して、高し
きい値電圧のＭＯＳトランジスタからなる第２基本セル
３を配置して、ゲートアレイを構成する。
路で実現可能にすること。 【構成】 低しきい値電圧のＭＯＳトランジスタからな
る第１基本セル２を用いたセルアレイに隣接して、高し
きい値電圧のＭＯＳトランジスタからなる第２基本セル
３を配置して、ゲートアレイを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ方式で構
成される半導体集積回路に係り、特に低しきい値電圧の
トランジスタと高しきい値電圧のトランジスタで構成さ
れる低電圧高速動作用ＣＭＯＳ回路対応のゲートアレイ
型集積回路に関するものである。
成される半導体集積回路に係り、特に低しきい値電圧の
トランジスタと高しきい値電圧のトランジスタで構成さ
れる低電圧高速動作用ＣＭＯＳ回路対応のゲートアレイ
型集積回路に関するものである。
【０００２】
【従来の技術】ゲートアレイ方式の半導体集積回路は、
予め半導体ウエハ上に複数のトランジスタ素子よりなる
基本セルをマトリクス状に並べておき、その基本セルを
各々配線で結ぶことより、所望の回路機能を実現するも
のであり、短期間で集積回路が得られるという利点があ
る。
予め半導体ウエハ上に複数のトランジスタ素子よりなる
基本セルをマトリクス状に並べておき、その基本セルを
各々配線で結ぶことより、所望の回路機能を実現するも
のであり、短期間で集積回路が得られるという利点があ
る。
【０００３】図１０に従来のゲートアレイのＬＳＩチッ
プ１１の概略図を示す（参考文献「ＵＬＳＩ設計技
術」、菅野卓雄監修、電子情報通信学会）。このＬＳＩ
チップ１１の中央部には基本セル１２がマトリクス状に
並べられてセルアレイ１２Ａが構成され、周辺部には外
部とのインターフェースを行なう入出力バッファ用セル
列１３が配置されいている。
プ１１の概略図を示す（参考文献「ＵＬＳＩ設計技
術」、菅野卓雄監修、電子情報通信学会）。このＬＳＩ
チップ１１の中央部には基本セル１２がマトリクス状に
並べられてセルアレイ１２Ａが構成され、周辺部には外
部とのインターフェースを行なう入出力バッファ用セル
列１３が配置されいている。
【０００４】図１１は従来から用いられているＣＭＯＳ
型ゲートアレイ型の１つの基本セル１２を示す図であ
る。Ｑ１１、Ｑ１２はＰチャンネル型のＭＯＳ電界効果
トランジスタ（以下、ＭＯＳトランジスタと呼ぶ。）、
Ｑ１３、Ｑ１４はＮチャンネル型のＭＯＳトランジスタ
であり、いずれも論理ゲートを構成するトランジスタと
して用いられる。
型ゲートアレイ型の１つの基本セル１２を示す図であ
る。Ｑ１１、Ｑ１２はＰチャンネル型のＭＯＳ電界効果
トランジスタ（以下、ＭＯＳトランジスタと呼ぶ。）、
Ｑ１３、Ｑ１４はＮチャンネル型のＭＯＳトランジスタ
であり、いずれも論理ゲートを構成するトランジスタと
して用いられる。
【０００５】ここでは、Ｐ型基板内にトランジスタを作
り込む例で説明しているため、ＰチャンネルＭＯＳトラ
ンジスタＱ１１、Ｑ１２はｎウエル１２１内に形成され
る。１２２はＰチャンネルＭＯＳトランジスタのソース
又はドレインとして機能するｐ+ 領域、１２３はＮチャ
ンネルＭＯＳトランジスタのソース又はドレインとして
機能するｎ+ 領域、１２４はゲート電極である。
り込む例で説明しているため、ＰチャンネルＭＯＳトラ
ンジスタＱ１１、Ｑ１２はｎウエル１２１内に形成され
る。１２２はＰチャンネルＭＯＳトランジスタのソース
又はドレインとして機能するｐ+ 領域、１２３はＮチャ
ンネルＭＯＳトランジスタのソース又はドレインとして
機能するｎ+ 領域、１２４はゲート電極である。
【０００６】トランジスタＱ１１とＱ１２はサイズが異
なる場合もあるが、デバイス特性に重大な影響を与える
しきい値電圧は同じ値に設定されている。トランジスタ
Ｑ１３とＱ１４についても同様である。
なる場合もあるが、デバイス特性に重大な影響を与える
しきい値電圧は同じ値に設定されている。トランジスタ
Ｑ１３とＱ１４についても同様である。
【０００７】図１２に２入力ＮＡＮＤゲートを実現する
場合の結線例を、図１３にその等価回路を示す。図１２
における黒丸印はＭＯＳトランジスタのソース、ドレイ
ン、又はゲート電極へのコンタクト位置を示す。また、
Ａ１、Ａ２は入力端子、Ｙは出力端子、ＶＤＤは高電位
実電源線、ＶＳＳは低電位実電源線である。
場合の結線例を、図１３にその等価回路を示す。図１２
における黒丸印はＭＯＳトランジスタのソース、ドレイ
ン、又はゲート電極へのコンタクト位置を示す。また、
Ａ１、Ａ２は入力端子、Ｙは出力端子、ＶＤＤは高電位
実電源線、ＶＳＳは低電位実電源線である。
【０００８】ところで、近年、各種の電子機器の携帯化
の要求に応えるべく、半導体集積回路の低電圧動作化が
進められている。そのための技術として、電子情報通信
学会１９９４年春季大会講演論文集第５分冊５−１９５
頁に示されているＭＴ−ＣＭＯＳ（Multi-Threshold CM
OS）回路を例として図１４に示す。
の要求に応えるべく、半導体集積回路の低電圧動作化が
進められている。そのための技術として、電子情報通信
学会１９９４年春季大会講演論文集第５分冊５−１９５
頁に示されているＭＴ−ＣＭＯＳ（Multi-Threshold CM
OS）回路を例として図１４に示す。
【０００９】図１４において、論理回路（２入力ＮＡＮ
Ｄゲート）１４を構成するトランジスタＱ２１〜Ｑ２４
は低しきい値電圧のトランジスタである。論理回路１４
の高電位側の電源端子は高電位疑似電源線ＶＤＤＶに接
続され、低電位側の電源端子は低電位実電源端子ＶＳＳ
に接続される。高電位疑似電源線ＶＤＤＶと高電位実電
源線ＶＤＤとの間には高しきい値電圧の電源制御用のＭ
ＯＳトランジスタＱＨ１１が接続される。そして、この
ＭＯＳトランジスタＱＨ１１のゲートには、電源制御用
のスリープ信号ＳＬが入力される。
Ｄゲート）１４を構成するトランジスタＱ２１〜Ｑ２４
は低しきい値電圧のトランジスタである。論理回路１４
の高電位側の電源端子は高電位疑似電源線ＶＤＤＶに接
続され、低電位側の電源端子は低電位実電源端子ＶＳＳ
に接続される。高電位疑似電源線ＶＤＤＶと高電位実電
源線ＶＤＤとの間には高しきい値電圧の電源制御用のＭ
ＯＳトランジスタＱＨ１１が接続される。そして、この
ＭＯＳトランジスタＱＨ１１のゲートには、電源制御用
のスリープ信号ＳＬが入力される。
【００１０】動作時には、スリープ信号ＳＬを低電位に
セットする。これによってＰＭＯＳトランジスタＱＨ１
１は導通し、高電位疑似電源線ＶＤＤＶは高電位実電源
線ＶＤＤと見なすことができる。このとき、高電位疑似
電源線ＶＤＤＶに接続された論理回路１４は低しきい値
電圧のＭＯＳトランジスタＱ２１〜Ｑ２４で構成されて
いるため、１Ｖ以下の極低電圧でも高速に動作する。
セットする。これによってＰＭＯＳトランジスタＱＨ１
１は導通し、高電位疑似電源線ＶＤＤＶは高電位実電源
線ＶＤＤと見なすことができる。このとき、高電位疑似
電源線ＶＤＤＶに接続された論理回路１４は低しきい値
電圧のＭＯＳトランジスタＱ２１〜Ｑ２４で構成されて
いるため、１Ｖ以下の極低電圧でも高速に動作する。
【００１１】一般的にＭＯＳトランジスタは、そのしき
い値電圧の絶体値を下げるとリーク電流阻止能力が低下
し、スタンバイ時（遮断時）の電流が増大するという問
題がある。ＭＴ−ＣＭＯＳ回路技術ではスリープ制御と
呼ばれる電力制御機能を導入し、本問題を回避してい
る。すなわち、回路を動作させないスタイバイ時には回
路をスリープ状態にする。具体的には、スリープ信号Ｓ
Ｌを高電位にし、ＰチャンネルＭＯＳトランジスタＱＨ
１１を遮断状態にする。この結果、高電位実電源線ＶＤ
Ｄと低電位実電源線ＶＳＳとの間に、遮断された高しき
い値電圧のＰチャンネルＭＯＳトランジスタＱＨ１１が
挟まれるので、低しきい値電圧のＭＯＳトランジスタＱ
２１〜Ｑ２４で発生するであろうスタンバイリーク電流
をカットすることができ、超低電力特性を実現できる。
い値電圧の絶体値を下げるとリーク電流阻止能力が低下
し、スタンバイ時（遮断時）の電流が増大するという問
題がある。ＭＴ−ＣＭＯＳ回路技術ではスリープ制御と
呼ばれる電力制御機能を導入し、本問題を回避してい
る。すなわち、回路を動作させないスタイバイ時には回
路をスリープ状態にする。具体的には、スリープ信号Ｓ
Ｌを高電位にし、ＰチャンネルＭＯＳトランジスタＱＨ
１１を遮断状態にする。この結果、高電位実電源線ＶＤ
Ｄと低電位実電源線ＶＳＳとの間に、遮断された高しき
い値電圧のＰチャンネルＭＯＳトランジスタＱＨ１１が
挟まれるので、低しきい値電圧のＭＯＳトランジスタＱ
２１〜Ｑ２４で発生するであろうスタンバイリーク電流
をカットすることができ、超低電力特性を実現できる。
【００１２】このように、ＭＴ−ＣＭＯＳ回路技術は低
電圧高速回路技術として有望視されているが、本回路を
実際のＬＳＩで実現するためには、１つのＬＳＩチップ
上で高しきい値電圧のトランジスタと低しきい値電圧の
トランジスタが混在していなければならない。
電圧高速回路技術として有望視されているが、本回路を
実際のＬＳＩで実現するためには、１つのＬＳＩチップ
上で高しきい値電圧のトランジスタと低しきい値電圧の
トランジスタが混在していなければならない。
【００１３】
【発明が解決しようとする課題】しかしながら、簡易な
ＬＳＩ実現法として広く利用されている従来のゲートア
レイでは、Ｐチャンネル型ＭＯＳトランジスタ、Ｎチャ
ンネル型ＭＯＳトランジスタともに、各々単一のしきい
値電圧のＭＯＳトランジスタからなる基本セルをアレイ
状に配置し、構成されているだけであった。
ＬＳＩ実現法として広く利用されている従来のゲートア
レイでは、Ｐチャンネル型ＭＯＳトランジスタ、Ｎチャ
ンネル型ＭＯＳトランジスタともに、各々単一のしきい
値電圧のＭＯＳトランジスタからなる基本セルをアレイ
状に配置し、構成されているだけであった。
【００１４】本発明の目的は、ゲートアレイの利用率を
低下させることなく、異なるしきい値電圧の複数種の電
界効果トランジスタを使用したＭＴ−ＣＭＯＳ回路技術
を実現可能にしたゲートアレイ集積回路を提供すること
である。
低下させることなく、異なるしきい値電圧の複数種の電
界効果トランジスタを使用したＭＴ−ＣＭＯＳ回路技術
を実現可能にしたゲートアレイ集積回路を提供すること
である。
【００１５】
【課題を解決するための手段】この目的達成のために本
発明のゲートアレイ型集積回路は、電界効果トランジス
タで構成された第１基本セルと、該第１基本セルを構成
する電界効果トランジスタよりもしきい値電圧の絶体値
が大きい電界効果トランジスタで構成された第２基本セ
ルからなり、上記第１基本セルで少なくとも１つのセル
アレイを形成するとともに、上記第２基本セルで少なく
もと１つの他のセルアレイを形成し、上記第１基本セル
からなるセルアレイの左右上下のいずれかの端、左右両
方の端、上下両方の端、左右上下全ての端、又は内部
に、上記第２基本セルからなるセルアレイを隣接して配
置して構成した。
発明のゲートアレイ型集積回路は、電界効果トランジス
タで構成された第１基本セルと、該第１基本セルを構成
する電界効果トランジスタよりもしきい値電圧の絶体値
が大きい電界効果トランジスタで構成された第２基本セ
ルからなり、上記第１基本セルで少なくとも１つのセル
アレイを形成するとともに、上記第２基本セルで少なく
もと１つの他のセルアレイを形成し、上記第１基本セル
からなるセルアレイの左右上下のいずれかの端、左右両
方の端、上下両方の端、左右上下全ての端、又は内部
に、上記第２基本セルからなるセルアレイを隣接して配
置して構成した。
【００１６】本発明では、上記第１基本セルで論理回路
群を形成し、上記第２基本セルで該論理回路群への電源
供給を制御する電源制御回路を形成することが好まし
い。
群を形成し、上記第２基本セルで該論理回路群への電源
供給を制御する電源制御回路を形成することが好まし
い。
【００１７】また、本発明では、上記第１基本セルを構
成するトランジスタで形成され、第１、第２電源端子を
有する論理回路群と、上記第２基本セルを構成するトラ
ンジスタで形成され、上記論理回路群への電源供給を制
御する第１及び／又は第２電源制御回路と、上記論理回
路群への電源供給源となる第１、第２実電源線と、第１
及び／又は第２疑似電源線とから構成し、上記論理回路
群の上記第１電源端子に上記第１疑似電源線を接続する
とともに、上記第１疑似電源線と上記第１実電源線との
間に上記第１電源制御回路を接続し、上記論理回路群の
上記第２電源端子に、直接的に前記第２電源線を接続
し、又は上記第２疑似電源線に接続するとともに上記第
２疑似電源線と上記第２実電源線との間に上記第２電源
制御回路を接続することが好ましい。
成するトランジスタで形成され、第１、第２電源端子を
有する論理回路群と、上記第２基本セルを構成するトラ
ンジスタで形成され、上記論理回路群への電源供給を制
御する第１及び／又は第２電源制御回路と、上記論理回
路群への電源供給源となる第１、第２実電源線と、第１
及び／又は第２疑似電源線とから構成し、上記論理回路
群の上記第１電源端子に上記第１疑似電源線を接続する
とともに、上記第１疑似電源線と上記第１実電源線との
間に上記第１電源制御回路を接続し、上記論理回路群の
上記第２電源端子に、直接的に前記第２電源線を接続
し、又は上記第２疑似電源線に接続するとともに上記第
２疑似電源線と上記第２実電源線との間に上記第２電源
制御回路を接続することが好ましい。
【００１８】
【作用】本発明では、低しきい値電圧の電界効果トラン
ジスタをもつ第１基本セルからなるセルアレイに対し
て、高しきい値電圧の電界効果トランジスタをもつ第２
基本セルからなるセルアレイを隣接配置することによ
り、ゲートセルアレイでのセル利用率を低下させること
なく、高しきい値電圧のトランジスタと低しきい値電圧
のトランジスタを利用したＭＴ−ＣＭＯＳ回路を実現で
きる。
ジスタをもつ第１基本セルからなるセルアレイに対し
て、高しきい値電圧の電界効果トランジスタをもつ第２
基本セルからなるセルアレイを隣接配置することによ
り、ゲートセルアレイでのセル利用率を低下させること
なく、高しきい値電圧のトランジスタと低しきい値電圧
のトランジスタを利用したＭＴ−ＣＭＯＳ回路を実現で
きる。
【００１９】
【実施例】以下、本発明の実施例を説明する。図１はそ
の第１の実施例のゲートアレイ集積回路のＬＳＩチップ
１の概略図である。２は第１基本セルであり、低しきい
値電圧のＭＯＳトランジスタで構成される。３は第２基
本セルであり、高しきい値のＭＯＳトランジスタで構成
される。第１基本セル２はマトリクス状に配列されてセ
ルアレイ２Ａ、２Ｂ、２Ｃを構成する。その各セルアレ
イ２Ａ、２Ｂ、２Ｃには、第２基本セル３からなるセル
列（セルアレイ）３Ａ、３Ｂ、３Ｃ、３Ｄが隣接して配
置される。また、外部とのインターフェースを行なう入
出力バッファ用セル列４がＬＳＩチップ１の周辺部に配
置されている。
の第１の実施例のゲートアレイ集積回路のＬＳＩチップ
１の概略図である。２は第１基本セルであり、低しきい
値電圧のＭＯＳトランジスタで構成される。３は第２基
本セルであり、高しきい値のＭＯＳトランジスタで構成
される。第１基本セル２はマトリクス状に配列されてセ
ルアレイ２Ａ、２Ｂ、２Ｃを構成する。その各セルアレ
イ２Ａ、２Ｂ、２Ｃには、第２基本セル３からなるセル
列（セルアレイ）３Ａ、３Ｂ、３Ｃ、３Ｄが隣接して配
置される。また、外部とのインターフェースを行なう入
出力バッファ用セル列４がＬＳＩチップ１の周辺部に配
置されている。
【００２０】図２は第１基本セル２を示す図である。Ｑ
１、Ｑ２はＰチャンネル型のＭＯＳトランジスタ、Ｑ
３、Ｑ４はＮチャンネル型のＭＯＳトランジスタであっ
て、いずれのしきい値電圧も低レベルである。例えば、
ＰＭＯＳトランジスタＱ１、Ｑ２は−０．２Ｖ程度、Ｎ
ＭＯＳトランジスタＱ３、Ｑ４は０．２Ｖ程度に設定さ
れることがある。
１、Ｑ２はＰチャンネル型のＭＯＳトランジスタ、Ｑ
３、Ｑ４はＮチャンネル型のＭＯＳトランジスタであっ
て、いずれのしきい値電圧も低レベルである。例えば、
ＰＭＯＳトランジスタＱ１、Ｑ２は−０．２Ｖ程度、Ｎ
ＭＯＳトランジスタＱ３、Ｑ４は０．２Ｖ程度に設定さ
れることがある。
【００２１】ここでも、Ｐ型基板内にトランジスタを作
り込む例で説明しているため、ＰチャンネルＭＯＳトラ
ンジスタＱ１、Ｑ２はｎウエル２０１内に形成される。
２０２はＰチャンネルＭＯＳトランジスタのソース又は
ドレインとして機能するｐ+領域、２０３はＮチャンネ
ルＭＯＳトランジスタのソース又はドレインとして機能
するｎ+ 領域、２０４はゲート電極である。
り込む例で説明しているため、ＰチャンネルＭＯＳトラ
ンジスタＱ１、Ｑ２はｎウエル２０１内に形成される。
２０２はＰチャンネルＭＯＳトランジスタのソース又は
ドレインとして機能するｐ+領域、２０３はＮチャンネ
ルＭＯＳトランジスタのソース又はドレインとして機能
するｎ+ 領域、２０４はゲート電極である。
【００２２】図３は第２基本セル３を示す図ある。ＱＨ
１、ＱＨ２はＰチャンネル型のＭＯＳトランジスタであ
って、しきい値電圧は高レベルであり、例えば、−０．
７Ｖ程度に設定されることがある。
１、ＱＨ２はＰチャンネル型のＭＯＳトランジスタであ
って、しきい値電圧は高レベルであり、例えば、−０．
７Ｖ程度に設定されることがある。
【００２３】ここでも、Ｐ型基板内にトランジスタを作
り込む例で説明しているため、ＰチャンネルＭＯＳトラ
ンジスタＱＨ１、ＱＨ２はｎウエル３０１内に形成され
る。３０２はＰチャンネルＭＯＳトランジスタのソース
又はドレインとして機能するｐ+ 領域、３０３はゲート
電極である。
り込む例で説明しているため、ＰチャンネルＭＯＳトラ
ンジスタＱＨ１、ＱＨ２はｎウエル３０１内に形成され
る。３０２はＰチャンネルＭＯＳトランジスタのソース
又はドレインとして機能するｐ+ 領域、３０３はゲート
電極である。
【００２４】以上のように、予め１つのＬＳＩチップ１
内に低しきい値電圧のトランジスタ部と高しきい値電圧
のトランジスタ部とを固定して形成しておこくとによ
り、高しきい値電圧のトランジスタと低しきい値電圧の
トランジスタを利用するＭＴ−ＣＭＯＳ回路技術に対応
したゲートアレイ型集積回路が実現できる。
内に低しきい値電圧のトランジスタ部と高しきい値電圧
のトランジスタ部とを固定して形成しておこくとによ
り、高しきい値電圧のトランジスタと低しきい値電圧の
トランジスタを利用するＭＴ−ＣＭＯＳ回路技術に対応
したゲートアレイ型集積回路が実現できる。
【００２５】図４は図１内の円で囲った部分Ａの結線例
を示す図である。ここでは、第１基本セル２でＮＡＮＤ
ゲートを構成し、ＭＴ−ＣＭＯＳ回路化することを考え
る。図４において、Ａ１′、Ａ２′は第１論理回路（Ｎ
ＡＮＤゲート）の入力端子、Ｙ′は出力端子であり、ま
たＡ１、Ａ２は第２論理回路（ＮＡＮＤゲート）の入力
端子、Ｙは出力端子である。Ｑ１′、Ｑ２′、Ｑ１、Ｑ
２は各々第１基本セル２内のＰチャンネルＭＯＳトラン
ジスタ、Ｑ３′、Ｑ４′、Ｑ３、Ｑ４は各々第１基本セ
ル２内のＮチャンネルＭＯＳトランジスタであり、これ
らのトランジスタは低しきい値電圧のものである。ＱＨ
１、ＱＨ２はともに第２基本セル３内のＰチャンネルＭ
ＯＳトランジスタであり、これらのトランジスタは高し
きい値電圧のものである。黒丸印はソース、ドレイン、
又はゲート電極へのコンタクト位置を示す。また太実線
は１層目配線を示す。５は高電位実電源線ＶＤＤの２層
目の配線（点線で示す。）、６はこの２層目配線５と１
層目配線との間のスルホールである。
を示す図である。ここでは、第１基本セル２でＮＡＮＤ
ゲートを構成し、ＭＴ−ＣＭＯＳ回路化することを考え
る。図４において、Ａ１′、Ａ２′は第１論理回路（Ｎ
ＡＮＤゲート）の入力端子、Ｙ′は出力端子であり、ま
たＡ１、Ａ２は第２論理回路（ＮＡＮＤゲート）の入力
端子、Ｙは出力端子である。Ｑ１′、Ｑ２′、Ｑ１、Ｑ
２は各々第１基本セル２内のＰチャンネルＭＯＳトラン
ジスタ、Ｑ３′、Ｑ４′、Ｑ３、Ｑ４は各々第１基本セ
ル２内のＮチャンネルＭＯＳトランジスタであり、これ
らのトランジスタは低しきい値電圧のものである。ＱＨ
１、ＱＨ２はともに第２基本セル３内のＰチャンネルＭ
ＯＳトランジスタであり、これらのトランジスタは高し
きい値電圧のものである。黒丸印はソース、ドレイン、
又はゲート電極へのコンタクト位置を示す。また太実線
は１層目配線を示す。５は高電位実電源線ＶＤＤの２層
目の配線（点線で示す。）、６はこの２層目配線５と１
層目配線との間のスルホールである。
【００２６】図５は図６の構成の等価回路を示す回路図
である。第１基本セル２で構成される第１、第２論理回
路７、７′は、高電位疑似電源線ＶＤＤＶと低電位実電
源線ＶＳＳとの間に接続され、この高電位疑似電源線Ｖ
ＤＤＶと高電位実電源線ＶＤＤとの間に、第２基本セル
３で構成される電源制御回路８が接続される。ここで
は、電源制御回路８はＰチャンネルＭＯＳトランジスタ
ＱＨ１、ＱＨ２の並列接続によるトランスファゲートで
からなり、スリープ信号ＳＬによりその導通／遮断が制
御される。スリープ信号ＳＬが低電位のとき導通して電
源供給を行ない、高電位のとき遮断して電源供給を停止
する。このように、第１基本セル２により第１、第２論
理回路７、７′の部分が構成され、第２基本セル３によ
り電源制御回路８の部分が構成される。
である。第１基本セル２で構成される第１、第２論理回
路７、７′は、高電位疑似電源線ＶＤＤＶと低電位実電
源線ＶＳＳとの間に接続され、この高電位疑似電源線Ｖ
ＤＤＶと高電位実電源線ＶＤＤとの間に、第２基本セル
３で構成される電源制御回路８が接続される。ここで
は、電源制御回路８はＰチャンネルＭＯＳトランジスタ
ＱＨ１、ＱＨ２の並列接続によるトランスファゲートで
からなり、スリープ信号ＳＬによりその導通／遮断が制
御される。スリープ信号ＳＬが低電位のとき導通して電
源供給を行ない、高電位のとき遮断して電源供給を停止
する。このように、第１基本セル２により第１、第２論
理回路７、７′の部分が構成され、第２基本セル３によ
り電源制御回路８の部分が構成される。
【００２７】図６は第２実施例のＬＳＩチップ１の概略
を示す図である。これは、第１基本セル２からなる１つ
のセルアレイ２Ｄを中央に配置し、その左右両端に第２
基本セル３からなるセル列（セルアレイ）３Ａ、３Ｄを
設けた例を示である。他は図１に示した第１実施例のも
のと同様である。
を示す図である。これは、第１基本セル２からなる１つ
のセルアレイ２Ｄを中央に配置し、その左右両端に第２
基本セル３からなるセル列（セルアレイ）３Ａ、３Ｄを
設けた例を示である。他は図１に示した第１実施例のも
のと同様である。
【００２８】図７は第３実施例のＬＳＩチップ１の概略
を示す図である。これは、図６に示したものと同様に第
１基本セル２からなる１つのセルアレイ２Ｅを中央に配
置するが、その左右両端に第２基本セル３からなる２列
のセル列（セルアレイ）３Ｅ、３Ｆを設けた例を示であ
る。他は図１に示した第１実施例のものと同様である。
このセル列３Ｅ、３Ｆは３列以上のセル列であっても良
い。
を示す図である。これは、図６に示したものと同様に第
１基本セル２からなる１つのセルアレイ２Ｅを中央に配
置するが、その左右両端に第２基本セル３からなる２列
のセル列（セルアレイ）３Ｅ、３Ｆを設けた例を示であ
る。他は図１に示した第１実施例のものと同様である。
このセル列３Ｅ、３Ｆは３列以上のセル列であっても良
い。
【００２９】この場合、より多くの高しきい値電圧のト
ランジスタが使用できる。具体的には、図５の回路にお
いて、高しきい値電圧のＰチャンネルトランジスタＱＨ
１、ＱＨ２を３個以上並列接続できるので、そのトラン
ジスタのサイズを実効的に大きくできる。このように、
高しきい値電圧のトランジスタＱＨ１、ＱＨ２のサイズ
が大きくなれは、高電位疑似電源線ＶＤＤＶへの供給電
流能力が向上するため、ＭＴ−ＣＭＯＳ回路のより高速
な動作が可能となる。
ランジスタが使用できる。具体的には、図５の回路にお
いて、高しきい値電圧のＰチャンネルトランジスタＱＨ
１、ＱＨ２を３個以上並列接続できるので、そのトラン
ジスタのサイズを実効的に大きくできる。このように、
高しきい値電圧のトランジスタＱＨ１、ＱＨ２のサイズ
が大きくなれは、高電位疑似電源線ＶＤＤＶへの供給電
流能力が向上するため、ＭＴ−ＣＭＯＳ回路のより高速
な動作が可能となる。
【００３０】図８は第４の実施例のＬＳＩチップ１の概
略図である。ここでは、高しきい値電圧のトランジスタ
で構成される第２基本セル３によるセル列（セルアレ
イ）３Ｇ、３Ｈを、第１基本セル２によるセルアレイ２
Ｆの上下端部分に隣接して配置している。
略図である。ここでは、高しきい値電圧のトランジスタ
で構成される第２基本セル３によるセル列（セルアレ
イ）３Ｇ、３Ｈを、第１基本セル２によるセルアレイ２
Ｆの上下端部分に隣接して配置している。
【００３１】図９は図８の丸で囲んだＢ部分の等価回路
図である。この図９に示すように、第２基本セル３によ
るセル列３Ｇを第１基本セル２によるセルアレイ２Ｆの
上部分に隣接配置しても、ＭＴ−ＣＭＯＳ回路を構成す
ることができる。下部分に隣接配置しても同様である。
また、図示しなかったが、この第２基本セル３は端部の
みでなく中央部分に隣接配置させることもできる。
図である。この図９に示すように、第２基本セル３によ
るセル列３Ｇを第１基本セル２によるセルアレイ２Ｆの
上部分に隣接配置しても、ＭＴ−ＣＭＯＳ回路を構成す
ることができる。下部分に隣接配置しても同様である。
また、図示しなかったが、この第２基本セル３は端部の
みでなく中央部分に隣接配置させることもできる。
【００３２】なお、上記実施例はいずれも第２基本セル
３をＰチャンネルＭＯＳトランジスタで構成したものだ
けを示したが、逆に高しきい値電圧のＮチャンネルＭＯ
Ｓトランジスタのみで構成することもできる。このとき
は、上記高電位疑似電源線ＶＤＤＶに代えて低電位疑似
電源を設けて、第１基本セル２のトランジスタからなる
論理回路群の高電位側の電源端子を高電位実電源線ＶＤ
Ｄに接続し、低電位側の電源端子は低電位疑似電源線に
接続し、且つ低電位疑似電源線と低電位実電源線ＶＳＳ
との間に第２基本セルの高しきい値電圧のＮチャンネル
ＭＯＳトランジスタからなる電源制御回路を接続する。
そして、電源制御回路のＮチャンネルＭＯＳトランジス
タのゲートには、前述のスリープ信号ＳＬを反転した信
号を印加する。
３をＰチャンネルＭＯＳトランジスタで構成したものだ
けを示したが、逆に高しきい値電圧のＮチャンネルＭＯ
Ｓトランジスタのみで構成することもできる。このとき
は、上記高電位疑似電源線ＶＤＤＶに代えて低電位疑似
電源を設けて、第１基本セル２のトランジスタからなる
論理回路群の高電位側の電源端子を高電位実電源線ＶＤ
Ｄに接続し、低電位側の電源端子は低電位疑似電源線に
接続し、且つ低電位疑似電源線と低電位実電源線ＶＳＳ
との間に第２基本セルの高しきい値電圧のＮチャンネル
ＭＯＳトランジスタからなる電源制御回路を接続する。
そして、電源制御回路のＮチャンネルＭＯＳトランジス
タのゲートには、前述のスリープ信号ＳＬを反転した信
号を印加する。
【００３３】また、第２基本セル３として、高しきい値
電圧のＰチャンネルＭＯＳトランジスタと高しきい値電
圧のＮチャンネルＭＯＳトランジスタを混在させた構成
（第１基本セル２と同様の構成）をとることもできる。
このときは、高電位疑似電源線ＶＤＤＶと低電位疑似電
源を設けて、第１基本セル２のトランジスタからなる論
理回路群の高電位側の電源端子を高電位疑似電源線ＶＤ
ＤＶに接続するとともに低電位側の電源端子を低電位疑
似電源線に接続し、高電位実電源線ＶＤＤと高電位疑似
電源線ＶＤＤＶとの間に第２基本セルの高しきい値電圧
のＰチャンネルＭＯＳトランジスタからなる電源制御回
路を接続し、且つ低電位実電源線ＶＳＳと低電位疑似電
源線との間に第２基本セルの高しきい値電圧のＮチャン
ネルＭＯＳトランジスタからなる電源制御回路を接続す
る。そして、ＰチャンネルＭＯＳトランジスタからなる
電源制御回路の当該ＰチャンネルＭＯＳトランジスタの
ゲートにはスリープ信号ＳＬを、ＮチャンネルＭＯＳト
ランジスタからなる電源制御回路の当該ＮチャンネルＭ
ＯＳトランジスタのゲートにはスリープ信号ＳＬの反転
信号を印加する。
電圧のＰチャンネルＭＯＳトランジスタと高しきい値電
圧のＮチャンネルＭＯＳトランジスタを混在させた構成
（第１基本セル２と同様の構成）をとることもできる。
このときは、高電位疑似電源線ＶＤＤＶと低電位疑似電
源を設けて、第１基本セル２のトランジスタからなる論
理回路群の高電位側の電源端子を高電位疑似電源線ＶＤ
ＤＶに接続するとともに低電位側の電源端子を低電位疑
似電源線に接続し、高電位実電源線ＶＤＤと高電位疑似
電源線ＶＤＤＶとの間に第２基本セルの高しきい値電圧
のＰチャンネルＭＯＳトランジスタからなる電源制御回
路を接続し、且つ低電位実電源線ＶＳＳと低電位疑似電
源線との間に第２基本セルの高しきい値電圧のＮチャン
ネルＭＯＳトランジスタからなる電源制御回路を接続す
る。そして、ＰチャンネルＭＯＳトランジスタからなる
電源制御回路の当該ＰチャンネルＭＯＳトランジスタの
ゲートにはスリープ信号ＳＬを、ＮチャンネルＭＯＳト
ランジスタからなる電源制御回路の当該ＮチャンネルＭ
ＯＳトランジスタのゲートにはスリープ信号ＳＬの反転
信号を印加する。
【００３４】また、電源制御回路の回路形式について
は、本実施例ではトランスファゲート形式のものを示し
ているが、この形式に限られるものではない。すなわ
ち、この電源制御回路は、既存の回路設計法に基づき、
考えられられるあらゆる回路形式をとり得る。
は、本実施例ではトランスファゲート形式のものを示し
ているが、この形式に限られるものではない。すなわ
ち、この電源制御回路は、既存の回路設計法に基づき、
考えられられるあらゆる回路形式をとり得る。
【００３５】
【発明の効果】以上から本発明によれば、低しきい値電
圧の電界効果トランジスタをもつ第１基本セルからなる
セルアレイに対して、高しきい値電圧の電界効果トラン
ジスタをもつ第２基本セルからなるセルアレイを隣接配
置するので、１個のＬＳＩチップ上でセル利用率を低下
させることなく、高しきい値電圧のトランジスタと低し
きい値電圧のトランジスタを利用したＭＴ−ＣＭＯＳ回
路を実現できる。
圧の電界効果トランジスタをもつ第１基本セルからなる
セルアレイに対して、高しきい値電圧の電界効果トラン
ジスタをもつ第２基本セルからなるセルアレイを隣接配
置するので、１個のＬＳＩチップ上でセル利用率を低下
させることなく、高しきい値電圧のトランジスタと低し
きい値電圧のトランジスタを利用したＭＴ−ＣＭＯＳ回
路を実現できる。
【００３６】このＭＴ−ＣＭＯＳ回路は、第１基本セル
を論理回路群に、第２基本セルを電源制御回路に利用す
ることにより実現できる。
を論理回路群に、第２基本セルを電源制御回路に利用す
ることにより実現できる。
【図１】 本発明の第１実施例のゲートアレイのＬＳＩ
チップの概略図である。
チップの概略図である。
【図２】 同第１実施例の第１基本セルの説明図であ
る。
る。
【図３】 同第１実施例の第２基本セルの説明図であ
る。
る。
【図４】 図１のＡ部分の結線例を示すセルの説明図で
ある。
ある。
【図５】 図４に示すセルの等価回路の回路図である。
【図６】 第２実施例のゲートアレイのＬＳＩチップの
概略図である。
概略図である。
【図７】 第３実施例のゲートアレイのＬＳＩチップの
概略図である。
概略図である。
【図８】 第４実施例のゲートアレイのＬＳＩチップの
概略図である。
概略図である。
【図９】 図８のＢ部分の等価回路の回路図である。
【図１０】 従来のゲートアレイのＬＳＩチップの概略
図である。
図である。
【図１１】 図１０の基本セルの説明図である。
【図１２】 図１１の基本セルを使用した２入力ＮＡＮ
Ｄゲートの結線例を示す説明図である。
Ｄゲートの結線例を示す説明図である。
【図１３】 図１２の等価回路の回路図である。
【図１４】 ＭＴ−ＣＭＯＳ回路技術の回路図である。
１：ＬＳＩチップ ２：第１基本セル、２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２
Ｆ：セルアレイ、２０１：ｎウエル、２０２：ｐ+ 領
域、２０３：ｎ+ 領域、２０４：ゲート電極 ３：第２基本セル、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３
Ｆ、３Ｇ、３Ｈ：セル列（セルアレイ）、３０１：ｎウ
エル、３０２：ｐ+ 領域、３０３：ゲート電極 ４：入出力バッファ用セル列 ５：２層目配線 ６：スルホール ７、７′：論理回路 ８：電源制御回路 １１：ＬＳＩチップ １２：基本セル、１２１：ｎウエル、１２２：ｐ+ 領
域、１２３：ｎ+ 領域、１２４：ゲート電極、１２Ａ：
セルアレイ １３：入出力バッファ用セル列 １４：論理回路 Ｑ１〜Ｑ４、Ｑ１′〜Ｑ４′、Ｑ１１〜Ｑ１４、Ｑ２１
〜Ｑ２４：低しきい値電圧のＭＯＳトランジスタ ＱＨ１、ＱＨ２、ＱＨ１１：高しきい値のＰチャンネル
ＭＯＳトランジスタ ＶＤＤ：高電位実電源線 ＶＤＤＶ：高電位疑似電源線 ＶＳＳ：低電位実電源線
Ｆ：セルアレイ、２０１：ｎウエル、２０２：ｐ+ 領
域、２０３：ｎ+ 領域、２０４：ゲート電極 ３：第２基本セル、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３
Ｆ、３Ｇ、３Ｈ：セル列（セルアレイ）、３０１：ｎウ
エル、３０２：ｐ+ 領域、３０３：ゲート電極 ４：入出力バッファ用セル列 ５：２層目配線 ６：スルホール ７、７′：論理回路 ８：電源制御回路 １１：ＬＳＩチップ １２：基本セル、１２１：ｎウエル、１２２：ｐ+ 領
域、１２３：ｎ+ 領域、１２４：ゲート電極、１２Ａ：
セルアレイ １３：入出力バッファ用セル列 １４：論理回路 Ｑ１〜Ｑ４、Ｑ１′〜Ｑ４′、Ｑ１１〜Ｑ１４、Ｑ２１
〜Ｑ２４：低しきい値電圧のＭＯＳトランジスタ ＱＨ１、ＱＨ２、ＱＨ１１：高しきい値のＰチャンネル
ＭＯＳトランジスタ ＶＤＤ：高電位実電源線 ＶＤＤＶ：高電位疑似電源線 ＶＳＳ：低電位実電源線
Claims (3)
- 【請求項１】電界効果トランジスタで構成された第１基
本セルと、該第１基本セルを構成する電界効果トランジ
スタよりもしきい値電圧の絶体値が大きい電界効果トラ
ンジスタで構成された第２基本セルからなり、 上記第１基本セルで少なくとも１つのセルアレイを形成
するとともに、上記第２基本セルで少なくもと１つの他
のセルアレイを形成し、上記第１基本セルからなるセル
アレイの左右上下のいずれかの端、左右両方の端、上下
両方の端、左右上下全ての端、又は内部に、上記第２基
本セルからなるセルアレイを隣接して配置したことを特
徴とするゲートアレイ型集積回路。 - 【請求項２】上記第１基本セルで論理回路群を形成し、
上記第２基本セルで該論理回路群への電源供給を制御す
る電源制御回路を形成したことを特徴とする請求項１に
記載のゲートアレイ型集積回路。 - 【請求項３】上記第１基本セルを構成するトランジスタ
で形成され、第１、第２電源端子を有する論理回路群
と、 上記第２基本セルを構成するトランジスタで形成され、
上記論理回路群への電源供給を制御する第１及び／又は
第２電源制御回路と、 上記論理回路群への電源供給源となる第１、第２実電源
線と、 第１及び／又は第２疑似電源線とから構成され、 上記論理回路群の上記第１電源端子に上記第１疑似電源
線を接続するとともに、上記第１疑似電源線と上記第１
実電源線との間に上記第１電源制御回路を接続し、 上記論理回路群の前記第２電源端子に、直接的に上記第
２電源線を接続し、又は上記第２疑似電源線に接続する
とともに上記第２疑似電源線と上記第２実電源線との間
に上記第２電源制御回路を接続したことを特徴とする請
求項１に記載のゲートアレイ型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174730A JPH0818021A (ja) | 1994-07-04 | 1994-07-04 | ゲートアレイ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174730A JPH0818021A (ja) | 1994-07-04 | 1994-07-04 | ゲートアレイ型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818021A true JPH0818021A (ja) | 1996-01-19 |
Family
ID=15983661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174730A Withdrawn JPH0818021A (ja) | 1994-07-04 | 1994-07-04 | ゲートアレイ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818021A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168209A (ja) * | 1999-12-09 | 2001-06-22 | Univ Kinki | Ｃｍｏｓ集積回路及びその自動設計法 |
| US6653693B1 (en) | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6785877B1 (en) | 1999-06-28 | 2004-08-31 | Nec Electronics Corporation | Standard cell, standard cell array, and system and method for placing and routing standard cells |
| KR100506644B1 (ko) * | 1996-11-20 | 2006-01-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체집적회로및메모리의디코드회로 |
| US7265396B2 (en) | 2004-01-07 | 2007-09-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100780750B1 (ko) * | 2006-05-11 | 2007-11-30 | 한국과학기술원 | 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치 |
| CN109962072A (zh) * | 2017-12-22 | 2019-07-02 | 瑞萨电子株式会社 | 半导体装置 |
-
1994
- 1994-07-04 JP JP6174730A patent/JPH0818021A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506644B1 (ko) * | 1996-11-20 | 2006-01-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체집적회로및메모리의디코드회로 |
| US6653693B1 (en) | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6785877B1 (en) | 1999-06-28 | 2004-08-31 | Nec Electronics Corporation | Standard cell, standard cell array, and system and method for placing and routing standard cells |
| JP2001168209A (ja) * | 1999-12-09 | 2001-06-22 | Univ Kinki | Ｃｍｏｓ集積回路及びその自動設計法 |
| US7265396B2 (en) | 2004-01-07 | 2007-09-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100780750B1 (ko) * | 2006-05-11 | 2007-11-30 | 한국과학기술원 | 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치 |
| CN109962072A (zh) * | 2017-12-22 | 2019-07-02 | 瑞萨电子株式会社 | 半导体装置 |
| JP2019114641A (ja) * | 2017-12-22 | 2019-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN109962072B (zh) * | 2017-12-22 | 2023-08-15 | 瑞萨电子株式会社 | 半导体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |