JPH0548052A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0548052A JPH0548052A JP3208082A JP20808291A JPH0548052A JP H0548052 A JPH0548052 A JP H0548052A JP 3208082 A JP3208082 A JP 3208082A JP 20808291 A JP20808291 A JP 20808291A JP H0548052 A JPH0548052 A JP H0548052A
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- Japan
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- gate
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- effect transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】マスタ−スライス方式の半導体装置において、
基本セルを各導電型４トランジスタで構成し、そのうち
２つずつのトランジスタのゲ−ト電極を１つのゲ−ト端
子取り出し部に接続し、かつ４つのトランジスタは一方
のソ−ス・ドレイン領域を共有する構造とし、かつその
領域上に電源配線と電源配線に接続するためのコンタク
トホ−ルを配置するための領域をもたせる。 【効果】１つの基本セルを用いて省消費電力型のマクロ
セルと高駆動型のマクロセルを使用トランジスタ数を変
更することなく構成することができる。
基本セルを各導電型４トランジスタで構成し、そのうち
２つずつのトランジスタのゲ−ト電極を１つのゲ−ト端
子取り出し部に接続し、かつ４つのトランジスタは一方
のソ−ス・ドレイン領域を共有する構造とし、かつその
領域上に電源配線と電源配線に接続するためのコンタク
トホ−ルを配置するための領域をもたせる。 【効果】１つの基本セルを用いて省消費電力型のマクロ
セルと高駆動型のマクロセルを使用トランジスタ数を変
更することなく構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
基本セル構造に関する。
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
基本セル構造に関する。
【０００２】
【従来の技術】従来のマスタ−スライス半導体装置で
は、図４に示すように、基本セルはソ−ス・ドレイン領
域を共有する、２つあるいはそれ以上の併設されたトラ
ンジスタから構成され、各導電型のトランジスタにおけ
るチャネル幅は同一であった。
は、図４に示すように、基本セルはソ−ス・ドレイン領
域を共有する、２つあるいはそれ以上の併設されたトラ
ンジスタから構成され、各導電型のトランジスタにおけ
るチャネル幅は同一であった。
【０００３】
【発明が解決しようとする課題】近年より一層の微細化
が進む中で、マスタ−スライス方式の半導体装置に対し
ても、より高速、高集積が求められている。ところが高
集積になればなるほどチップ内で消費される電力は増加
してゆかざるを得ない。
が進む中で、マスタ−スライス方式の半導体装置に対し
ても、より高速、高集積が求められている。ところが高
集積になればなるほどチップ内で消費される電力は増加
してゆかざるを得ない。
【０００４】しかし従来の基本セルではチャネル幅が１
種のみであるため、同一論理のマクロセルにおいては１
種のみの消費電力を持たせることしかでない。
種のみであるため、同一論理のマクロセルにおいては１
種のみの消費電力を持たせることしかでない。
【０００５】通常省消費電力を目指した基本セルはチャ
ネル幅を小さくするが、このことは同時に駆動能力の低
下を招き、省消費電力と高速性を１種類の基本セルで同
時に満たすことは不可能であった。
ネル幅を小さくするが、このことは同時に駆動能力の低
下を招き、省消費電力と高速性を１種類の基本セルで同
時に満たすことは不可能であった。
【０００６】そこで本発明はこのような問題を解決する
ものであり、その目的とするところは、基本セルを各導
電型４トランジスタで構成し、そのうち２つずつのトラ
ンジスタのゲ−ト電極を１つのゲ−ト端子取り出し部に
接続し、かつ４つのトランジスタは一方のソ−ス・ドレ
イン領域を共有する構造とし、かつその領域上に電源配
線と電源配線に接続するためのコンタクトホ−ルを配置
するための領域をもたせることによって省消費電力と高
速性を同時に満たす半導体装置を供給することにある。
ものであり、その目的とするところは、基本セルを各導
電型４トランジスタで構成し、そのうち２つずつのトラ
ンジスタのゲ−ト電極を１つのゲ−ト端子取り出し部に
接続し、かつ４つのトランジスタは一方のソ−ス・ドレ
イン領域を共有する構造とし、かつその領域上に電源配
線と電源配線に接続するためのコンタクトホ−ルを配置
するための領域をもたせることによって省消費電力と高
速性を同時に満たす半導体装置を供給することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
入出力セルが複数個配列されて外部セル領域をなし、基
本セルが複数個配列されて内部セル領域をなし、複数の
前記基本セルと複数層からなる配線層によりマクロセル
が構成されるマスタ−スライス半導体装置において、前
記基本セルにおける、第１導電型の第１の絶縁ゲ−ト型
電界効果トランジスタと、第１導電型の第２の絶縁ゲ−
ト型電界効果トランジスタのゲ−ト電極は第１のゲ−ト
端子取り出し部に接続され、前記基本セルにおける、第
１導電型の第３の絶縁ゲ−ト型電界効果トランジスタ
と、第１導電型の第４の絶縁ゲ−ト型電界効果トランジ
スタのゲ−ト電極は第２のゲ−ト端子取り出し部に接続
され、前記第１導電型の第１、第２、第３、第４の絶縁
ゲ−ト型電界効果トランジスタは各々一方のソ−ス・ド
レイン領域を共有し、前記基本セルにおける、第２導電
型の第１の絶縁ゲ−ト型電界効果トランジスタと、第２
導電型の第２の絶縁ゲ−ト型電界効果トランジスタのゲ
−ト電極は第３のゲ−ト端子取り出し部に接続され、前
記基本セルにおける、第２導電型の第３の絶縁ゲ−ト型
電界効果トランジスタと、第２導電型の第４の絶縁ゲ−
ト型電界効果トランジスタのゲ−ト電極は第４のゲ−ト
端子取り出し部に接続され、前記第２導電型の第１、第
２、第３、第４の絶縁ゲ−ト型電界効果トランジスタは
各々一方のソ−ス・ドレイン領域を共有し、前記第１導
電型の第１、第２、第３、第４の絶縁ゲ−ト型電界効果
トランジスタのソ−ス・ドレイン領域上には第１の電源
配線が配置され、前記第１の電源配線下のソ−ス・ドレ
イン領域は少なくとも１つのコンタクトホ−ルを配置し
うる領域を有し、前記第２導電型の第１、第２、第３、
第４の絶縁ゲ−ト型電界効果トランジスタのソ−ス・ド
レイン領域上には第２の電源配線が配置され、前記第２
の電源配線下のソ−ス・ドレイン領域は少なくとも１つ
のコンタクトホ−ルを配置しうる領域を有することを特
徴とする。
入出力セルが複数個配列されて外部セル領域をなし、基
本セルが複数個配列されて内部セル領域をなし、複数の
前記基本セルと複数層からなる配線層によりマクロセル
が構成されるマスタ−スライス半導体装置において、前
記基本セルにおける、第１導電型の第１の絶縁ゲ−ト型
電界効果トランジスタと、第１導電型の第２の絶縁ゲ−
ト型電界効果トランジスタのゲ−ト電極は第１のゲ−ト
端子取り出し部に接続され、前記基本セルにおける、第
１導電型の第３の絶縁ゲ−ト型電界効果トランジスタ
と、第１導電型の第４の絶縁ゲ−ト型電界効果トランジ
スタのゲ−ト電極は第２のゲ−ト端子取り出し部に接続
され、前記第１導電型の第１、第２、第３、第４の絶縁
ゲ−ト型電界効果トランジスタは各々一方のソ−ス・ド
レイン領域を共有し、前記基本セルにおける、第２導電
型の第１の絶縁ゲ−ト型電界効果トランジスタと、第２
導電型の第２の絶縁ゲ−ト型電界効果トランジスタのゲ
−ト電極は第３のゲ−ト端子取り出し部に接続され、前
記基本セルにおける、第２導電型の第３の絶縁ゲ−ト型
電界効果トランジスタと、第２導電型の第４の絶縁ゲ−
ト型電界効果トランジスタのゲ−ト電極は第４のゲ−ト
端子取り出し部に接続され、前記第２導電型の第１、第
２、第３、第４の絶縁ゲ−ト型電界効果トランジスタは
各々一方のソ−ス・ドレイン領域を共有し、前記第１導
電型の第１、第２、第３、第４の絶縁ゲ−ト型電界効果
トランジスタのソ−ス・ドレイン領域上には第１の電源
配線が配置され、前記第１の電源配線下のソ−ス・ドレ
イン領域は少なくとも１つのコンタクトホ−ルを配置し
うる領域を有し、前記第２導電型の第１、第２、第３、
第４の絶縁ゲ−ト型電界効果トランジスタのソ−ス・ド
レイン領域上には第２の電源配線が配置され、前記第２
の電源配線下のソ−ス・ドレイン領域は少なくとも１つ
のコンタクトホ−ルを配置しうる領域を有することを特
徴とする。
【０００８】
【実施例】図１は本発明による半導体装置の基本セルの
実施例の図である。Ｐチャネル絶縁ゲ−ト型電界効果ト
ランジスタ１０１、１０２、１０３、１０４はソ−ス・
ドレイン領域１０７を共有し、トランジスタ１０１及び
１０２はゲ−ト端子取り出し部１０５と同層によって接
続されて形成され、同じくトランジスタ１０３と１０４
は端子取り出し部１０６と同層で接続されている。Ｐチ
ャネル、Ｎチャネル各４つのトランジスタ上には第１層
配線からなるＶＤＤおよびＶＳＳ電源配線がそれぞれ配
置され、コンタクトホ−ルを配置するための領域１０
８、１０９、１１０、１１１、１１２、１１３にコンタ
クトホ−ルを配置することによってその領域をソ−スと
して使用することができる。
実施例の図である。Ｐチャネル絶縁ゲ−ト型電界効果ト
ランジスタ１０１、１０２、１０３、１０４はソ−ス・
ドレイン領域１０７を共有し、トランジスタ１０１及び
１０２はゲ−ト端子取り出し部１０５と同層によって接
続されて形成され、同じくトランジスタ１０３と１０４
は端子取り出し部１０６と同層で接続されている。Ｐチ
ャネル、Ｎチャネル各４つのトランジスタ上には第１層
配線からなるＶＤＤおよびＶＳＳ電源配線がそれぞれ配
置され、コンタクトホ−ルを配置するための領域１０
８、１０９、１１０、１１１、１１２、１１３にコンタ
クトホ−ルを配置することによってその領域をソ−スと
して使用することができる。
【０００９】ここで電源配線はとくに第１層配線に限る
ものではなく、第２層配線を電源配線に使用し、この電
源配線とソ−ス領域とを第１層配線およびコンタクトホ
−ルを使用して接続してもかまわない。図１（ｂ）およ
び図１（ｃ）はそれぞれ図１におけるＡ−Ａ’、Ｂ−
Ｂ’での断面図である。トランジスタ１０１と１０２と
の間はフィ−ルド酸化膜１２０により分離されている。
ものではなく、第２層配線を電源配線に使用し、この電
源配線とソ−ス領域とを第１層配線およびコンタクトホ
−ルを使用して接続してもかまわない。図１（ｂ）およ
び図１（ｃ）はそれぞれ図１におけるＡ−Ａ’、Ｂ−
Ｂ’での断面図である。トランジスタ１０１と１０２と
の間はフィ−ルド酸化膜１２０により分離されている。
【００１０】図２（ａ）はこの基本セルを使用して２入
力ＮＡＮＤを構成した図である。２０１は第１層配線か
らなるＶＤＤ電源配線、２０２は同じくＶＳＳ電源配線
であり、２０３は第１層配線、２０４はゲ−ト端子取り
出し部あるいはソ−ス・ドレイン領域と第１層配線とを
接続するコンタクトホ−ルである。
力ＮＡＮＤを構成した図である。２０１は第１層配線か
らなるＶＤＤ電源配線、２０２は同じくＶＳＳ電源配線
であり、２０３は第１層配線、２０４はゲ−ト端子取り
出し部あるいはソ−ス・ドレイン領域と第１層配線とを
接続するコンタクトホ−ルである。
【００１１】このときソ−ス・ドレイン領域２０５、２
０６、２１０、２１１、２１３、２１４は各々電源配線
と接続されソ−スとして使用され、２０９および２１２
はドレインとして使用されているがソ−ス・ドレイン領
域２０８は使用されていない。したがって消費電力とし
てはソ−ス・ドレイン領域２０８の分だけ充放電電流か
軽減され、マクロセルとしての消費電力を小さくするこ
とができる。
０６、２１０、２１１、２１３、２１４は各々電源配線
と接続されソ−スとして使用され、２０９および２１２
はドレインとして使用されているがソ−ス・ドレイン領
域２０８は使用されていない。したがって消費電力とし
てはソ−ス・ドレイン領域２０８の分だけ充放電電流か
軽減され、マクロセルとしての消費電力を小さくするこ
とができる。
【００１２】これに対し図２（ｂ）ではソ−ス・ドレイ
ン領域２０８もドレインとして使用することによって駆
動能力を損なわないマクロセルとして使用することがで
きる。
ン領域２０８もドレインとして使用することによって駆
動能力を損なわないマクロセルとして使用することがで
きる。
【００１３】図３（ａ）および図３（ｂ）は同じく本発
明による基本セルによってインバ−タを構成した例であ
る。図３（ａ）ではソ−ス・ドレイン領域３０５および
３１１をそれぞれソ−スとし３０４および３０８のみを
ドレインとして使用しているためドレイン面積を小さく
することができ消費電力を抑えることができる。ところ
が図３（ｂ）ではソ−ス・ドレイン領域３０３および３
０９をもドレインとして使用することによって高駆動用
のマクロセルを構成している。
明による基本セルによってインバ−タを構成した例であ
る。図３（ａ）ではソ−ス・ドレイン領域３０５および
３１１をそれぞれソ−スとし３０４および３０８のみを
ドレインとして使用しているためドレイン面積を小さく
することができ消費電力を抑えることができる。ところ
が図３（ｂ）ではソ−ス・ドレイン領域３０３および３
０９をもドレインとして使用することによって高駆動用
のマクロセルを構成している。
【００１４】
【発明の効果】以上に示したように、基本セルを各導電
型４トランジスタで構成し、そのうち２つずつのトラン
ジスタのゲ−ト電極を１つのゲ−ト端子取り出し部に接
続し、かつ４つのトランジスタは一方のソ−ス・ドレイ
ン領域を共有する構造とし、かつその領域上に電源配線
と電源配線に接続するためのコンタクトホ−ルを配置す
るための領域をもたせることにより、ソ−スドレイン領
域を使用するか否かの選択のみで同一論理かつ同一基本
セルでありながら省消費電力用マクロセルと高駆動用マ
クロセルを構成することが可能となる。従ってチップ全
体の消費電力を低く抑えたい場合には、省消費電力用の
マクロセルを使用し、消費電力を低く抑える必要がな
く、高駆動かつ高速な構成としたい場合には高駆動用マ
クロセルを使用することによって、より多様化した回路
構成を１つの基本セルで実現することができる。
型４トランジスタで構成し、そのうち２つずつのトラン
ジスタのゲ−ト電極を１つのゲ−ト端子取り出し部に接
続し、かつ４つのトランジスタは一方のソ−ス・ドレイ
ン領域を共有する構造とし、かつその領域上に電源配線
と電源配線に接続するためのコンタクトホ−ルを配置す
るための領域をもたせることにより、ソ−スドレイン領
域を使用するか否かの選択のみで同一論理かつ同一基本
セルでありながら省消費電力用マクロセルと高駆動用マ
クロセルを構成することが可能となる。従ってチップ全
体の消費電力を低く抑えたい場合には、省消費電力用の
マクロセルを使用し、消費電力を低く抑える必要がな
く、高駆動かつ高速な構成としたい場合には高駆動用マ
クロセルを使用することによって、より多様化した回路
構成を１つの基本セルで実現することができる。
【図１】本発明による基本セルの図とその断面図であ
る。
る。
【図２】本発明による基本セルを用いて省消費電力用２
入力ＮＡＮＤと高駆動用２入力ＮＡＮＤを構成した図で
ある。
入力ＮＡＮＤと高駆動用２入力ＮＡＮＤを構成した図で
ある。
【図３】本発明による基本セルを用いて省消費電力用イ
ンバ−タと高駆動用インバ−タを構成した図である。
ンバ−タと高駆動用インバ−タを構成した図である。
【図４】従来の４トランジスタと６トランジスタ構成の
基本セルの図である。
基本セルの図である。
１０１：第１のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０２：第２のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０３：第３のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０４：第４のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０５：第１のゲ−ト端子取り出し部 １０６：第２のゲ−ト端子取り出し部 １０７：ソ−ス・ドレイン領域 １０８〜１１３：コンタクトホ−ル配置領域 １１４：ＶＤＤ電源配線 １１５：ゲ−ト電極 １１６：ゲ−ト酸化膜 １１７：拡散 １１８：ウエル １１９：基板 １２０：フィ−ルド酸化膜 ２０１：ＶＤＤ電源配線 ２０２：ＶＳＳ電源配線 ２０３：コンタクトホ−ル ２０４：第１層配線 ２０５〜２１４：ソ−ス・ドレイン領域 ２１５：ビアコンタクト ２１６：第２層配線 ３０１：ＶＤＤ電源配線 ３０２：ＶＳＳ電源配線 ３０３：コンタクトホ−ル ３０４：第１層配線 ３０５〜３１４：ソ−ス・ドレイン領域 ３１５：ビアコンタクト ３１６：第２層配線 ４０１：ゲ−ト電極 ４０２：ソ−ス・ドレイン領域
ジスタ １０２：第２のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０３：第３のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０４：第４のＰチャネル絶縁ゲ−ト型電界効果トラン
ジスタ １０５：第１のゲ−ト端子取り出し部 １０６：第２のゲ−ト端子取り出し部 １０７：ソ−ス・ドレイン領域 １０８〜１１３：コンタクトホ−ル配置領域 １１４：ＶＤＤ電源配線 １１５：ゲ−ト電極 １１６：ゲ−ト酸化膜 １１７：拡散 １１８：ウエル １１９：基板 １２０：フィ−ルド酸化膜 ２０１：ＶＤＤ電源配線 ２０２：ＶＳＳ電源配線 ２０３：コンタクトホ−ル ２０４：第１層配線 ２０５〜２１４：ソ−ス・ドレイン領域 ２１５：ビアコンタクト ２１６：第２層配線 ３０１：ＶＤＤ電源配線 ３０２：ＶＳＳ電源配線 ３０３：コンタクトホ−ル ３０４：第１層配線 ３０５〜３１４：ソ−ス・ドレイン領域 ３１５：ビアコンタクト ３１６：第２層配線 ４０１：ゲ−ト電極 ４０２：ソ−ス・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/173 7827−5Ｊ 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ
Claims (2)
- 【請求項１】入出力セルが複数個配列されて外部セル領
域をなし、基本セルが複数個配列されて内部セル領域を
なし、複数の前記基本セルと複数層からなる配線層によ
りマクロセルが構成されるマスタ−スライス半導体装置
において、前記基本セルにおける、第１導電型の第１の
絶縁ゲ−ト型電界効果トランジスタと、第１導電型の第
２の絶縁ゲ−ト型電界効果トランジスタのゲ−ト電極は
第１のゲ−ト端子取り出し部に接続され、前記基本セル
における、第１導電型の第３の絶縁ゲ−ト型電界効果ト
ランジスタと、第１導電型の第４の絶縁ゲ−ト型電界効
果トランジスタのゲ−ト電極は第２のゲ−ト端子取り出
し部に接続され、前記第１導電型の第１、第２、第３、
第４の絶縁ゲ−ト型電界効果トランジスタは各々一方の
ソ−ス・ドレイン領域を共有し、前記基本セルにおけ
る、第２導電型の第１の絶縁ゲ−ト型電界効果トランジ
スタと、第２導電型の第２の絶縁ゲ−ト型電界効果トラ
ンジスタのゲ−ト電極は第３のゲ−ト端子取り出し部に
接続され、前記基本セルにおける、第２導電型の第３の
絶縁ゲ−ト型電界効果トランジスタと、第２導電型の第
４の絶縁ゲ−ト型電界効果トランジスタのゲ−ト電極は
第４のゲ−ト端子取り出し部に接続され、前記第２導電
型の第１、第２、第３、第４の絶縁ゲ−ト型電界効果ト
ランジスタは各々一方のソ−ス・ドレイン領域を共有し
ていることを特徴とする半導体装置。 - 【請求項２】前記第１導電型の第１、第２、第３、第４
の絶縁ゲ−ト型電界効果トランジスタのソ−ス・ドレイ
ン領域上には第１の電源配線が配置され、前記第１の電
源配線下のソ−ス・ドレイン領域は少なくとも１つのコ
ンタクトホ−ルを配置しうる領域を有し、前記第２導電
型の第１、第２、第３、第４の絶縁ゲ−ト型電界効果ト
ランジスタのソ−ス・ドレイン領域上には第２の電源配
線が配置され、前記第２の電源配線下のソ−ス・ドレイ
ン領域は少なくとも１つのコンタクトホ−ルを配置しう
る領域を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208082A JPH0548052A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208082A JPH0548052A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548052A true JPH0548052A (ja) | 1993-02-26 |
Family
ID=16550347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208082A Pending JPH0548052A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740937B1 (en) | 2000-06-05 | 2004-05-25 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
| CN115796103A (zh) * | 2021-09-10 | 2023-03-14 | 长鑫存储技术有限公司 | Sram存储单元版图及设计方法、电路、半导体结构、存储器 |
-
1991
- 1991-08-20 JP JP3208082A patent/JPH0548052A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740937B1 (en) | 2000-06-05 | 2004-05-25 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US6849903B2 (en) | 2000-06-05 | 2005-02-01 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7005709B2 (en) | 2000-06-05 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7291889B2 (en) | 2000-06-05 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Basic cells configurable into different types of semiconductor integrated circuits |
| US7940121B2 (en) | 2007-12-19 | 2011-05-10 | Panasonic Corporation | Operational amplifier and pipeline AD converter |
| CN115796103A (zh) * | 2021-09-10 | 2023-03-14 | 长鑫存储技术有限公司 | Sram存储单元版图及设计方法、电路、半导体结构、存储器 |
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