JPH08180671A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 強誘電体キャパシタを有するＤＲＡＭ型不揮
発性メモリセルの非選択状態におけるキャパシタの分極
の誤反転による記憶データの破壊を防止する。 【構成】 強誘電体膜を第１，第２電極で挟持してなる
キャパシタＣ１１と、キャパシタの第２電極に並列に接
続されるＮチャネル型トランジスタＴ１１及びＰチャネ
ル型トランジスタＴ１２とを設ける。第１電極にセルプ
レート線ＣＰを接続し、第２電極に２つのトランジスタ
Ｔ１１，Ｔ１２を介してビット線ＢＬを接続し、各トラ
ンジスタＴ１１，Ｔ１２のゲートにワード線ＷＬを接続
する。第２電極−各トランジスタＴ１１，Ｔ１２間のノ
ードと接地電源との間をトランジスタＴ１３を介して接
続し、非選択時には、トランジスタＴ１１，Ｔ１２をＯ
ＦＦ状態に、トランジスタＴ１３をＯＮ状態にする。こ
れにより、キャパシタＣ１１の第２電極における電位を
固定し、誤反転を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体膜を有するキ
ャパシタをメモリセルに配置してなる半導体記憶装置に
係り、特にメモリセルの非選択状態における記憶データ
の破壊を防止するための対策に関する。

【０００２】

【従来の技術】従来、半導体記憶装置において、内部に
形成されたキャパシタに電荷を蓄積しその電荷の有無に
よりデータを記憶する方式の装置が主に用いられてい
る。このような半導体記憶装置は、一般にダイナミック
方式メモリ（以下ＤＲＡＭ）と呼ばれ、そのキャパシタ
の絶縁膜としてシリコン酸化膜が用いられてきた。近
年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜
として用いることによりデータの記憶を不揮発にしよう
とする半導体記憶装置が知られている。

【０００３】図１０は、強誘電体に印加される電圧とこ
の強誘電体の自己分極との関係を示す図である。同図に
示すように、強誘電体の分極状態の遷移はいわゆるヒス
テリシス特性を示し、強誘電体にかかる電圧が零となっ
た際（同図の点Ｓ２の状態）にも強誘電体には残留分極
Ｐｒが残る。このような強誘電体材料からなる膜で半導
体記憶装置のキャパシタの容量部を構成すると、電圧が
印加されなくなった後もキャパシタにデータを保持する
ことが可能となり、データの記憶の不揮発性を実現する
ことができる。

【０００４】以下、強誘電体膜を有するキャパシタを備
えた従来の半導体記憶装置について、図面を用いて説明
する。

【０００５】図９は、上記従来の半導体記憶装置１の構
成を示す電気回路図である。同図において、半導体記憶
装置１は、１ビットのデータを記憶するメモリセル２、
３と、ダミーセル４、５と、センスアンプ６と、メモリ
セル２、３にデータをそれぞれ書き込んだり、メモリセ
ル２、３からデータをそれぞれ読み出すためのビット線
ＢＬＢ１、ＢＬＢ２と、メモリセル２、３をそれぞれ選
択するためのワード線ＷＬＢ１、ＷＬＢ２と、セルプレ
ート線ＣＰＢと、ダミーワード線ＤＷＬ１、ＤＷＬ２と
を備えている。

【０００６】上記メモリセル２、３は、強誘電体膜を２
つの電極で挟持してなるメモリセルキャパシタＣ１、Ｃ
２と、電界効果型ＭＯＳトランジスタからなるパストラ
ンジスタＴ１、Ｔ２とをそれぞれ有している。同様に、
ダミーセル４、５は強誘電体膜を２つの電極で挟持して
なるダミーセルキャパシタＣ３、Ｃ４と、パストランジ
スタＴ３、Ｔ４とをそれぞれ有している。このメモリセ
ルキャパシタＣ１、Ｃ２およびダミーセルキャパシタＣ
３、Ｃ４の各電極のうち１つの電極は、いずれも共通の
セルプレート線ＣＰＢと接続されている。そして、トラ
ンジスタＴ１、Ｔ２がオンのときつまり配置されるメモ
リセル２，３が選択されたときには、メモリセルキャパ
シタＣ１、Ｃ２とビット線ＢＬＢ１、ＢＬＢ２との間が
導通状態になり、トランジスタＴ３、Ｔ４がＯＮ状態の
ときに、ダミーセルキャパシタＣ３、Ｃ４とビット線Ｂ
ＬＢ２、ＢＬＢ１との間が導通状態になる。

【０００７】次に、以上のような半導体記憶装置１の書
き込み動作を説明する。たとえば、メモリセル２にデー
タ“１”を書き込む場合には、まず、ビット線ＢＬＢ１
とワ−ド線、ＷＬＶＩとに高レベルの電位を印加し、セ
ルプレート線ＣＰＢに低レベルの電位を印加することに
より、メモリセルキャパシタＣ１に正の電圧がかかり、
メモリセルキャパシタＣ１の分極状態が図１０の点Ｓ１
の状態となる。次に、セルプレートＣＰＢに印加される
電位が高レベルに遷移することにより、メモリセルキャ
パシタＣ１にかかる電圧は零となり、メモリセルキャパ
シタＣ１の分極状態は図１０の点Ｓ２の状態に遷移す
る。次に、セルプレート線ＣＰＢ、ワード線ＷＬＢ１、
ビット線ＢＬＢ１の順に印加される電位を低レベルに戻
しても、メモリセルキャパシタＣ１の分極状態は図１０
の点Ｓ２の状態に留まる。このようにして、メモリセル
２にデータ“１”が書き込まれ、メモリセル２のメモリ
セルキャパシタＣ１の分極状態は、電圧の印加を停止し
ても変化することなく保持される。

【０００８】一方、メモリセル２にデータ“０”を書き
込む場合には、まず、ビット線ＢＬＢ１に低レベルの電
位を印加し、ワード線ＷＬＢ１に高レベルの電位を印加
し、さらにセルプレート線ＣＰＢに低レベルの電位を印
加する。次に、セルプレート線ＣＰＢに印加される電位
を高レベルに遷移させることにより、メモリセルキャパ
シタＣ１には負の電圧がかかり、メモリセルキャパシタ
Ｃ１の分極状態は図１０の点Ｓ３の状態となる。次に、
セルプレート線ＣＰＢ、ワード線ＷＬＢ１の順に印加さ
れる電位が低レベルに戻れば、メモリセルキャパシタＣ
１の分極状態は図１０の点Ｓ４の状態となり、メモリセ
ル２にデータ“０”が書き込まれる。メモリセルキャパ
シタＣ１の分極状態は、データ“１”が書き込まれた場
合と同様に、電圧の印加を停止しても変化することなく
保持される。

【０００９】次に、半導体記憶装置１の読み出し動作に
ついて、メモリセル２の記憶データを読み出す場合を例
にとって説明する。まず、読み出し動作に先立ってビッ
ト線ＢＬＢ１、ＢＬＢ２に低レベルの電位が印加され
る。そして、ワード線ＷＬＢ１に高レベルの電位が印加
されることにより、トランジスタＴ１がＯＮ状態とな
り、ビット線ＢＬＢ１とメモリセルキャパシタＣ１との
間が導通状態になる。このとき、メモリセルキャパシタ
Ｃ１に印加される電圧は零であり、メモリセルキャパシ
タＣ１の分極状態は、あらかじめ設定された図１０の点
Ｓ２又はＳ４の状態に保持されている。

【００１０】次に、セルプレート線ＣＰＢに印加される
電位を高レベルに変化させることにより、メモリセルキ
ャパシタＣ１には負の電圧がかかり、メモリセルキャパ
シタＣ１の分極状態は、図１０の点Ｓ２又はＳ４の状態
から点Ｓ３の状態に遷移する。このとき、ビット線ＢＬ
Ｂ１の電位はメモリセル２にあらかじめ書き込まれたデ
ータによって異なる。メモリセル２にデータ“１”が書
き込まれていた場合には、メモリセルキャパシタＣ１の
分極状態は図１０の点Ｓ２の状態から点Ｓ３の状態に遷
移し、メモリセルキャパシタＣ１から放出される電荷量
は相対的に大きく、ビット線ＢＬＢ１の電位は図１１に
示すような高い読み出し電位Ｌ１となる。一方、メモリ
セル２にデータ“０”が書き込まれていた場合には、メ
モリセルキャパシタＣ１の分極状態は図１０の点Ｓ４の
状態から点Ｓ３の状態に遷移し、メモリセルキャパシタ
Ｃ１から放出される電荷量はデータ“１”が書き込まれ
ていた場合に比較して小さく、ビット線ＢＬＢ１の電位
は図１１に示すような低い読み出し電位Ｌ２となる。そ
して、センスアンプ６が上記読み出し電位Ｌ１又はＬ２
を受け取り、このいずれの電位であるかに応じて記憶デ
ータが“１”であるか“０”であるかを判定する。な
お、Ｌ３は、高電位Ｌ１と低電位Ｌ２との間の中間電位
である。

【００１１】上記従来例では、１個のトランジスタと１
個の強誘電体キャパシタにより１個のＤＲＡＭ型強誘電
体不揮発性メモリのセルを形成している例について説明
した（以後１Ｔ１Ｃ型メモリセルと称する）。

【００１２】次に、２個のトランジスタと２個の強誘電
体キャパシタにより１個のメモリセルを形成している例
について、図１０を参照しながら説明する（アメリカ特
許明細書第４，８７３，６６４号明細書参照）。以後、
このメモリセルを２Ｔ２Ｃ型メモリセルと称する。図１
２に示すように、２Ｔ２Ｃ型メモリセルには、１ビット
のデータを記憶するメモリセル１０と、センスアンプ１
１と、メモリセル１０にデータを書き込み，読み出すた
めのビット線ＢＬ，ＸＢＬと、メモリセル１０を選択す
るためのワード線ＷＬと、セルプレート線ＣＰとが配置
されている。また、メモリセル１０は、強誘電体膜を２
つの電極で挟持してなるキャパシタ１６，１７と、トラ
ンジスタ１８，１９とを備えている。メモリセルへのデ
ータの書き込み、読み出し時のワード線ＷＬ，セルプレ
ート線ＣＰの動作は、前述の従来例の１Ｔ１Ｃ型メモリ
セルと同様であるが、２本のビット線ＢＬ，ＸＢＬを有
することにより、高レベル，低レベルの相補型のデータ
を１個のメモリセルに書き込む点が異なる。たとえばメ
モリセル１０に“１”データを書き込む場合、ビット線
ＢＬには高レベルを印加し、相補ビット線ＸＢＬには低
レベルを印加したのち、ワード線ＷＬ、セルプレート線
ＣＰをそれぞれ選択状態とする。このとき、強誘電体キ
ャパシタ１６，１７は、それぞれ図１０の点Ｓ２、Ｓ４
の状態に設定される。この状態は、１Ｔ１Ｃ型メモリセ
ルの場合と同様に、電圧の印加を停止しても保持され
る。読み出しを行なうには、この状態から前述の１Ｔ１
Ｃ型メモリセルの場合と同様にワード線ＢＬを選択し、
セルプレート線ＣＰを高電位にすることにより、ビット
線ＢＬには、図１１に示すＬ１レベルが、相補ビット線
ＸＢＬにはＬ２レベルが出力される。センスアンプ１１
がこのレベル差を検出して、データの読み出しが行なわ
れる。

【００１３】上述の書き込み読み出し動作では、ビット
線電位を低電位に設定した後セルプレート線に高電位の
パルスを印加することにより強誘電体キャパシタの分極
反転を行なうようにした。同様に、ビット線電位を高電
位に設定した後にセルプレート線に低電位のパルスを印
加することにより強誘電体キャパシタの分極反転を行い
データの書き込み読み出しを行うことも可能である。

【００１４】上記従来例の図９、図１２に示す回路で
は、強誘電体キャパシタとビット線とを接続するパスト
ランジスタは、図１３（ａ）に示すように、Ｎチャネル
型トランジスタで構成されている。ただし、図１３
（ｂ）に示すようなＰチャネル型トランジスタで構成す
ることも可能である。また、低電圧動作を目的とする場
合には、図１３（ｃ）で示すように、ＣＭＯＳトランジ
スタによりパストランジスタを構成することも可能であ
る。

【００１５】図１５は、上記図１３（ｃ）のメモリセル
構成を用いたときの各信号の動作例を示すタイミングチ
ャートである。ここで、ＸＣＥはメモリセルを活性化・
非活性化するためのメモリセル選択信号でありメモリセ
ルの外部から入力される。この例では、メモリセル選択
信号ＸＣＥが低電位レベルの時にメモリセルが選択活性
化され、メモリセル選択信号ＸＣＥが高電位レベルのと
きにメモリセルが非選択非活性化され、スタンバイ状態
となる。この例では、各信号線は読み出しあるいは書込
動作終了状態のままでスタンバイ状態に入る。すなわ
ち、スタンバイ状態では、ワード線ＷＬは低電位状態、
相補ワード線ＸＷＬは高電位状態、セルプレート線ＣＰ
は低電位状態である。またビット線対ＢＬ，ＸＢＬは接
地電位にプリチャージされている。

【００１６】

【発明が解決しようとする課題】ところで、図１３
（ａ）〜（ｃ）に示されるような、強誘電体キャパシタ
Ｃ１とパストランジスタＴ１とで構成されるＤＲＡＭメ
モリセルでは、当該メモリセルが非選択でパストランジ
スタＴ１がＯＦＦの時には、パストランジスタＴ１と強
誘電体キャパシタＣ１とを接続するノードＮdAはフロー
ティング状態となる。このような状態は通常の書込動
作、読み出し動作中の選択されていないメモリセルに起
こる。また、メモリセルが活性状態でないスタンバイ状
態（つまり非選択状態）でも起こる。

【００１７】以下、このときのノードＮdAに生じる問題
について、図１４（ａ）〜（ｃ）を参照しながら説明す
る。図１４（ａ）〜（ｃ）は、上記図１３（ａ）〜
（ｃ）に示す回路に対応するトランジスタ部分の縦断面
構造を概略的に示す図である。図１４（ａ）〜（ｃ）に
示すように、半導体基板のウェル層内にトランジスタＴ
１（Ｔ２）のソース・ドレインとなる２つの拡散層が形
成され、２つの拡散層の中間に位置する半導体基板上に
ゲートが設けられている。そして、ワード線ＷＬはトラ
ンジスタＴ１（Ｔ２）のゲートに接続され、ビット線Ｂ
ＬはトランジスタＴ１（Ｔ２）の一方の拡散層に接続さ
れている。また、キャパシタＣ１（Ｃ２）の一方の電極
はセルプレート線ＣＰに接続され、キャパシタＣ１（Ｃ
２）の他方の電極はノードＮdAを介してトランジスタＴ
１（Ｔ２）の他方の拡散層に接続されている。

【００１８】ここで、図１４（ａ）〜（ｃ）において、
ノードＮdAはウェル層のなかに形成されたトランジスタ
Ｔ１（Ｔ２）の拡散層にコンタクトしているので、トラ
ンジスタＴ１（Ｔ２）がＯＦＦのときには、時間の経過
と共に拡散層とウェル層との間にリーク電流が生じ、こ
のノードＮdAの電位はウェル層の電位に等しくなるまで
充電される。

【００１９】このように、パストランジスタＴ１（Ｔ
２）のＯＦＦ状態が継続するときで、かつセルプレート
線ＣＰの電位がウェル層の電位と異なる場合、例えば図
１４（ａ）に示すようにＰウェル層の電位は一般にはＶ
ＳＳレベルである。したがって、セルプレート線ＣＰが
非選択状態で高電位状態（電源電圧レベル）となるよう
に設定されていると、時間の経過と共にノードＮdAの電
位がＶＳＳレベルとなることで、強誘電体キャパシタの
両側の電極には電位差が生じ、強誘電体の分極を誤って
反転してしまう虞れがある。

【００２０】同様に、図１４（ｂ）に示す構造を有する
メモリセルの場合には、Ｎウェル層は通常は高電位（電
源電圧ＶＣＣ）にあるのでセルプレート線ＣＰの電位が
スタンバイ時に低電位（接地電位ＶＳＳ）である場合に
は、誤って分極の反転が生じる。

【００２１】また、図１４（ｃ）に示す構造を有するメ
モリセルの場合には、ノードＮdAはＰウェル層とＮウェ
ル層の両方に接続されているために、電源電圧ＶＣＣと
接地電位ＶＳＳとの中間に充電される。したがって、非
選択状態で長時間が経過すると、セルプレート線ＣＰの
電位を高電位あるいは低電位のどちらに設定しても誤っ
て分極の反転がおこる虞れがある。

【００２２】なお、以上の説明から明らかなように、図
１２に示す２Ｔ２Ｃ型のメモリセルは、図１４（ａ）の
メモリセルを組み合わせた構造となっているので、２Ｔ
２Ｃ型メモリセルにおいても、上述のような電位の設定
を行うと、非選択状態における分極の誤反転が発生する
虞れがあった。

【００２３】また、従来のメモリセルのセルプレート線
ドライブ回路についても、下記のような問題があった。
図１６は、従来のメモリのセルプレート線ドライブ回路
を示す。同図において、ＲＤはセルプレート線を選択す
るためのデコード選択信号であり、複数本配列されたセ
ルプレート線の中から特定のセルプレート線を選択する
ための信号である。また、ＣＰＯはセルプレート線ＣＰ
の源信号である。同図に示すように、セルプレート線Ｃ
Ｐの源信号ＣＰＯとデコード信号ＲＤとの論理積をとっ
てセルプレート線信号ＣＰを生成する構成となってい
る。このため、メモリセルの非選択時には、デコード信
号ＲＤが低電位”Ｌ”となり、図１６に添付する真理値
表に示すごとく、セルプレート線信号ＣＰの論理は”
Ｌ”となる。すなわち、このようなセルプレート線ドラ
イブ回路の構成も、非選択状態においてキャパシタ電極
に電位差を生ぜしめるので、分極の誤反転を生ぜしめる
一因となりうる。

【００２４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、強誘電体等の電荷保持機能について
ヒステリシス特性を有する材料からなる容量部を有する
キャパシタをメモリセルに備えながら、長時間の非選択
状態におけるキャパシタの分極の誤反転を防止しうる半
導体記憶装置を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた第１の解決手段は、メモリセルの非選
択時にメモリセルのストレージノードの電位を固定する
ことにある。

【００２６】具体的に請求項１の発明が講じた手段は、
電荷保持機能についてヒステリシス特性を有する容量部
を第１，第２電極で挟持してなるキャパシタと、該キャ
パシタの上記第２電極に接続されＯＮ・ＯＦＦ状態に切
換え可能な少なくとも１つのパストランジスタとを配置
してなるメモリセルを備えた半導体記憶装置を前提とす
る。そして、上記キャパシタの第１電極に接続されるセ
ルプレート線と、上記キャパシタの第２電極に上記少な
くとも１つのパストランジスタを介して接続されるビッ
ト線と、上記少なくとも１つのパストランジスタのＯＮ
・ＯＦＦを制御する信号を供給するためのワード線と、
上記メモリセルの非選択時に、上記キャパシタの第２電
極の電位を所定の電位に固定する電位固定手段とを設け
る構成としたものである。

【００２７】請求項２の発明が講じた手段は、請求項１
の半導体記憶装置において、上記メモリセルを、非選択
状態で上記パストランジスタがＯＦＦ状態になるように
構成するものとする。さらに、上記電位固定手段を、上
記キャパシタの第２電極−パストランジスタ間のノード
と接地電源との間を接続する配線と、上記配線中に介設
され上記パストランジスタがＯＦＦ状態になるときにＯ
Ｎ状態になる誤反転防止用トランジスタとで構成したも
のである。

【００２８】請求項３の発明が講じた手段は、請求項１
の半導体記憶装置において、上記メモリセルには、上記
ビット線と上記キャパシタの第２電極との間に互いに並
列に介設され互いに同じタイミングでＯＮ・ＯＦＦ状態
になるＮチャネル型トランジスタとＰチャネル型トラン
ジスタとを配設し、非選択状態では上記各パストランジ
スタがＯＦＦ状態になるように構成するものとする。さ
らに、上記電位固定手段を、上記キャパシタの第２電極
−各パストランジスタ間のノードと接地電源との間を接
続する配線と、上記配線中に介設され上記各パストラン
ジスタがＯＦＦ状態になるときにＯＮ状態になる誤反転
防止用トランジスタとで構成したものである。

【００２９】請求項４の発明が講じた手段は、請求項１
の半導体記憶装置において、上記電位固定手段を、上記
ビット線を所定電位にプリチャージしておき、上記メモ
リセルが非選択状態のときに、当該メモリセルのワード
線を選択し、当該メモリセルに接続されるビット線と上
記キャパシタの第２電極とを接続状態にして第２電極の
電位をビット線電位に固定するよう制御する構成とした
ものである。

【００３０】また、本発明が講じた第２の解決手段は、
メモリセルの非選択時に、キャパシタの両電極間の電位
差を分極の反転が生じない範囲に抑制することにある。

【００３１】具体的に、請求項５の発明が講じた手段
は、電荷保持機能についてヒステリシス特性を有する容
量部を第１，第２電極で挟持してなるキャパシタと、該
キャパシタの上記第２電極に接続されＯＮ・ＯＦＦ状態
に切換え可能な少なくとも１つのパストランジスタとを
配置してなるメモリセルとを備えた半導体記憶装置を前
提とする。そして、上記キャパシタの第１電極に接続さ
れるセルプレート線と、上記キャパシタの第２電極に上
記少なくとも１つのパストランジスタを介して接続され
るビット線と、上記少なくとも１つのパストランジスタ
のＯＮ・ＯＦＦを制御する信号を供給するためのワード
線と、上記メモリセルが非選択状態のときに、上記第１
電極と第２電極との電位差をほぼ等しくする電位差解消
手段とを設ける構成としたものである。

【００３２】請求項６の発明が講じた手段は、請求項５
の半導体記憶装置において、上記メモリセルを、非選択
状態では上記パストランジスタがＯＦＦ状態になるよう
に構成するものとする。さらに、上記電位差解消手段
を、上記キャパシタの第２電極−各パストランジスタ間
のノードと上記セルプレート線との間を接続する配線
と、上記配線中に介設され上記パストランジスタがＯＦ
Ｆ状態になるときにＯＮ状態になる誤反転防止用トラン
ジスタとで構成したものである。

【００３３】請求項７の発明が講じた手段は、請求項５
の半導体記憶装置において、上記メモリセルに、上記ビ
ット線と上記キャパシタの第２電極との間に互いに並列
に介設され互いに同じタイミングでＯＮ・ＯＦＦ状態に
なるＮチャネル型トランジスタとＰチャネル型トランジ
スタとを配設し、非選択状態では上記各パストランジス
タがＯＦＦ状態になるように構成するものとする。さら
に、上記電位差解消手段を、上記キャパシタの第２電極
−各パストランジスタ間のノードとセルプレート線との
間を接続する配線と、上記配線中に介設され上記各パス
トランジスタがＯＦＦ状態になるときにＯＮ状態になる
誤反転防止用トランジスタとで構成したものである。

【００３４】請求項８の発明が講じた手段は、請求項３
又は７の半導体記憶装置において、上記誤反転防止用ト
ランジスタのＯＮ・ＯＦＦを制御するための制御信号線
を、上記Ｎチャネル型トランジスタ及びＰチャネル型ト
ランジスタのうち御反転防止用トランジスタとは逆のチ
ャネル型を有するトランジスタのワード線に共通に接続
する構成としたものである。

【００３５】請求項９の発明が講じた手段は、請求項５
の半導体記憶装置において、上記メモリセルに、Ｐ型ウ
ェル層に形成されたＮチャネル型トランジスタと、Ｎ型
ウェル層に形成されたＰチャネル型トランジスタとを配
置するものとする。さらに、上記電位差解消手段を、上
記メモリセルが非選択状態のときに、上記Ｐ型ウェル層
及びＮ型ウェル層のうち少なくとも選択状態の動作時に
上記セルプレート線と同じ電位に設定されるウェル層の
電位を上記セルプレート線と同電位に変化させるよう制
御する構成としたものである。

【００３６】請求項１０の発明が講じた手段は、請求項
５の半導体記憶装置において、上記メモリセルのビット
線を接地レベルにプリチャージし、上記メモリセルのセ
ルプレート線を、非選択状態では低電位に維持され書き
込み・読み出し時には電源電圧にパルス印加されるよう
に構成するものとする。さらに、上記電位差解消手段
を、上記メモリセルに接続されるワード線を常時選択状
態に設定して上記ビット線を介して上記キャパシタの第
２電極の電位をビット線電位に固定し、上記メモリセル
を選択して記憶の書き込み読みだしを行うときには、非
選択メモリセルのワード線を非活性化するよう制御する
構成としたものである。

【００３７】さらに、第３の解決手段は、メモリセルが
非選択状態のときには、キャパシタの両電極の電位を共
にフローティング状態にすることにある。

【００３８】具体的に請求項１１の発明が講じた手段
は、電荷保持機能についてヒステリシス特性を有する容
量部を第１，第２電極で挟持してなるキャパシタと、該
キャパシタの上記第２電極に接続されＯＮ・ＯＦＦ状態
に切換え可能な少なくとも１つのパストランジスタとを
配置してなるメモリセルを前提とする。そして、上記キ
ャパシタの第１電極に接続されるセルプレート線と、上
記キャパシタの第２電極に上記少なくとも１つのパスト
ランジスタを介して接続されるビット線と、上記少なく
とも１つのパストランジスタのＯＮ・ＯＦＦを制御する
信号を供給するためのワード線と、上記メモリセルが非
選択状態のとき、上記パストランジスタをＯＦＦ状態に
するととともに、上記セルプレート線をフローティング
状態にするフローティング手段とを設ける構成としたも
のである。

【００３９】

【作用】上記の半導体記憶装置の構成により、各請求項
の発明では、下記の作用が奏される。

【００４０】請求項１の発明では、メモリセルが非選択
状態になると、電位固定手段により、キャパシタの第２
電極の電位が所定の電位に固定される。したがって、キ
ャパシタの第２電極の電位がリーク電流のために電源電
位や接地電位に変化することはなく、分極の誤反転も生
じない。

【００４１】請求項２の発明では、メモリセルが非選択
状態になると、パストランジスタがＯＦＦとなり、キャ
パシタの第２電極とビット線とが遮断状態になる。その
とき、誤反転防止用トランジスタがＯＮ状態になるの
で、キャパシタの第２電極がノードを介して接地電源の
電位に固定される。したがって、請求項１の発明の作用
が奏されることになる。

【００４２】請求項３の発明では、ＣＭＯＳ構造を有す
るメモリセルにおいても、上記請求項２と同様の作用が
奏される。

【００４３】請求項４の発明では、メモリセルが非選択
状態になると、電位固定手段により、当該メモリセルが
ＯＮ状態となるようにワード線の電位が制御される。す
なわち、キャパシタの第２電極がビット線の電位に固定
されるので、第２電極の電位がリーク電流により変化す
ることがなく、請求項１の発明の作用が奏されることに
なる。

【００４４】請求項５の発明では、メモリセルが非選択
状態になると、電位差解消手段により、キャパシタの第
１電極と第２電極との間の電位差がほぼ等しくされる。
したがって、キャパシタの両電極間に、キャパシタを構
成する材料のヒステリシス特性線に沿った記憶保持状態
を反転させるような大きな電位関係が生じることはな
い。

【００４５】請求項６の発明では、メモリセルが非選択
状態になると、パストランジスタがＯＦＦとなり、キャ
パシタの第２電極とビット線とが遮断状態になる。その
とき、誤反転防止用トランジスタがＯＮ状態になるの
で、キャパシタの第２電極の電位が第１電極の電位に等
しくなる。したがって、請求項５の発明の作用が奏され
ることになる。

【００４６】請求項７の発明では、ＣＭＯＳ構造を有す
るメモリセルにおいても、上記請求項６と同様の作用が
奏される。

【００４７】請求項８の発明では、上記請求項３又は７
の発明の作用において、誤反転防止用トランジスタの制
御信号線が、１対のパストランジスタのうちの一方のト
ランジスタの信号線と共用されるので、回路の構成が簡
素化されることになる。

【００４８】請求項９の発明では、メモリセルが選択状
態のときには、Ｐ型ウェル層，Ｎ型ウェル層は互いに反
転する電位に制御され、セルプレート線の電位は、一方
のウェル層と同じ電位に制御されている。そして、メモ
リセルが非選択状態になると、セルプレート線は、選択
状態とは反転する電位に変化する。そのとき、電位差解
消手段により、選択状態でセルプレート線と同じ電位に
維持されていたウェル層の電位が、セルプレート線と同
じ電位に変化させれるので、キャパシタの両電極の電位
が等しくなり、請求項５の発明の作用が奏される。

【００４９】請求項１０の発明では、電位固定手段によ
り、メモリセルのワード線が常時選択状態に設定されて
いるので、キャパシタの電位がビット線の電位に固定さ
れている。一方、当該メモリセルが選択されると、非選
択メモリセルのワード線が非活性化されるので、選択状
態のメモリセルでは、書き込み・読み出しが可能とな
る。一方、非選択状態のメモリセルでは、ワード線が非
活性化されるので、パストランジスタがＯＦＦ状態とな
り、ビット線と第２電極との間が遮断状態となる。した
がって、セルプレート線とビット線とがいずれも低電位
となり、キャパシタの両電極間に大きな電位差は生じな
い。したがって、請求項５の発明の作用が奏されること
になる。

【００５０】請求項１１の発明では、メモリセルが非選
択状態のとき、パストランジスタがＯＦＦ状態になるの
で、キャパシタの第２電極の電位はビット線電位と切り
離され、フローティング状態になる。一方、電位差解消
手段により、メモリセルが非選択状態になると、セルプ
レート線の電位もフローティング状態になる。したがっ
て、両電極間に分極の反転を生じるような大きな電位差
が生じることはない。

【００５１】

【実施例】

（第１実施例）以下、本発明の第１実施例について、図
面を参照しながら説明する。

【００５２】まず、本実施例に係る半導体記憶装置の構
成を説明する。

【００５３】図１（ａ）は、本実施例の半導体記憶装置
の一部の構成を示す電気回路図である。図１（ａ）に示
すように、１ビットのデータを記憶するためのメモリセ
ルには、ＣＭＯＳトランジスタを構成し互いにソース・
ドレインが接続される２つのパストランジスタＴ１１
（Ｎチャネル型トランジスタ），Ｔ１２（Ｐチャネル型
トランジスタ）と、各トランジスタのソース・ドレイン
にノードＮdA（ストレージノード）を介して接続される
強誘電体キャパシタＣ１１とが配設されている。そし
て、データを読み書きするためのビット線ＢＬ１１と、
メモリセルを選択する信号をＮチャネル型トランジスタ
Ｔ１１のゲートに印加するためのワード線ＷＬ１１と、
ワード線ＷＬ１１とは相補的な信号をＰチャネル型トラ
ンジスタＴ１２のゲートに印加するための相補ワード線
ＸＷＬ１１と、強誘電体キャパシタＣ１１の一方の電極
（第１電極）に繋がるセルプレート線ＣＰ１１とがメモ
リセルに接続されている。なお、強誘電体キャパシタＣ
１１のノードＮdAに繋がる電極を第２電極とする。

【００５４】そして、本実施例の特徴として、メモリセ
ルにおいて、上記ノードＮdAと接地電源との間に、ノー
ドＮdAの電位を固定するためのリセットトランジスタＴ
１３（Ｎチャネル型トランジスタ）が配設されている。
ここで、図１（ａ）に示すメモリセルの構成は、上記従
来例の図１３（ｃ）に相当するメモリセルの基本単位を
示したものであり、一組のパストランジスタと１ケの強
誘電体キャパシタで１ビットのデータを記憶するように
構成されている。

【００５５】ただし、上記図１２に示すように、図１３
（ａ）に示す回路を２ケ一組として１ビットのデータを
記憶するように構成された２Ｔ２Ｃ型メモリセルに、本
実施例のようなリセットトランジスタを配設しても、以
下に述べる本実施例の効果と同様の効果を得ることがで
きる。

【００５６】なお、図示は省略するが、本実施例におけ
るメモリセルの断面構造は、上記図１４（ｃ）に示す構
造にリセットトランジスタＴ１３を付加したものとな
る。すなわち、ノードＮdAは各パストランジスタＴ１
１，Ｔ１２の拡散層を介して、Ｐ型ウェル層，Ｎ型ウェ
ル層にそれぞれ接続され、各ウェル層は、それぞれ接地
電源及び駆動電源に接続されている。また、リセットト
ランジスタＴ１３を例えばパストランジスタＴ１１と同
じＰ型ウェル層に形成し、一方の拡散層をノードＮdAに
他方の拡散層を接地電源に接続するように構成すること
ができる。

【００５７】次に、図１（ａ）に示す半導体記憶装置の
動作について説明する。このメモリセルを選択するには
ワード線ＷＬ１１を高電位に例えば電源電圧ＶＣＣにす
ると共に、相補ワード線ＸＷＬ１１を低電位に例えば接
地電位に、リセットトランジスタＴ１４のゲート制御信
号ＲＳＴを低電位に例えば接地電位にする。これによ
り、ビット線ＢＬ１１と強誘電体キャパシタＣ１１との
間が導通される。そして、読み出しに当たっては、従来
例の図９についての説明と同様に、ビット線ＢＬ１１を
接地電位にプリチャージし、セルプレート線ＣＰに高電
位のパルス信号を印加する。

【００５８】一方、このメモリセルを非選択とするに
は、ワード線ＷＬ１１を接地電位に、相補ワード線ＸＷ
Ｌ１１を電源電位とする。このとき、各トランジスタＴ
１１，Ｔ１２はＯＦＦ状態である。そして、Ｎチャネル
型トランジスタであるリセットトランジスタＴ１３のゲ
ート信号ＲＳＴを高電位例えば電源電位に設定すると、
リセットトランジスタＴ１３はＯＮ状態となり、ノード
ＮdAの電位は接地電位に固定される。つまり、図１
（ａ）に示すノードＮdAの電位は、スタンバイ状態にお
いてもフローティングとなることがなく、拡散層とウェ
ル層間のリーク電流によって電位変動することはなくな
る。よって、非選択状態が長時間の間継続しても、強誘
電体キャパシタの分極の誤反転を招くことはない。

【００５９】次に、第１実施例における変形例について
説明する。上述の図１（ａ）において説明したＲＳＴ信
号は、ワード線信号と独立に制御される信号であるが、
図１（ｂ）に示すように、リセットトランジスタＴ１３
のゲート制御信号を相補ワード線ＸＷＬの信号と共用す
ることが可能である。図１（ｂ）は、かかる構成を有す
る回路の例を示す図である。

【００６０】図１（ｂ）に示すメモリセルを選択するに
は、図１（ａ）と同様に、ワード線ＷＬ１１を高電圧に
例えば電源電圧にすると共に、相補ワード線ＸＷＬ１１
を低電位に例えば接地電位にする。これによりビット線
ＢＬ１１と強誘電体キャパシタＣ１１とは接続される。
また、読み出しに当たっては、従来例の図９における説
明と同様に、ビット線ＢＬ１１を接地電位にプリチャー
ジしておき、セルプレート線ＣＰ１１に高電位のパルス
信号を印加する。

【００６１】また、このメモリセルを非選択とするに
は、ワード線ＷＬ１１を接地電位に、相補ワード線ＸＷ
Ｌ１１を電源電位とする。このとき、リセットトランジ
スタＴ１４のゲートには相補ワード線ＸＷＬ１１と共通
の信号が印加されるので、リセットトランジスタＴ１３
はＯＮ状態となり、ノードＮdAは接地電位に固定され
る。したがって、図１（ｂ）に示す回路のノードＮdA
は、非選択状態においてもフローティングとなることな
く、拡散層とウェル層間のリーク電流によって電位変動
することはなくなる。つまり、図１（ｂ）に示す構成で
も、上記図１（ａ）に示す構成を有する回路と同様の効
果を発揮することができる。

【００６２】なお、本第１実施例では、本発明を従来の
図１３（ｃ）に示す回路に適用した場合について説明し
たが、図１３（ａ）、図１３（ｂ）又は図１２に示す回
路に本発明を適用することができることはいうまでもな
い。すなわち、リセット用のトランジスタを、一定電圧
の電源とＤＲＡＭメモリセルの強誘電体キャパシタ−パ
ストランシスタ間のノードＮdAとの間に介設し、そのリ
セットトランジスタを該当メモリセルの非選択時にＯＮ
状態にする構成とすることにより、非選択状態における
ノードＮdAの電位を固定することができるので、上記第
１実施例と同様の効果を得ることができる。

【００６３】（第２実施例）次に、第２実施例につい
て、図２（ａ）及び（ｂ）を参照しながら説明する。図
２（ａ）に示す回路では、ＣＭＯＳトランジスタを構成
し互いにソース・ドレインが接続される２つのパストラ
ンジスタＴ２１（Ｎチャネル型トランジスタ），Ｔ２２
（Ｐチャネル型トランジスタ）と、各トランジスタのソ
ース・ドレインにノードＮdAを介して接続される強誘電
体キャパシタＣ２１とが配設されている。そして、デー
タを読み書きするためのビット線ＢＬ２１と、メモリセ
ルを選択する信号をＮチャネル型トランジスタＴ２１の
ゲートに印加するためのワード線ＷＬ２１と、ワード線
ＷＬ２１とは相補的な信号をＰチャネル型トランジスタ
Ｔ２２のゲートに印加するための相補ワード線ＸＷＬ２
１と、強誘電体キャパシタＣ２１の一方の電極（第１電
極）に繋がるセルプレート線ＣＰ２１とがメモリセルに
接続されている。なお、強誘電体キャパシタＣ２１のノ
ードＮdAに繋がる電極を第２電極とする。

【００６４】ここで、本実施例の特徴として、上記ノー
ドＮdAとセルプレート線ＣＰ２１との間が配線で接続さ
れ、この配線中にショートトランジスタＴ２３（Ｎチャ
ネル型トランジスタ）が介設されている。言い換える
と、ショートトランジスタＴ２３がＯＮ状態のときには
強誘電体キャパシタＣ２１の２つの電極間が導通状態と
なり、両者の電位が短絡されるように構成されている。

【００６５】なお、図２（ａ）は、上述の従来例で説明
した図１３（ｃ）に示すメモリセルの構造に本発明を適
用した例であるが、上記別の従来例で説明した図１２に
示すメモリセルの構造に本発明を適用することも可能で
ある。

【００６６】次に、本実施例の半導体記憶装置の動作に
ついて説明する。図２（ａ）において、このメモリセル
を選択するにはワード線ＷＬ２１を高電圧例えば電源電
圧にすると共に、相補ワード線ＸＷＬ２１を低電位例え
ば接地電位にする。これにより、ビット線ＢＬ２１と強
誘電体キャパシタＣ２１とは導通状態になる。そして、
読み出しに当たっては、従来例の図９についての説明と
同様に、ビット線を接地電位にプリチャージしておき、
セルプレート線に電源電圧のパルス信号を印加する。

【００６７】一方、このメモリセルを非選択とするに
は、ワード線ＷＬ２１を接地電位に、相補ワード線ＸＷ
Ｌ２１を電源電位とする。このときＮチャネル型トラン
ジスタであるショートトランジスタＴ２３のゲートは相
補ワード線ＸＷＬからの信号を受けるので、ショートト
ランジスタＴ２３はＯＮ状態となり、強誘電体キャパシ
タＣ２１の両電極が短絡される。したがって、強誘電体
キャパシタＣ２１のノードＮdAに繋がる第２電極は非選
択状態においてもフローティングとなることがなく、よ
って、非選択状態における分極の誤反転を有効に防止す
ることができる。

【００６８】次に、第２実施例における変形例について
説明する。上述の図２（ａ）においては、トランジスタ
Ｔ２１をＮチャネル型トランジスタで、トランジスタＴ
２２をＰチャネル型トランジスタで、ショートトランジ
スタＴ２３をＮチャネル型トランジスタでそれぞれ構成
しているが、図２（ｂ）に示すように、各トランジスタ
Ｔ２１，Ｔ２２，Ｔ２３をそれぞれ図２（ａ）に示すチ
ャネル型とは逆のチャネル型を有するトランジスタで構
成し、トランジスタＴ２２及びショートトランジスタＴ
２３にワード線ＷＬ２１を接続し、トランジスタＴ２１
に相補ワード線ＸＷＬ２１を接続する構成としてもよ
い。この場合にも、上記図２（ａ）に示す回路と同じ効
果を発揮することができることはいうまでもない。

【００６９】なお、本第２実施例では、本発明を従来の
図１３（ｃ）に示す回路に適用した場合について説明し
たが、図１３（ａ）、図１３（ｂ）又は図１２に示す回
路に本発明を適用することができることはいうまでもな
い。すなわち、ショートトランジスタを、ノードとセル
プレート線との間に介設し、そのショートトランジスタ
を該当メモリセルの非選択時にＯＮする構成とすること
により、非選択状態における強誘電体キャパシタの分極
の誤反転を防止することができる。

【００７０】（第３実施例）次に、第３実施例につい
て、図３〜図５を参照しながら説明する。本実施例で
は、メモリセルは、上記従来例で説明した図１３（ｃ）
に示すように構成されている。上記従来例におけるメモ
リセルの選択，非選択動作では、図１５に示すように、
各信号線は読み出しあるいは書込動作終了状態のままで
非選択状態に入るので、非選択状態において、ワード線
ＷＬは低電位状態、相補ワード線のＸＷＬは高電位状
態、セルプレート線ＣＰは低電位状態である。またビッ
ト線対ＢＬ，ＸＢＬは接地電位にプリチャージされてい
る。

【００７１】一方、本実施例では、図３のタイミングチ
ャートに示すように、メモリセル選択信号ＸＣＥが高電
位状態のときにメモリセルが非選択状態となり、ワード
線ＷＬと相補ワード線ＸＷＬとが活性化され、図１３
（ｃ）に示す２つのパストランジスタがＯＮ状態にな
る。ただし、選択状態では読み出し・書き込み動作時に
ビット線対ＢＬ，ＸＢＬにパルス信号が印加されるが、
非選択状態ではビット線対にパルス信号が印加されない
ので、非選択メモリセルにおける読み出し・書き込みが
行われることはない。これにより、非選択状態において
も強誘電体キャパシタとビット線ＢＬとが導通状態にな
る。そして、ビット線対ＢＬ，ＸＢＬは、非選択状態で
は所定電位にプリチャージされているので、強誘電体キ
ャパシタの一方の電極（第２電極）に接続されるノード
の電位は固定され、ノードＮdAの電位がフローティング
状態になることに起因する分極の誤反転を有効に防止す
ることができる。

【００７２】次に、本実施例の変形例について、図４の
タイミングチャートを参照しながら説明する。上記図３
に示す例では、ワード線ＷＬと相補ワード線ＸＷＬとの
両方の信号をスタンバイ時に活性化して、メモリセルの
キャパシタのノードの電位を固定したが、図４に示すタ
イミングチャートでは、非選択状態で、ワード線ＷＬの
みを活性化し相補ワード線ＸＷＬは活性化しない例を示
している。この場合にも、非選択状態において、図１３
（ｃ）に示す回路におけるＮチャネル型トランジスタの
パストランジスタがＯＮ状態になり、ノードＮdAとビッ
ト線ＢＬとが導通するので、強誘電体キャパシタの電位
は固定され、分極の誤反転を有効に防止することができ
る。

【００７３】次に、本実施例のもう一つの変形例につい
て、図５のタイミングチャートを参照しながら説明す
る。図５に示す例では、図４に示す例とは逆に、ワード
線ＷＬを非選択状態にも非活性とし、相補ワード線ＸＷ
Ｌを活性化してメモリセルのＰチャネル型トランジスタ
を導通状態にしてキャパシタノードの電位固定を行って
いる。ただし、本実施例ではビット線を電源電位にプリ
チャージしておくようになされている。この例でも、上
記図３，図４に示す方法と同様に、分極の誤反転を有効
に防止することができる。

【００７４】すなわち、上記図３〜図５に示すように、
ビット線電位を所定電位にプリチャージしておき、メモ
リセルの非選択状態では、ビット線電位にパルス信号を
印加せずに、当該メモリセルのワード線を選択してパス
トランジスタをＯＮ状態にし、ノードの電位をビット線
電位に固定することで、強誘電体キャパシタの分極の誤
反転を防止することができる。

【００７５】（第４実施例）次に、第４実施例につい
て、図６（ａ）〜（ｃ）を参照しながら説明する。ここ
で、図６（ａ）は、上記従来例で説明した図１３（ｃ）
の回路にほぼ対応するメモリセルの縦断面構造を示し、
本実施例におけるメモリセルの構造は、上記図１４
（ｃ）に示す縦断面構造とほぼ同じである。すなわち、
Ｐ型ウェル層にＮチャネル型トランジスタＴ１１が形成
され、Ｎ型ウェル層にＰチャネル型トランジスタＴ１２
が形成され、各トランジスタの一方の拡散層は共通のノ
ードＮdAを介して強誘電体キャパシタＣ１１に接続さ
れ、各トランジスタＴ１１，Ｔ１２の他方の拡散層は共
通のビット線ＢＬに接続されている。ただし、本実施例
のメモリセルでは、Ｐ型ウェル層とＮ型ウェル層のそれ
ぞれの電位ＶPW，ＶNWを接地電位や電源電位に固定して
いない点が異なる。すなわち、Ｐ型ウェル層電位ＶPW、
Ｎ型ウェル層電位ＶNWは、図示しないが供給電圧の切換
え可能な電源回路により、通常の書き込み読み出し動作
時にはそれぞれ接地電位あるいは電源電位に設定されて
いるが、非選択状態には電源電位あるいは接地電位に切
換えられるように構成されている。

【００７６】次に、本実施例の半導体記憶装置の動作に
ついて、図６（ｂ）を参照しながら説明する。従来から
のＣＭＯＳ回路では通常Ｐ型ウェル層とＮ型ウェル層の
それぞれの電位ＶPW，ＶNWを接地電位、電源電位に固定
して動作させる。それに対し、本実施例では、図６
（ｂ）のタイミングチャートに示すように、ビット線対
ＢＬ，ＸＢＬの電位を接地電位にプリチャージしてお
き、選択状態ではＰ型ウェル層の電位ＶPWを接地電位
に、Ｎ型ウェル層の電位ＶNWの電位を電源電位に設定
し、セルプレート線ＣＰにパルス信号を印加する。一
方、非選択状態では、セルプレート線ＣＰを接地電位に
設定し、各ウェル層の電位ＶPW，ＶNWをいずれも接地電
位に設定する。すなわち、通常の書き込み読み出し動作
時には、従来のＣＭＯＳ回路と同様にＰ型ウェル層とＮ
型ウェル層のそれぞれの電位ＶPW，ＶNWを接地電位、電
源電位に設定して動作させるが、非選択状態では、Ｐチ
ャネル型トランジスタが形成されているＮ型ウェル層の
電位ＶNWを電源電位から接地電位に変化させる。つま
り、選択状態の動作時にセルプレート線ＣＰの電位と同
じ電位になるウェル層（Ｎ型ウェル層）の電位を、非選
択状態でもセルプレート線ＣＰと同じ電位になるよう設
定する。これにより、強誘電体キャパシタＣ11のセルプ
レート線ＣＰにより接地電位に固定されている電極と対
向する側の電極つまりノードＮdAの電位と、Ｐ型ウェル
層及びＮ型ウェル層の電位とが同じ接地電位となり、電
源電位とのリークパスが存在しなくなる。よって、メモ
リセルのパストランジスタＴ１１，Ｔ１２がオフ状態と
なっても、ノードＮdAの電位が電源電位まで上昇し分極
の誤反転を有効に防止することができる。

【００７７】次に、本実施例の変形例である図６（ｃ）
に示す方法について説明する。図６（ｃ）に示すタイミ
ングチャートでは、ビット線電位を電源電位にプリチャ
ージしておき、セルプレート線ＣＰの電位を非選択状態
では電源電位に設定し、書き込み読み出し時に接地電位
のパルス信号を印加する。また、前述の図６（ｂ）の場
合と同様に、通常の書込読み出し動作時にはＰ型ウェル
層とＮ型ウェル層のそれぞれの電位ＶPW，ＶNWを接地電
位、電源電位に設定して動作させるが、非選択状態では
Ｐ型ウェル層の電位ＶPWを接地電位から電源電位に変化
させる。これにより、強誘電体キャパシタのセルプレー
ト線ＣＰによって電源電位に固定されている電極と対向
する側の電極つまりノードＮdAの電位とＰ型ウェル層及
びＮ型ウェル層の電位とが同じ接地電位となり、対向す
る電極には接地電位とのリークパスが存在しなくなり、
メモリセルのパストランジスタがＯＦＦ状態となっても
接地電位に電位下降し分極反転する可能性がなくなる。
このように非選択状態においてウェル電位を変化させる
ことにより、強誘電体キャパシタの電極間に電位差を生
じさせなくすることにより、本来の書き込み読み出し動
作以外の状態での分極反転を起こさせなくすることがで
きる。

【００７８】（第５実施例）次に、第５実施例につい
て、図６を参照しながら説明する。従来例での書き込み
読み出し動作では、図１５に示すように、選択するメモ
リセルのＮ型パストランジスタに繋がるワード線ＷＬを
高電位状態にし、選択するメモリセルのＰチャネル型パ
ストランジスタに繋がる相補ワード線ＸＷＬを低電位状
態にすることによりメモリセルを選択する。このとき、
選択されないメモリセルのＮチャネル型パストランジス
タに繋がるワード線ＷＬは低電位状態に、Ｐチャネル型
パストランジスタに繋がるワード線ＷＬは高電位状態に
それぞれ保たれるので、各パストランジスタはいずれも
ＯＦＦ状態にあり、各パストランジスタに繋がる強誘電
体キャパシタの電極はフローティング状態となる。

【００７９】それに対し、本実施例では、同じ図１３
（ｃ）に示す構造を有するメモリセルに対し、ビット線
ＢＬの電位を接地電位にプリチャージしておき、非選択
時にはセルプレート線ＣＰの電位が低電位状態に設定さ
れる一方、選択状態の書き込み読み出し時にはセルプレ
ート線ＣＰに電源電圧のパルス信号が印加されるように
構成している。

【００８０】すなわち、図７に示すように、常時、全て
のメモリセルに繋がるワード線ＷＬを選択状態に設定す
る。強誘電体キャパシタを備えたメモリでは、ワード線
ＷＬが選択されてもセルプレート線ＣＰにパルス信号が
印加されなければメモリセルのデータは読み出されない
ので、このように常時ワード線ＷＬを選択状態にしても
メモリセルのデータは破壊されない。そして、書き込み
読み出しを行う時には、選択されないメモリセルに繋が
るワード線ＷＬと相補ワード線ＸＷＬを全て非選択状態
にし、書き込み読み出しするワード線ＷＬのみ選択状態
に保つ。そして、セルプレート線ＣＰを介して高電位の
パルス信号を印加する。ワード線ＷＬの信号をこのよう
に動作させると、選択されたメモリセルにおける書き込
み・読み出し動作は円滑に行われ、一方、非選択状態に
あるメモリセルの強誘電体キャパシタの電極は一方は接
地電位に設定されているビット線対ＢＬ，ＸＢＬに接続
され、他方は接地電位にあるセルプレート線ＣＰに接続
されているために、強誘電体キャパシタの電極間には電
位差を生じない。このように、強誘電体キャパシタの電
極の電位をほぼ等しくすることにより、本来の書き込み
読み出し動作以外の状態における強誘電体キャパシタの
分極の反転を起こさせなくすることができる。すなわ
ち、非選択状態における強誘電体キャパシタの分極の誤
反転を有効に防止することができる。本実施例では、ワ
ード線ＷＬと相補ワード線ＸＷＬとの両方を常時選択状
態とする例を示したが、ワード線ＷＬと相補ワード線Ｘ
ＷＬのうちの一方だけを選択状態とすることによっても
同様に効果を得ることができる。

【００８１】（第６実施例）次に、第６実施例につい
て、図８（ａ）及び（ｂ）を参照しながら説明する。前
述の実施例は、いずれもセルプレート線に接続する強誘
電体キャパシタの電極と他方の電極間に分極の誤反転を
生じさせるような電位差を生じさせないことを目的とし
て、セルプレート線に接続されない電極の電位をセルプ
レート線の電位と同電位に設定しようとする手法に関す
るものであった。パストランジスタがＯＦＦ状態とな
り、セルプレート線に接続されない電極つまりノードが
フローティング状態のときに強誘電体キャパシタの両電
極間に電位差を生じさせないためには、セルプレート線
に接続される電極をも同様にフローティング状態とする
ことによっても可能である。以下にセルプレート線をフ
ローティング状態とする手法について述べる。

【００８２】図８（ａ）は、本実施例に係るセルプレー
ト線ドライブ回路の構成を示す。このセルプレート線ド
ライブ回路は、セルプレート線駆動バッファとセルプレ
ート線ＣＰとの間に配置されるものである。同図に示す
ように、ＮＡＮＤ回路とインバータ回路とを直列に配置
し、さらにインバータとセルプレート線ＣＰとの間に、
Ｎチャネル型パストランジスタＴ３１とＰチャネル型ト
ランジスタＴ３２とを設け、パストランジスタＴ３１の
ゲートには、デコード信号ＲＤを入力させる一方、パス
トランジスタＴ３２のゲートには、ＮＡＮＤ回路はその
反転信号により制御する。この回路構成によりセルプレ
ート線に出力される信号の論理は、同図に添付する真理
値表に示すものとなる。すなわち、メモリセルが非選択
状態のときには、デコード信号ＲＤが低電位”Ｌ”で、
セルプレート線ＣＰの信号はフローティング状態（Ｈｉ
ｇｈーＺ状態）となる。したがって、メモリセルの非選
択状態において、メモリセルの強誘電体キャパシタの１
対の電極は双方フローティング状態となり、キャパシタ
の両電極間には、分極の誤反転を生ぜしめるような大き
な電位差が生じることはない。

【００８３】次に、本実施例の変形例について、図８
（ｂ）を参照しながら説明する。この変形例では、上記
図８（ａ）のパストランジスタＴ３１，Ｔ３２の代わり
に、４つのトランジスタＴ３３、Ｔ３４、Ｔ３５、Ｔ３
６（トランジスタＴ３４はＰチャネル型トランジスタ
で、それ以外はＮチャネル型トランジスタ）を駆動用電
源と接地電源との間に直列に接続して論理ゲートを構成
したものである。この変形例においても、上述の図８
（ａ）に示す回路と同様に、セルプレート線ＣＰに出力
される信号の論理は、同図に添付する真理値表のように
なる。この回路例においても、前述のように、メモリセ
ルの非選択状態が継続したときに、強誘電体キャパシタ
の１対の電極間に、分極の誤反転を生ぜしめるような大
きな電位差が生じることはない。

【００８４】

【発明の効果】以上説明したように、請求項１，２，
３，４又は８の発明によれば、半導体記憶装置の非選択
状態におけるキャパシタのパストランジスタに接続され
る第２電極の電位を所定の電位に固定するようにしたの
で、非選択状態が長時間継続したときにも分極の誤反転
を有効に防止することができ、よって、半導体記憶装置
の記憶特性の向上を図ることができる。

【００８５】請求項５，６，７，８，９又は１０の発明
によれば、半導体記憶装置の非選択状態におけるキャパ
シタの両電極間の電位差を所定値以下に抑制するように
したので、非選択状態が長時間継続したときにも分極の
誤反転を有効に防止することができ、よって、半導体記
憶装置の記憶特性の向上を図ることができる。

【００８６】請求項１１の発明によれば、メモリセルが
非選択状態のときには、メモリセルのキャパシタの両電
極の電位をフローティング状態にするようにしたので、
非選択状態が長時間継続したときにも分極の誤反転を生
ぜしめるような大きな電位差の発生を有効に防止するこ
とができ、よって、半導体記憶装置の記憶特性の向上を
図ることができる。

【図面の簡単な説明】

【図１】第１実施例及びその変形例に係る半導体記憶装
置のメモリセルの構成を示す電気回路図である。

【図２】第２実施例及びその変形例に係る半導体記憶装
置のメモリセルの構成を示す電気回路図である。

【図３】第３実施例における半導体記憶装置の制御内容
を示すタイミングチャートである。

【図４】第３実施例の変形例における半導体記憶装置の
制御内容を示すタイミングチャートである。

【図５】第３実施例の変形例における半導体記憶装置の
制御内容を示すタイミングチャートである。

【図６】第４実施例に係る半導体記憶装置のメモリセル
の構成を示す断面図及びその制御内容を示すタイミング
チャートである。

【図７】第５実施例に係る半導体記憶装置の制御内容を
示すタイミングチャートである。

【図８】第６実施例に係る半導体記憶装置のセルプレー
ト線駆動回路の一部の構成を示す電気回路図である。

【図９】従来のＤＲＡＭ型強誘電体不揮発性メモリセル
アレイの一部の構成を示す電気回路図である。

【図１０】一般的な強誘電体への印加電圧に対する強誘
電体の自己分極のヒステリシス特性を示す特性図であ
る。

【図１１】従来のＤＲＡＭ型強誘電体不揮発性メモリの
基本的な読み出し動作を示すタイミングチャートであ
る。

【図１２】従来の２Ｔ２Ｃ型ＤＲＡＭ型強誘電体不揮発
性メモリセルの構成を示す電気回路図である。

【図１３】従来の各種１Ｔ１Ｃ型ＤＲＡＭ型強誘電体不
揮発性メモリセルの構成を示す電気回路図である。

【図１４】従来の各種１Ｔ１Ｃ型ＤＲＡＭ型強誘電体不
揮発性メモリセルの構造を示す断面図である。

【図１５】従来のＤＲＡＭ型強誘電体不揮発性メモリの
選択状態と非選択状態とにおける制御内容を示すタイミ
ングチャートである。

【図１６】従来のＤＲＡＭ型強誘電体不揮発性メモリの
セルプレート線駆動回路の構成を示す電気回路図であ
る。

【符号の説明】

ＢＬ ビット線 Ｃ キャパシタ ＷＬ ワード線 Ｔ トランジスタ ＣＰ セルプレート線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 (72)発明者 中根 譲治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 電荷保持機能についてヒステリシス特性
   を有する容量部を第１，第２電極で挟持してなるキャパ
   シタと、該キャパシタの上記第２電極に接続されＯＮ・
   ＯＦＦ状態に切換え可能な少なくとも１つのパストラン
   ジスタとを配置してなるメモリセルと、 上記キャパシタの第１電極に接続されるセルプレート線
   と、 上記キャパシタの第２電極に上記少なくとも１つのパス
   トランジスタを介して接続されるビット線と、 上記少なくとも１つのパストランジスタのＯＮ・ＯＦＦ
   を制御する信号を供給するためのワード線と、 上記メモリセルの非選択時に、上記キャパシタの第２電
   極の電位を所定の電位に固定する電位固定手段とを備え
   たことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記メモリセルは、非選択状態で上記パストランジスタ
   がＯＦＦ状態になるように構成されており、 上記電位固定手段は、 上記キャパシタの第２電極−パストランジスタ間のノー
   ドと接地電源との間を接続する配線と、 上記配線中に介設され上記パストランジスタがＯＦＦ状
   態になるときにＯＮ状態になる誤反転防止用トランジス
   タとで構成されていることを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記メモリセルには、上記ビット線と上記キャパシタの
   第２電極との間に互いに並列に介設され互いに同じタイ
   ミングでＯＮ・ＯＦＦ状態になるＮチャネル型トランジ
   スタとＰチャネル型トランジスタとが配設され、非選択
   状態では上記各パストランジスタがＯＦＦ状態になるよ
   うに構成されており、 上記電位固定手段は、 上記キャパシタの第２電極−各パストランジスタ間のノ
   ードと接地電源との間を接続する配線と、 上記配線中に介設され上記各パストランジスタがＯＦＦ
   状態になるときにＯＮ状態になる誤反転防止用トランジ
   スタとで構成されていることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項１記載の半導体記憶装置におい
   て、 上記電位固定手段は、上記ビット線を所定電位にプリチ
   ャージしておき、上記メモリセルが非選択状態のとき
   に、当該メモリセルのワード線を選択し、当該メモリセ
   ルに接続されるビット線と上記キャパシタの第２電極と
   を接続状態にして第２電極の電位をビット線電位に固定
   するよう制御することを特徴とする半導体記憶装置。
5. 【請求項５】 電荷保持機能についてヒステリシス特性
   を有する容量部を第１，第２電極で挟持してなるキャパ
   シタと、該キャパシタの上記第２電極に接続されＯＮ・
   ＯＦＦ状態に切換え可能な少なくとも１つのパストラン
   ジスタとを配置してなるメモリセルと、 上記キャパシタの第１電極に接続されるセルプレート線
   と、 上記キャパシタの第２電極に上記少なくとも１つのパス
   トランジスタを介して接続されるビット線と、 上記少なくとも１つのパストランジスタのＯＮ・ＯＦＦ
   を制御する信号を供給するためのワード線と、 上記メモリセルが非選択状態のときに、上記第１電極と
   第２電極との電位差をほぼ等しくする電位差解消手段と
   を備えたことを特徴とする半導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、 上記メモリセルは、非選択状態では上記パストランジス
   タがＯＦＦ状態になるように構成されており、 上記電位差解消手段は、 上記キャパシタの第２電極−各パストランジスタ間のノ
   ードと上記セルプレート線との間を接続する配線と、 上記配線中に介設され上記パストランジスタがＯＦＦ状
   態になるときにＯＮ状態になる誤反転防止用トランジス
   タとで構成されていることを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項５記載の半導体記憶装置におい
   て、 上記メモリセルには、上記ビット線と上記キャパシタの
   第２電極との間に互いに並列に介設され互いに同じタイ
   ミングでＯＮ・ＯＦＦ状態になるＮチャネル型トランジ
   スタとＰチャネル型トランジスタとが配設され、非選択
   状態では上記各パストランジスタがＯＦＦ状態になるよ
   うに構成されており、 上記電位差解消手段は、 上記キャパシタの第２電極−各パストランジスタ間のノ
   ードとセルプレート線との間を接続する配線と、 上記配線中に介設され上記各パストランジスタがＯＦＦ
   状態になるときにＯＮ状態になる誤反転防止用トランジ
   スタとで構成されていることを特徴とする半導体記憶装
   置。
8. 【請求項８】 請求項３又は７記載の半導体記憶装置に
   おいて、 上記誤反転防止用トランジスタのＯＮ・ＯＦＦを制御す
   るための制御信号線は、上記Ｎチャネル型トランジスタ
   及びＰチャネル型トランジスタのうち御反転防止用トラ
   ンジスタとは逆のチャネル型を有するトランジスタのワ
   ード線に共通に接続されていることを特徴とする半導体
   記憶装置。
9. 【請求項９】 請求項５記載の半導体記憶装置におい
   て、 上記メモリセルには、Ｐ型ウェル層に形成されたＮチャ
   ネル型トランジスタと、Ｎ型ウェル層に形成されたＰチ
   ャネル型トランジスタとが配置されており、 上記電位差解消手段は、上記メモリセルが非選択状態の
   ときに、上記Ｐ型ウェル層及びＮ型ウェル層のうち少な
   くとも選択状態の動作時に上記セルプレート線と同じ電
   位に設定されるウェル層の電位を上記セルプレート線と
   同電位に変化させるよう制御することを特徴とする半導
   体記憶装置。
10. 【請求項１０】 請求項５記載の半導体記憶装置におい
    て、 上記メモリセルのビット線は、接地レベルにプリチャー
    ジされており、 上記メモリセルのセルプレート線は、非選択状態では低
    電位に維持され書き込み・読み出し時には電源電圧にパ
    ルス印加されるように構成されており、 上記電位差解消手段は、上記メモリセルに接続されるワ
    ード線を常時選択状態に設定して上記ビット線を介して
    上記キャパシタの第２電極の電位をビット線電位に固定
    し、上記メモリセルを選択して記憶の書き込み読みだし
    を行うときには、非選択メモリセルのワード線を非活性
    化するよう制御することを特徴とする半導体記憶装置。
11. 【請求項１１】 電荷保持機能についてヒステリシス特
    性を有する容量部を第１，第２電極で挟持してなるキャ
    パシタと、該キャパシタの上記第２電極に接続されＯＮ
    ・ＯＦＦ状態に切換え可能な少なくとも１つのパストラ
    ンジスタとを配置してなるメモリセルと、 上記キャパシタの第１電極に接続されるセルプレート線
    と、 上記キャパシタの第２電極に上記少なくとも１つのパス
    トランジスタを介して接続されるビット線と、 上記少なくとも１つのパストランジスタのＯＮ・ＯＦＦ
    を制御する信号を供給するためのワード線と、 上記メモリセルが非選択状態のとき、上記パストランジ
    スタをＯＦＦ状態にするととともに、上記セルプレート
    線をフローティング状態にするフローティング手段とを
    備えたことを特徴とする半導体記憶装置。