JPH0818075A - ショットキーバリヤダイオード及び半導体集積回路 - Google Patents
ショットキーバリヤダイオード及び半導体集積回路Info
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- JPH0818075A JPH0818075A JP15317494A JP15317494A JPH0818075A JP H0818075 A JPH0818075 A JP H0818075A JP 15317494 A JP15317494 A JP 15317494A JP 15317494 A JP15317494 A JP 15317494A JP H0818075 A JPH0818075 A JP H0818075A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 順方向での抵抗値を上昇させることなく、高
耐圧化を実現したショットキーバリヤダイオードを提供
することにある。 【構成】 アノード領域となるＰ+ 型のサブストレート
基板１２上にＮ- 型不純物を選択的に拡散してカソード
領域１３を形成し、前記サブストレート基板１２上のカ
ソード領域１３の外側にＰ+ 型のアノードコンタクト領
域１４を形成し、前記サブストレート基板１２上のカソ
ード領域１３の内側端部にＮ+ 型のカソードコンタクト
領域１５を形成し、サブストレート基板１２の表面に形
成されてアノードコンタクト領域１４から延びるアノー
ド電極１６の直下に複数のＰ+ 型の不純物拡散領域１７
ａを分散して形成すると共に、アノード電極１６の端部
直下に位置する不純物拡散領域１７ｂを前記カソード領
域１３をカソードコンタクト領域１５側と残り部分とに
平面視仕切るように形成する。
耐圧化を実現したショットキーバリヤダイオードを提供
することにある。 【構成】 アノード領域となるＰ+ 型のサブストレート
基板１２上にＮ- 型不純物を選択的に拡散してカソード
領域１３を形成し、前記サブストレート基板１２上のカ
ソード領域１３の外側にＰ+ 型のアノードコンタクト領
域１４を形成し、前記サブストレート基板１２上のカソ
ード領域１３の内側端部にＮ+ 型のカソードコンタクト
領域１５を形成し、サブストレート基板１２の表面に形
成されてアノードコンタクト領域１４から延びるアノー
ド電極１６の直下に複数のＰ+ 型の不純物拡散領域１７
ａを分散して形成すると共に、アノード電極１６の端部
直下に位置する不純物拡散領域１７ｂを前記カソード領
域１３をカソードコンタクト領域１５側と残り部分とに
平面視仕切るように形成する。
Description
【０００１】
【産業上の利用分野】本発明はショットキーバリヤダイ
オード及び半導体集積回路に関し、詳しくは、高耐圧化
を実現したショットキーバリヤダイオード、及びそのシ
ョットキーバリヤダイオードと共にＭＯＳトランジスタ
を含む他の半導体素子を組み込んだ半導体集積回路に関
する。
オード及び半導体集積回路に関し、詳しくは、高耐圧化
を実現したショットキーバリヤダイオード、及びそのシ
ョットキーバリヤダイオードと共にＭＯＳトランジスタ
を含む他の半導体素子を組み込んだ半導体集積回路に関
する。
【０００２】
【従来の技術】高耐圧化を実現したショットキーバリヤ
ダイオードの一例としては、例えば、特開昭６１−８８
５６０号公報に開示されたものがある。
ダイオードの一例としては、例えば、特開昭６１−８８
５６０号公報に開示されたものがある。
【０００３】このショットキーバリヤダイオードは、図
３に示すようにＮ+ 型のサブストレート基板１上にＮ-
型のエピタキシャル層２を形成し、そのエピタキシャル
層２上にＰ型不純物を選択的に拡散してＰ型の不純物拡
散領域３を点在させて形成した構造を有する。
３に示すようにＮ+ 型のサブストレート基板１上にＮ-
型のエピタキシャル層２を形成し、そのエピタキシャル
層２上にＰ型不純物を選択的に拡散してＰ型の不純物拡
散領域３を点在させて形成した構造を有する。
【０００４】前記ショットキーバリヤダイオードでは、
エピタキシャル層２の表面に形成したアノード電極４を
マイナス電位、サブストレート基板１の裏面に形成した
カソード電極５をプラス電位にした逆バイアス状態で所
定の電圧を印加すると、各不純物拡散領域３とエピタキ
シャル層２との接合部からそのエピタキシャル層２へ向
けて空乏層６が延び、図示の如くその延びた空乏層６が
各不純物拡散領域３間でつながった状態となる。この空
乏層６により、ショットキー接合自体の耐圧に比較して
高耐圧化を実現するようにしている。
エピタキシャル層２の表面に形成したアノード電極４を
マイナス電位、サブストレート基板１の裏面に形成した
カソード電極５をプラス電位にした逆バイアス状態で所
定の電圧を印加すると、各不純物拡散領域３とエピタキ
シャル層２との接合部からそのエピタキシャル層２へ向
けて空乏層６が延び、図示の如くその延びた空乏層６が
各不純物拡散領域３間でつながった状態となる。この空
乏層６により、ショットキー接合自体の耐圧に比較して
高耐圧化を実現するようにしている。
【０００５】
【発明が解決しようとする課題】ところで、前述した構
造のショットキーバリヤダイオードでは、アノード電極
４をマイナス電位、カソード電極５をプラス電位にした
逆バイアス状態での耐圧がせいぜい１００Ｖ程度しかな
い。また、高耐圧化するためには、エピタキシャル層２
の比抵抗を高くすると共に厚くする必要があるので、前
記アノード電極４をプラス電位、カソード電極５をマイ
ナス電位にした順バイアス状態での抵抗値が上昇してし
まうという問題がある。
造のショットキーバリヤダイオードでは、アノード電極
４をマイナス電位、カソード電極５をプラス電位にした
逆バイアス状態での耐圧がせいぜい１００Ｖ程度しかな
い。また、高耐圧化するためには、エピタキシャル層２
の比抵抗を高くすると共に厚くする必要があるので、前
記アノード電極４をプラス電位、カソード電極５をマイ
ナス電位にした順バイアス状態での抵抗値が上昇してし
まうという問題がある。
【０００６】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、順方向での抵
抗値を上昇させることなく、より一層の高耐圧化を実現
し得るショットキーバリヤダイオード及びそれを用いた
半導体集積回路を提供することにある。
されたもので、その目的とするところは、順方向での抵
抗値を上昇させることなく、より一層の高耐圧化を実現
し得るショットキーバリヤダイオード及びそれを用いた
半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の技術的手段として、本発明のショットキーバリヤダイ
オードは、一導電型基板上に他導電型でなる素子領域を
形成し、前記素子領域の表面にオーミックコンタクトす
る一方の電極を設け、前記素子領域の表面に前記一方の
電極側と残り側とを平面視仕切る一導電型でなる第１の
拡散領域を形成し、前記素子領域の残り側表面に一導電
型でなる第２の拡散領域を分散配置し、前記素子領域の
残り側に前記素子領域にショットキー接合し前記第１、
第２の拡散領域にオーミック接合する他方電極を前記基
板にオーミック接合して形成したことを特徴とする。
の技術的手段として、本発明のショットキーバリヤダイ
オードは、一導電型基板上に他導電型でなる素子領域を
形成し、前記素子領域の表面にオーミックコンタクトす
る一方の電極を設け、前記素子領域の表面に前記一方の
電極側と残り側とを平面視仕切る一導電型でなる第１の
拡散領域を形成し、前記素子領域の残り側表面に一導電
型でなる第２の拡散領域を分散配置し、前記素子領域の
残り側に前記素子領域にショットキー接合し前記第１、
第２の拡散領域にオーミック接合する他方電極を前記基
板にオーミック接合して形成したことを特徴とする。
【０００８】また、本発明の半導体集積回路は、前記シ
ョットキーバリヤダイオードと共に一導電型基板上にＭ
ＯＳトランジスタを含む他の半導体素子を形成した半導
体集積回路において、前記ＭＯＳトランジスタのドレイ
ン電極とショットキーバリヤダイオードの前記一方の電
極とを電気的に接続し、前記ＭＯＳトランジスタのソー
ス電極と前記ショットキーバリヤダイオードの他方の電
極が電気的に接続して前記ショットキーバリヤダイオー
ドが、ＭＯＳトランジスタと他の半導体素子との間に形
成される寄生トランジスタをＯＮさせないようにクラン
プすることを特徴とする。
ョットキーバリヤダイオードと共に一導電型基板上にＭ
ＯＳトランジスタを含む他の半導体素子を形成した半導
体集積回路において、前記ＭＯＳトランジスタのドレイ
ン電極とショットキーバリヤダイオードの前記一方の電
極とを電気的に接続し、前記ＭＯＳトランジスタのソー
ス電極と前記ショットキーバリヤダイオードの他方の電
極が電気的に接続して前記ショットキーバリヤダイオー
ドが、ＭＯＳトランジスタと他の半導体素子との間に形
成される寄生トランジスタをＯＮさせないようにクラン
プすることを特徴とする。
【０００９】尚、前記ショットキーバリヤダイオードと
接続されるＭＯＳトランジスタが高耐圧構造のものであ
ることが望ましい。
接続されるＭＯＳトランジスタが高耐圧構造のものであ
ることが望ましい。
【００１０】
【作用】本発明のショットキーバリヤダイオードでは、
逆バイアス時、第１、第２の拡散領域と素子領域との接
合部からその素子領域へ向けて空乏層が延びると共に基
板と素子領域との接合部からもその素子領域へ向けて空
乏層が延びるダブルリサーフ構造をなし、特に、第２の
拡散領域を前記素子領域を仕切って形成したことによ
り、第１の拡散領域と基板との両方からの空乏層の延び
に基づき、その部分でピンチオフするので高耐圧化が実
現できる。また、第２の拡散領域より延びる空乏層はシ
ョットキー接合の耐圧より低い電圧で互いにつながり、
第１の拡散領域でのピンチオフまでショットキー接合を
保護する。
逆バイアス時、第１、第２の拡散領域と素子領域との接
合部からその素子領域へ向けて空乏層が延びると共に基
板と素子領域との接合部からもその素子領域へ向けて空
乏層が延びるダブルリサーフ構造をなし、特に、第２の
拡散領域を前記素子領域を仕切って形成したことによ
り、第１の拡散領域と基板との両方からの空乏層の延び
に基づき、その部分でピンチオフするので高耐圧化が実
現できる。また、第２の拡散領域より延びる空乏層はシ
ョットキー接合の耐圧より低い電圧で互いにつながり、
第１の拡散領域でのピンチオフまでショットキー接合を
保護する。
【００１１】また、前記ショットキーバリヤダイオード
と共にＭＯＳトランジスタを含む他の半導体素子を形成
した半導体集積回路では、前記ＭＯＳトランジスタのド
レイン電極とソース電極間に逆の電圧がかかっても、そ
のドレイン電極と前記ショットキーバリヤダイオードの
一方の電極とを電気的に接続しているので、ＭＯＳトラ
ンジスタと他の半導体素子との間に形成される寄生トラ
ンジスタをショットキーバリヤダイオードの低い順方向
電圧でもってＯＮさせないようにクランプできる。
と共にＭＯＳトランジスタを含む他の半導体素子を形成
した半導体集積回路では、前記ＭＯＳトランジスタのド
レイン電極とソース電極間に逆の電圧がかかっても、そ
のドレイン電極と前記ショットキーバリヤダイオードの
一方の電極とを電気的に接続しているので、ＭＯＳトラ
ンジスタと他の半導体素子との間に形成される寄生トラ
ンジスタをショットキーバリヤダイオードの低い順方向
電圧でもってＯＮさせないようにクランプできる。
【００１２】
【実施例】本発明に係るショットキーバリヤダイオード
及びそれを用いた半導体集積回路の実施例を図１及び図
２に示して説明する。
及びそれを用いた半導体集積回路の実施例を図１及び図
２に示して説明する。
【００１３】本発明のショットキーバリヤダイオード１
１は、図１に示すような構造を有する。即ち、Ｐ- 型
〔一導電型〕のサブストレート基板１２上にＮ- 型〔他
導電型〕不純物を選択的に拡散してカソード領域〔素子
領域〕１３を形成し、前記サブストレート基板１２上の
カソード領域１３の外側にＰ+ 型のアノードコンタクト
領域１４を形成する。一方、前記サブストレート基板１
２上のカソード領域１３の内側端部にＮ+ 型のカソード
コンタクト領域１５を形成する。そして、前記サブスト
レート基板１２上にアルミニウム等のアノード電極１６
をアノードコンタクト領域１４から延びカソードコンタ
クト領域１５へ向けて形成する。このアノード電極１６
の直下のカソード領域１３内に複数のＰ+ 型の不純物拡
散領域〔第２の拡散領域〕１７ａを分散させて形成す
る。本発明では、アノード電極１６の端部直下に位置す
るＰ+ 型の不純物拡散領域〔第１の拡散領域〕１７ｂを
カソード領域１３をカソードコンタクト領域１５側と残
り部分とに平面視仕切るように形成する。尚、１８はカ
ソードコンタクト領域１５に形成されたカソード電極、
１９はＳｉＯ2 等の絶縁酸化膜である。
１は、図１に示すような構造を有する。即ち、Ｐ- 型
〔一導電型〕のサブストレート基板１２上にＮ- 型〔他
導電型〕不純物を選択的に拡散してカソード領域〔素子
領域〕１３を形成し、前記サブストレート基板１２上の
カソード領域１３の外側にＰ+ 型のアノードコンタクト
領域１４を形成する。一方、前記サブストレート基板１
２上のカソード領域１３の内側端部にＮ+ 型のカソード
コンタクト領域１５を形成する。そして、前記サブスト
レート基板１２上にアルミニウム等のアノード電極１６
をアノードコンタクト領域１４から延びカソードコンタ
クト領域１５へ向けて形成する。このアノード電極１６
の直下のカソード領域１３内に複数のＰ+ 型の不純物拡
散領域〔第２の拡散領域〕１７ａを分散させて形成す
る。本発明では、アノード電極１６の端部直下に位置す
るＰ+ 型の不純物拡散領域〔第１の拡散領域〕１７ｂを
カソード領域１３をカソードコンタクト領域１５側と残
り部分とに平面視仕切るように形成する。尚、１８はカ
ソードコンタクト領域１５に形成されたカソード電極、
１９はＳｉＯ2 等の絶縁酸化膜である。
【００１４】このショットキーバリヤダイオード１１で
は、カソード電極１８にプラス電位、アノード電極１６
にマイナス電位にした逆バイアス状態で所定の電圧を印
加すると、各不純物拡散領域１７ａ，１７ｂとカソード
領域１３との接合部からそのカソード領域１３へ向けて
空乏層２０が延び、その延びた空乏層２０が各不純物拡
散領域１７ａ，１７ｂ間でつながった状態となる。一
方、サブストレート基板１２とカソード領域１３との接
合部からもそのカソード領域１３へ向けて空乏層２１が
延びる。カソード領域１３とアノード電極１６との接合
面に作るショットキー接合の耐圧より低い電圧で、カソ
ード領域１３と基板１２、拡散領域１７ａ、拡散領域１
７ｂそれぞれが作るＰＮ接合の作る空乏層２０が表面に
おいてつながるように拡散領域１７ａを分散配置する。
したがって、ショットキー接合部が耐圧ブレークダウン
することはない。
は、カソード電極１８にプラス電位、アノード電極１６
にマイナス電位にした逆バイアス状態で所定の電圧を印
加すると、各不純物拡散領域１７ａ，１７ｂとカソード
領域１３との接合部からそのカソード領域１３へ向けて
空乏層２０が延び、その延びた空乏層２０が各不純物拡
散領域１７ａ，１７ｂ間でつながった状態となる。一
方、サブストレート基板１２とカソード領域１３との接
合部からもそのカソード領域１３へ向けて空乏層２１が
延びる。カソード領域１３とアノード電極１６との接合
面に作るショットキー接合の耐圧より低い電圧で、カソ
ード領域１３と基板１２、拡散領域１７ａ、拡散領域１
７ｂそれぞれが作るＰＮ接合の作る空乏層２０が表面に
おいてつながるように拡散領域１７ａを分散配置する。
したがって、ショットキー接合部が耐圧ブレークダウン
することはない。
【００１５】上記の目的で構成するので拡散領域１７ａ
はできるだけ小面積として順方向電流のさまたげとなら
ないようにするのが好ましい。
はできるだけ小面積として順方向電流のさまたげとなら
ないようにするのが好ましい。
【００１６】このダブルリサーフ構造を有する横方向型
のショットキーバリヤダイオード１１において、アノー
ド電極１６の端部直下に位置する不純物拡散領域１７ｂ
をある程度幅広に形成すれば、アノード電極１６の端部
直下の不純物拡散領域１７ｂから延びる空乏層２０とサ
ブストレート基板１２から延びる空乏層２１とがつなが
ってピンチオフした後はカソード側とアノード側とが完
全に遮断されるので不純物拡散領域１７ｂの幅に応じた
耐圧を得ることができる。このようにして、ダブルリサ
ーフ構造を有する横方向型のショットキーバリヤダイオ
ード１１では、順バイアス時、アノード電極１６からカ
ソード電極１８へ向けてカソード領域１３中を流れる順
方向電流が不純物拡散領域１７ａ，１７ｂにより阻止さ
れることなく、順方向での抵抗値が上昇することはな
い。また、アノード電極１６の端部直下の不純物拡散領
域１７ｂからの空乏層２０とサブストレート基板１２か
らの空乏層２１とのピンチオフにより、５００Ｖ程度ま
で耐圧を向上させることができる。
のショットキーバリヤダイオード１１において、アノー
ド電極１６の端部直下に位置する不純物拡散領域１７ｂ
をある程度幅広に形成すれば、アノード電極１６の端部
直下の不純物拡散領域１７ｂから延びる空乏層２０とサ
ブストレート基板１２から延びる空乏層２１とがつなが
ってピンチオフした後はカソード側とアノード側とが完
全に遮断されるので不純物拡散領域１７ｂの幅に応じた
耐圧を得ることができる。このようにして、ダブルリサ
ーフ構造を有する横方向型のショットキーバリヤダイオ
ード１１では、順バイアス時、アノード電極１６からカ
ソード電極１８へ向けてカソード領域１３中を流れる順
方向電流が不純物拡散領域１７ａ，１７ｂにより阻止さ
れることなく、順方向での抵抗値が上昇することはな
い。また、アノード電極１６の端部直下の不純物拡散領
域１７ｂからの空乏層２０とサブストレート基板１２か
らの空乏層２１とのピンチオフにより、５００Ｖ程度ま
で耐圧を向上させることができる。
【００１７】次に、前述したショットキーバリヤダイオ
ード１１と共にＭＯＳトランジスタ２２を含む他の半導
体素子２３を形成した半導体集積回路を図２に示す。
ード１１と共にＭＯＳトランジスタ２２を含む他の半導
体素子２３を形成した半導体集積回路を図２に示す。
【００１８】この半導体集積回路は、前述したショット
キーバリヤダイオード１１を形成した同一のサブストレ
ート基板１２に後述のＭＯＳトランジスタ２２を含む他
の半導体素子２３を組み込んだ構造のもので、そのＭＯ
Ｓトランジスタ２２は、例えば、図示しない他のＭＯＳ
トランジスタとでＨブリッジを回路構成する。
キーバリヤダイオード１１を形成した同一のサブストレ
ート基板１２に後述のＭＯＳトランジスタ２２を含む他
の半導体素子２３を組み込んだ構造のもので、そのＭＯ
Ｓトランジスタ２２は、例えば、図示しない他のＭＯＳ
トランジスタとでＨブリッジを回路構成する。
【００１９】このＭＯＳトランジスタ２２は、ダブルリ
サーフ構造を有する高耐圧のもので、サブストレート基
板１２上にドレイン領域となるＮ- 型の不純物拡散領域
２４を選択的に形成し、更に、その表面側に拡散領域２
５を二つに仕切るようにＰ-型の不純物拡散領域２５を
形成する。このＰ- 型の不純物拡散領域２５に対し一方
の側にドレイン電極のコンタクト領域となるＮ+ 型の不
純物拡散領域２６を形成し、他方の側であってＮ- 型の
不純物拡散領域２４の外側にＰ+ 型の不純物拡散領域２
７とソース領域となるＮ+ 型の不純物拡散領域２８を隣
接して形成し、前記Ｎ+ 型の不純物拡散領域２６からド
レイン電極２９を引き出すと共に、Ｐ+型及びＮ+ 型の
不純物拡散領域２７，２８からソース電極３０を引き出
す。そして、サブストレート基板１２上にＮ- 型の不純
物拡散領域２４とＮ+ 型の不純物拡散領域２８とに跨が
ってゲート酸化膜を介してポリシリコン等のゲート電極
３１を形成する。この構成によれば前記したショットキ
ーバリヤダイオードと同じような作用により高耐圧のＭ
ＯＳトランジスタを得る。尚、３２は他の半導体素子２
３が形成されたＮ- 型の不純物拡散領域である。また、
前記Ｐ- 型の不純物拡散領域２５はソース電極３０と電
気的に接続される。
サーフ構造を有する高耐圧のもので、サブストレート基
板１２上にドレイン領域となるＮ- 型の不純物拡散領域
２４を選択的に形成し、更に、その表面側に拡散領域２
５を二つに仕切るようにＰ-型の不純物拡散領域２５を
形成する。このＰ- 型の不純物拡散領域２５に対し一方
の側にドレイン電極のコンタクト領域となるＮ+ 型の不
純物拡散領域２６を形成し、他方の側であってＮ- 型の
不純物拡散領域２４の外側にＰ+ 型の不純物拡散領域２
７とソース領域となるＮ+ 型の不純物拡散領域２８を隣
接して形成し、前記Ｎ+ 型の不純物拡散領域２６からド
レイン電極２９を引き出すと共に、Ｐ+型及びＮ+ 型の
不純物拡散領域２７，２８からソース電極３０を引き出
す。そして、サブストレート基板１２上にＮ- 型の不純
物拡散領域２４とＮ+ 型の不純物拡散領域２８とに跨が
ってゲート酸化膜を介してポリシリコン等のゲート電極
３１を形成する。この構成によれば前記したショットキ
ーバリヤダイオードと同じような作用により高耐圧のＭ
ＯＳトランジスタを得る。尚、３２は他の半導体素子２
３が形成されたＮ- 型の不純物拡散領域である。また、
前記Ｐ- 型の不純物拡散領域２５はソース電極３０と電
気的に接続される。
【００２０】前記半導体集積回路において、ＭＯＳトラ
ンジスタ２２のドレイン電極２９にソース電極３０に対
しマイナスのサージ電圧が瞬間的に印加された場合、そ
のドレイン電極２９がマイナス電位にあるのに対して、
他の半導体素子２３のＮ- 型の不純物拡散領域３４がプ
ラス電位にあると、サブストレート基板１２からドレイ
ン電極２９へ向けてＮ- 型の不純物拡散領域２４に電流
が流れ、前記サブストレート基板１２をベース、ドレイ
ン電極２９をエミッタ、他の半導体素子２３のＮ- 型の
不純物拡散領域３４をコレクタとする寄生トランジスタ
３３が形成されＯＮする。したがって、Ｎ- 型の不純物
拡散領域３４を含んで構成された素子又は回路が誤動作
する。
ンジスタ２２のドレイン電極２９にソース電極３０に対
しマイナスのサージ電圧が瞬間的に印加された場合、そ
のドレイン電極２９がマイナス電位にあるのに対して、
他の半導体素子２３のＮ- 型の不純物拡散領域３４がプ
ラス電位にあると、サブストレート基板１２からドレイ
ン電極２９へ向けてＮ- 型の不純物拡散領域２４に電流
が流れ、前記サブストレート基板１２をベース、ドレイ
ン電極２９をエミッタ、他の半導体素子２３のＮ- 型の
不純物拡散領域３４をコレクタとする寄生トランジスタ
３３が形成されＯＮする。したがって、Ｎ- 型の不純物
拡散領域３４を含んで構成された素子又は回路が誤動作
する。
【００２１】本発明では、前記ＭＯＳトランジスタ２２
のドレイン電極２９及びソース電極３０を、ショットキ
ーバリヤダイオード１１のカソード電極１８及びアノー
ド電極１６とそれぞれ電気的に接続することにより、そ
のショットキーバリヤダイオード１１の低い順方向電圧
でもって前記寄生トランジスタ３５がＯＮしないように
クランプすることが可能となり、他の半導体素子２３が
誤動作することはない。
のドレイン電極２９及びソース電極３０を、ショットキ
ーバリヤダイオード１１のカソード電極１８及びアノー
ド電極１６とそれぞれ電気的に接続することにより、そ
のショットキーバリヤダイオード１１の低い順方向電圧
でもって前記寄生トランジスタ３５がＯＮしないように
クランプすることが可能となり、他の半導体素子２３が
誤動作することはない。
【００２２】本実施例の場合、基板１２でアノード電極
１６とソース電極３０は接続されているので基板外で配
線することは必ずしも必要でないが基板には比抵抗が高
く設定されているのでＭＯＳトランジスタ２２とショッ
トキーバリヤダイオード１１の配置によっては基板外で
配線接続するのが好ましい。
１６とソース電極３０は接続されているので基板外で配
線することは必ずしも必要でないが基板には比抵抗が高
く設定されているのでＭＯＳトランジスタ２２とショッ
トキーバリヤダイオード１１の配置によっては基板外で
配線接続するのが好ましい。
【００２３】本実施例によれば、ショットキーバリヤダ
イオード１１とＭＯＳトランジスタ２２はまったく同一
の工程で同時に形成することができるという利点を有す
る。そして、ショットキーバリヤダイオード１１の拡散
領域１７ｂとＭＯＳトランジスタ２２の拡散領域２５の
幅寸法を同一として同じ高耐圧とすることもできるし、
拡散領域１７ｂの幅寸法を小さくしてショットキーバリ
ヤダイオード１１の耐圧を低くしてＭＯＳトランジスタ
２２にかかる過電圧に対する保護ダイオードとすること
もできる。また、ＭＯＳトランジスタの形成は本実施例
に限らず他の形であっても適用できる。
イオード１１とＭＯＳトランジスタ２２はまったく同一
の工程で同時に形成することができるという利点を有す
る。そして、ショットキーバリヤダイオード１１の拡散
領域１７ｂとＭＯＳトランジスタ２２の拡散領域２５の
幅寸法を同一として同じ高耐圧とすることもできるし、
拡散領域１７ｂの幅寸法を小さくしてショットキーバリ
ヤダイオード１１の耐圧を低くしてＭＯＳトランジスタ
２２にかかる過電圧に対する保護ダイオードとすること
もできる。また、ＭＯＳトランジスタの形成は本実施例
に限らず他の形であっても適用できる。
【００２４】
【発明の効果】本発明のショットキーバリヤダイオード
によれば、逆バイアス時、アノード電極の端部直下に位
置する不純物拡散領域から延びる空乏層と基板から延び
る空乏層とでピンチオフするので耐圧を飛躍的に向上さ
せることができ、順方向での抵抗値を上昇させることな
く、高耐圧のショットキーバリヤダイオードが実現でき
る。
によれば、逆バイアス時、アノード電極の端部直下に位
置する不純物拡散領域から延びる空乏層と基板から延び
る空乏層とでピンチオフするので耐圧を飛躍的に向上さ
せることができ、順方向での抵抗値を上昇させることな
く、高耐圧のショットキーバリヤダイオードが実現でき
る。
【００２５】また、前記ショットキーバリヤダイオード
を組み込んだ半導体集積回路によれば、前記ＭＯＳトラ
ンジスタのドレイン電極がマイナス電位となっても、Ｍ
ＯＳトランジスタと他の半導体素子との間に形成される
寄生トランジスタをショットキーバリヤダイオードの低
い順方向電圧でもってＯＮさせないようにクランプでき
るので、他の半導体素子が誤動作することはなく信頼性
が大幅に向上する。
を組み込んだ半導体集積回路によれば、前記ＭＯＳトラ
ンジスタのドレイン電極がマイナス電位となっても、Ｍ
ＯＳトランジスタと他の半導体素子との間に形成される
寄生トランジスタをショットキーバリヤダイオードの低
い順方向電圧でもってＯＮさせないようにクランプでき
るので、他の半導体素子が誤動作することはなく信頼性
が大幅に向上する。
【図１】本発明に係るショットキーバリヤダイオードの
実施例を示す断面図
実施例を示す断面図
【図２】本発明に係る半導体集積回路の実施例を示す断
面図
面図
【図３】ショットキーバリヤダイオードの従来例を示す
断面図
断面図
１１ ショットキーバリヤダイオード １２ 一導電型基板〔サブストレート基板〕 １３ 素子領域〔カソード領域〕 １４ アノードコンタクト領域 １５ カソードコンタクト領域 １６ 他の電極〔アノード電極〕 １７ａ 第２の拡散領域〔他の不純物拡散領域〕 １７ｂ 第１の拡散領域〔アノード電極の端部直下に
位置する不純物拡散領域〕 １８ 一方の電極〔カソード電極〕 ２２ ＭＯＳトランジスタ ２３ 他の半導体素子 ２９ ドレイン電極 ３０ ソース電極 ３３ 寄生トランジスタ
位置する不純物拡散領域〕 １８ 一方の電極〔カソード電極〕 ２２ ＭＯＳトランジスタ ２３ 他の半導体素子 ２９ ドレイン電極 ３０ ソース電極 ３３ 寄生トランジスタ
Claims (4)
- 【請求項１】 一導電型基板上に他導電型でなる素子領
域を形成し、前記素子領域の表面にオーミックコンタク
トする一方の電極を設け、前記素子領域の表面に前記一
方の電極側と残り側とを平面視仕切る一導電型でなる第
１の拡散領域を形成し、前記素子領域の残り側表面に一
導電型でなる第２の拡散領域を分散配置し、前記素子領
域の残り側に前記素子領域にショットキー接合し前記第
１、第２の拡散領域にオーミック接合する他方電極を前
記基板にオーミック接合して形成したことを特徴とする
ショットキーバリヤダイオード。 - 【請求項２】 アノード領域となるＰ型基板上に選択的
にＮ型でなるカソード領域を形成し、前記Ｐ型基板上の
カソード領域の外側にＰ型のアノードコンタクト領域を
形成し、前記カソード領域の内側端部にＮ型のカソード
コンタクト領域を形成し、Ｐ型基板の表面に形成されて
アノードコンタクト領域から延びるアノード電極の直下
に、複数のＰ型不純物拡散領域を分散して形成すると共
に、アノード電極の端部直下に位置する不純物拡散領域
を前記カソード領域をカソードコンタクト領域側と残り
側とに平面視仕切るように形成したことを特徴とするシ
ョットキーバリヤダイオード。 - 【請求項３】 請求項１記載のショットキーバリヤダイ
オードと共に一導電型基板上にＭＯＳトランジスタを含
む他の半導体素子を形成した半導体集積回路において、
前記ＭＯＳトランジスタのドレイン電極とショットキー
バリヤダイオードの前記一方の電極とを電気的に接続
し、前記ＭＯＳトランジスタのソース電極と前記ショッ
トキーバリヤダイオードの他方の電極が電気的に接続し
て前記ショットキーバリヤダイオードが、ＭＯＳトラン
ジスタと他の半導体素子との間に形成される寄生トラン
ジスタをＯＮさせないようにクランプすることを特徴と
する半導体集積回路。 - 【請求項４】 前記ショットキーバリヤダイオードと接
続されるＭＯＳトランジスタが高耐圧構造のものである
ことを特徴とする請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15317494A JPH0818075A (ja) | 1994-07-05 | 1994-07-05 | ショットキーバリヤダイオード及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15317494A JPH0818075A (ja) | 1994-07-05 | 1994-07-05 | ショットキーバリヤダイオード及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818075A true JPH0818075A (ja) | 1996-01-19 |
Family
ID=15556677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15317494A Withdrawn JPH0818075A (ja) | 1994-07-05 | 1994-07-05 | ショットキーバリヤダイオード及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818075A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364923B1 (ko) * | 2000-06-13 | 2002-12-16 | 주식회사 케이이씨 | 쇼트키베리어다이오드 및 그 제조방법 |
| KR100683101B1 (ko) * | 2005-03-30 | 2007-02-15 | 산요덴키가부시키가이샤 | 반도체 장치 |
| WO2012086099A1 (ja) * | 2010-12-21 | 2012-06-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US9156073B2 (en) | 2008-03-03 | 2015-10-13 | Nakata Manufacturing Co., Ltd. | Forming apparatus, shoe thereof and forming method |
-
1994
- 1994-07-05 JP JP15317494A patent/JPH0818075A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364923B1 (ko) * | 2000-06-13 | 2002-12-16 | 주식회사 케이이씨 | 쇼트키베리어다이오드 및 그 제조방법 |
| KR100683101B1 (ko) * | 2005-03-30 | 2007-02-15 | 산요덴키가부시키가이샤 | 반도체 장치 |
| US9156073B2 (en) | 2008-03-03 | 2015-10-13 | Nakata Manufacturing Co., Ltd. | Forming apparatus, shoe thereof and forming method |
| WO2012086099A1 (ja) * | 2010-12-21 | 2012-06-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP5669863B2 (ja) * | 2010-12-21 | 2015-02-18 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US9111751B2 (en) | 2010-12-21 | 2015-08-18 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method of fabricating same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |