JPH08181284A - 保護素子およびその製造方法 - Google Patents

保護素子およびその製造方法

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JPH08181284A
JPH08181284A JP7259290A JP25929095A JPH08181284A JP H08181284 A JPH08181284 A JP H08181284A JP 7259290 A JP7259290 A JP 7259290A JP 25929095 A JP25929095 A JP 25929095A JP H08181284 A JPH08181284 A JP H08181284A
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region
gate
protection
transistor
substrate
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JP7259290A
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Carlos H Diaz
カルロス・エイチ・ディアズ
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HP Inc
Original Assignee
Hewlett Packard Co
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

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  • Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】プラズマ充電による薄い絶縁層の破壊を防ぐ 【解決手段】ＭＯＳトランジスタ（２２０、２３０）の
ゲートやＭＯＳ容量（３４０、２５０）の酸化物の接続
線２０６に保護素子２０２を接続する。保護素子２０２
はＭＯＳトランジスタでオフ状態でしようされる。寄生
の横形トランジスタ２１０がオープンベース状態でライ
ン２０７から補集された電荷を吸い取る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は広義には集積回路の保護
に関し、より詳細にはプラズマプロセス中のMOS素子の
ゲート酸化物等に発生する電荷から該酸化物の保護を行
なうための酸化物保護素子（以下、保護素子と称する）
に関する。
【０００２】
【従来の技術】集積回路素子の製造中、集積回路素子の
相互接続には典型的には金属あるいはポリシリコンの線
が用いられる。したがって、MOS素子の場合、プラズマ
エッチング中に電荷を蓄積する可能性のある長い金属あ
るいはポリシリコンの相互接続線（アンテナ）が素子の
ゲートに接続される場合がある。MOSゲートのキャパシ
タンスは比較的大きいため、MOS素子のゲートには他と
不釣り合いに電荷蓄積が発生する。ゲート酸化物は非常
に薄いため、プラズマエッチングによる電荷の蓄積によ
る損傷を受けやすい。
【０００３】
【発明が解決しようとする課題】MOS素子の性能はある
種のプラズマエッチングプロセスによって発生する電荷
の蓄積によって低下する。プラズマ充電によってエッチ
ングされる材料に、（１）ゲート酸化物内の電子トラッ
プの形成や（２）イオン衝撃に起因する材料表面におけ
る原子の変位と埋没等のさまざまな形態の放射損傷が発
生する。捕獲された電荷により酸化物の破壊電圧が低下
し、アニーリングによる除去がおこなわれないと、しき
い値電圧のずれが発生し、信頼性が損なわれる可能性が
ある。さらに、酸化物と半導体の界面に形成される表面
状態によってサブスレッショルドスロープ、相互コンダ
クタンス、ホットエレクトロンストレス下における素子
の寿命といったトランジスタ特性が劣化する。
【０００４】Sym. VLSI Tech. Dig. Papers（1989年）7
3-74ページF. Shoneその他の論文、“Gate Oxide Charg
ing and its Elimination for Metal Antenna Capacito
rand Transistor in VLSI CMOS Double Layer Metal Te
chnology”にはプラズマ充電損傷を最小限にするための
２つのプロセス上の解決法が説明されている。まず、合
金サイクルタイムを長くすることによって、表面状態が
アニールで除去され、ホットエレクトロンにおける信頼
性が向上すると考えられる。もう一つのプロセス上の解
決法は金属層の上に薄い誘電体層を追加することであ
る。これによって、アンテナ（ゲートに接続された金属
あるいはポリシリコンの相互接続線の大きな部分）によ
るプラズマからの電荷の捕集効率が低下すると考えられ
る。これらの方法はプラズマ充電に起因する酸化物への
損傷を低減するものとして示したが、これらの方法では
製造プロセスが複雑化し、プロセスコストが上昇し、サ
イクルタイムが増大する。そのため、回路上の改良方法
が研究されてきた。
【０００５】保護素子をゲートに接続してプラズマプロ
セス中の電荷の蓄積を最小限にすることができる。IEE
E、IEDM 93の467-470ページのShinその他の論文“Impac
t of Plasma Charging Damage and Diode Protection o
n Scaled Thin Oxide”には、プラズマ充電の影響を最
小限にするダイオード保護回路が説明されている。図1A
には、薄い酸化物プラズマ保護ダイオード102の概略図
を示す。図1Bには図1Aに示す保護素子の断面図を示す。
【０００６】被保護素子のゲート酸化物104を覆うポリ
シリコンゲートは金属線110を介してP型基板108内のN型
のアイランド106に接続されている。電荷捕集材料はア
ンテナ107で表わされている。N型アイランド106とP型基
板108によってダイオード102が形成される。ゲート酸化
物104に正の電荷が蓄積されると、ゲートに蓄積された
余分な電荷が逆モードで動作するダイオード102に流れ
る。ダイオード102から基板への電荷の吸い込み効率を
上げるために、関連するプラズマエッチングプロセスを
制御された光強度条件で行なってダイオード漏れ電流の
レベルを充分に高くしなければならない。
【０００７】図１A,図１Ｂに示すダイオード保護回路は
プラズマ充電電流がダイオードの漏れ電流より低いかぎ
りにおいて良好にはたらく。この方法の問題点は、薄い
ゲート酸化物を有効に保護するためにはシリコン面積が
犠牲になることである。これはダイオード漏れ電流がそ
の面積に比例するためである。したがって、たとえば、
薄いゲート酸化物を充分に保護するためには、保護素子
には100μm×100μmの面積が必要である。また、ダイオ
ードによる保護はダイオードの降伏電圧がゲート酸化物
の故障電圧より低い場合に有効に行なわれる。しかし、
12nmより薄いゲート酸化物を用いる技術の場合、ダイオ
ード降伏電圧は一般に薄い酸化物の故障電圧より高く、
ダイオードによる保護の有効性が失われる。
【０００８】したがって、プラズマの極性にかかわりな
く薄い酸化物をプラズマ充電に起因する損傷から保護
し、またプロセスサイクルタイムやプロセスコストおよ
び素子のコストの増大を招く特殊なプロセスステップを
必要としない、面積効率のよい保護素子が必要とされて
いる。
【０００９】
【課題を解決するための手段】薄い酸化物ゲートをプラ
ズマエッチング中の電荷の蓄積から保護する保護素子が
提供される。この保護素子は特殊なプロセスステップを
必要とせず、面積効率が良く、プラズマ充電電流の極性
に関わりなく有効である。第１の集積回路素子の酸化物
領域から電荷を放電するためのこの保護素子は第１の領
域と第２の領域からなり、いずれの領域も第１の伝導型
を有し、また第１および第２の領域は第１の伝導型と逆
の第２の伝導型を有するウェル領域内に形成される。ウ
ェル領域は第１の伝導型の基板内に形成される。保護素
子の誘電体領域あるいはゲートは基板上の第１の領域と
第２の領域の間に位置し、被保護素子の誘電体領域に電
気的に結合されている。
【００１０】本発明の好適実施例において、被保護素子
の誘電体領域はＭＯＳトランジスタのゲートあるいはコ
ンデンサである。被保護素子は基板内に形成された第２
の伝導型の第１および第２の領域と、この被保護素子の
第１の領域と第２の領域の間の基板表面上に位置するゲ
ートあるいは誘電体領域からなる。この好適実施例にお
いて、保護素子のゲートは伝導層を介して保護素子の第
１の領域と被保護素子のゲートに電気的に接続されてい
る。さらに、保護素子の第２の領域は基板に接続されて
いる。
【００１１】本好適実施例において、第１の伝導型はP
型である。したがって、本好適実施例では、保護素子は
そのソースとゲートが被保護素子のゲートに接続された
PMOS素子として説明することができる。あるいは、この
保護素子は横形PNPトランジスタとして説明することが
できる。PMOSトランジスタが形成されるとき、横形PNP
トランジスタも形成される。横形PNPのベースはPMOS素
子の浮動N型ウェル領域に対応し、横形PNPトランジスタ
のコレクタはPMOS素子のドレインに対応し、横形PNP素
子のエミッタはPMOS素子のソースに対応する。横形PNP
素子の内部では、ベースは浮いており、コレクタは基板
（一般に接地されている）に接続され、エミッタはPMOS
ホスト素子と被保護MOS素子あるいはゲート酸化物コン
デンサの両方のゲートに接続されている。
【００１２】本好適実施例では、保護素子はPMOSトラン
ジスタであり、被保護集積回路素子はMOSトランジスタ
のゲートあるいはMOSコンデンサのように薄いゲート酸
化物を有する任意の素子である。また、伝導型を逆にし
て保護素子をN型基板の浮動P型ウェル内に設けたNMOSト
ランジスタとすることもできる。保護素子がNMOSトラン
ジスタである場合、 基板に接続される保護素子の第２
の領域は一般にグラウンドではなく電源電圧VDDに接続
される。
【００１３】動作時には、PMOSトランジスタのゲートは
PMOSトランジスタのソースに結合され、PMOSトランジス
タはオフになる。したがって、この横形PNPオープンベ
ーストランジスタがゲート酸化物に蓄積される電荷の充
電と放電を制御する。漏れ電流によって薄い酸化物層の
破壊電圧を越える電荷の蓄積を防止する基板保護ダイオ
ードと異なり、過剰な電荷の蓄積は横形PNPトランジス
タの降伏電圧によって防止される。保護はPNPオープン
ベース降伏作用によって達成され、漏れ電流のレベルに
依存しないため、PNP保護素子の大きさは同等な保護レ
ベルを提供する基板ダイオードに比べてかなり小さくす
ることができる。
【００１４】本発明の保護構造のもう一つの利点は、プ
ラズマ充電の一つの極性についてしか有効に保護を行な
うことができない従来の保護法に対して、ここに提案す
る浮動ベース横形PNP素子はプラズマの極性にかかわり
なくゲートを保護することができることである。プラズ
マエッチングによって金属に負の電荷が発生する場合、
このトランジスタは低いドレイン／ソース電圧を有する
PMOS素子として動作する。プラズマエッチングによって
金属に正の電荷が発生する場合、このトランジスタ保護
素子はオープンベースモードの横形PNPトランジスタと
して動作する。これに対して、基板ダイオードは順方向
モード伝導によって金属への負の電荷の蓄積からの保護
を行なう。しかし、正の電荷の蓄積は漏れ電流および／
またはダイオードの降伏によって行なわれるが、これは
面積効率が悪かったり、ダイオードの降伏電圧がゲート
酸化物の故障電圧より高い先端プロセス技術において
は、効果的でもない場合がある。
【００１５】さらに、従来の基板ダイオード保護素子に
比べて、プラズマ充電に起因する損傷の回避だけを目的
とするプロセスステップをなくすことができる。本発明
のトランジスタ保護素子は他のMOS素子の形成のための
他のプロセスステップに並行して同時に形成することが
できる。したがって、合金サイクルタイムの増大や金属
の上に追加の誘電体層を設けるといった追加ステップを
なくすことができる。プラズマ電荷の蓄積に対処するた
めのプロセスステップをなくすことによって素子プロセ
スコストが低減される。さらに、上に説明したPMOS／横
形PNP保護素子によって薄いゲート酸化物からのプラズ
マ電荷に対して低い電圧クランプが提供される。この電
圧クランプのしきい値は素子レイアウトの変更によって
簡単に変更することができる。たとえば、クランプ電圧
はホストPMOS素子のチャンネル長を適当に選択すること
によって薄い酸化物の降伏電圧より低い値に設定するこ
とができる。
【００１６】本発明の特徴や利点は本明細書の以下の部
分と添付図面を参照してより明確に理解されるであろ
う。
【００１７】
【実施例】本発明の保護素子は被保護集積回路素子の酸
化物領域に接続されたトランジスタである。この保護素
子は通常MOSトランジスタのゲート酸化物に接続され
る。しかし、集積回路素子の他の誘電体領域や酸化物領
域を、酸化物領域を保護素子に同様に接続することによ
ってプラズマ充電に起因する損傷から保護することもで
きる。たとえば、図2Aには保護素子202と、NMOSトラン
ジスタ220のゲート酸化物領域204、PMOSトランジスタ23
0のゲート酸化物領域205、PMOSコンデンサ240の酸化物
領域247、およびNMOSコンデンサ250の酸化物領域209へ
のその接続を概略的に示す。薄い酸化物領域204、205、
247、209は金属あるいはポリシリコンあるいはその他の
伝導層206によって保護素子202に電気的に接続される。
【００１８】本好適実施例では保護素子202は浮動N型ウ
ェル内のPMOSトランジスタあるいはオープンベースモー
ドの横形PNPトランジスタとして説明することができ
る。図2Aに示す概略図には保護素子202を寄生横形PNPバ
イポーラトランジスタ210と並列に設けられたPMOSトラ
ンジスタ208として示している。
【００１９】図2Bは本発明の好適実施例による図2Aに示
す保護素子202の断面図である。図2Bにおいて、保護素
子202は第１の領域212（ドレイン）と第２の領域214
（ソース）を有するMOS素子であり、これらの領域はい
ずれも第１の伝導型である。ドレイン212とソース214は
第１の伝導型とは反対の第２の伝導型を有するウェル領
域216内に形成されている。このウェル領域は第１の伝
導型の基板の上に形成される。
【００２０】本好適実施例において、第１の伝導型はP
型である。したがって、本好適実施例では、保護素子20
2はそのゲート218とソース214が被保護素子のゲート220
あるいはその他の薄い誘電体領域に接続されたPMOS素子
である。本実施例では、P型基板は原P型基板228の表面
に形成されたエピタキシャル層226を有する。あるい
は、この保護素子202は横形PNPトランジスタとして説明
することができる。このPMOSトランジスタが形成される
とき、横形PNPトランジスタも形成される、横形PNPトラ
ンジスタのベースはPMOS素子の浮動N型ウェル216であ
り、横形PNPトランジスタのエミッタはPMOS素子のソー
ス214であり、横形PNP素子のコレクタはPMOS素子のドレ
イン212である。この寄生横形PNPバイポーラトランジス
タの有効ベース幅はそのPMOSホスト208のチャンネル長
に等しい。
【００２１】被保護素子はプラズマ充電中の電荷の蓄積
によって損傷する可能性のある酸化物領域を有する任意
の素子とすることができるが、通常はNMOSトランジスタ
ゲート、PMOSトランジスタゲートおよび／またはゲート
酸化物コンデンサである。図2Aから、PMOS保護素子はNM
OSトランジスタ220、PMOSトランジスタ230、PMOSコンデ
ンサ240あるいはNMOSコンデンサ250のゲートに接続する
ことができる。説明の目的のために、図2Bおよび図2Cに
PMOSトランジスタおよびNMOSトランジスタのみに接続し
た保護素子を示す。図2Bおよび図2Cにはこれら３種類の
素子のうちの２つに接続された保護素子を示すが、この
保護素子は１種類の素子に接続することもでき、また複
数の種類の素子あるいは複数の素子に接続することもで
きる。図2Bに示すように、本好適実施例では、保護素子
はPMOSトランジスタであり、被保護酸化物はソース22
2、ドレイン224およびゲート225を有するNMOSトランジ
スタ220のゲート酸化物204である。またあるいは代わり
に、この保護素子はN型ウェル領域232内に形成されたPM
OSトランジスタ230のゲート酸化物205に電気的に接続す
ることもできる。図2Cにおいて、このNMOS保護素子はPM
OSトランジスタ220のゲート酸化物領域204とP型ウェル
領域232内に形成されたNMOSトランジスタ230のゲート酸
化物領域205に電気的に接続される。
【００２２】図2Bに示すように、ドレイン212は接地さ
れ、PMOS保護素子のゲート218とソース214は被保護素子
のゲートに電気的に接続されている。したがって、横形
PNP素子のベース216は浮いている。コレクタ212は接地
され、エミッタ214はホストPMOS素子208のゲート218と
被保護MOS素子のゲートに接続されている。
【００２３】PMOSトランジスタ208のゲート218はそのソ
ース214（最大正の端子）に接続され、保護素子のPMOS
トランジスタ208は常にオフになっている。これは保護
素子202が通常の回路動作に干渉しないようにするため
に必要である。N型ウェル216は浮いているため、PNP横
形トランジスタはオープンベースモードで動作する。
【００２４】本好適実施例では保護素子はPMOSトランジ
スタであり、被保護集積回路素子はMOSトランジスタお
よび／またはゲート酸化物コンデンサであるけれども、
代わりに伝導型を逆にして保護素子をN型基板上のP型ウ
ェル内に形成されたNMOSトランジスタとすることもでき
る。図2Cには、この保護素子の代替実施例の断面図を示
す。この代替実施例では、保護素子202はNMOSトランジ
スタであり、そのソース領域214とドレイン領域212はN
伝導型であり、ウェル216はP伝導型である。基板226はN
伝導型である。しかし、図2Cに示すように、保護素子が
NMOSトランジスタである場合、保護素子202のドレイン2
14はN型基板に接続され、このN型基板は電源電圧VDDに
接続されている。
【００２５】プラズマエッチング中、電荷は被保護素子
の薄い酸化物領域204を画定するポリシリコンあるいは
伝導性材料に接続された金属線によって捕集される。酸
化物領域204に電荷が蓄積されるにつれて、基板に対し
て電圧が生じる。保護素子202は、過剰な電荷を基板に
適切に排出することによって酸化物領域204上の電荷の
蓄積による最大電圧が薄い酸化物の破壊電圧を越えない
ようにするものでなければならない。ここに説明する保
護素子では、これは本好適実施例の寄生横形PNPバイポ
ーラトランジスタのオープンベース降伏特性によって達
成される。
【００２６】オープンベース降伏特性は、本技術のP型
アイランドからN型ウェルへの降伏電圧（BVｃｂｏ）とP
NPトランジスタの順方向電流利得（βＦ）によって決ま
る。ある特定のBVｃｂｏに対して、オープンベース降伏
電圧（BVceo）はβＦを大きくすることによって下げる
ことができる。βＦの増大はベース幅（ホストPMOS素子
のチャンネル長L）を小さくすることによって達成する
ことができる。図3Aには本発明の保護素子の降伏電圧に
関する電流-電圧特性を示す。図3Aに示す実験データは
異なるベース幅について得られたオープンベース降伏電
圧特性（エミッタ電流Ie対エミッタ-コレクタ電圧Vecの
図）を示す。線302はベース幅が0.35μmの場合のエミッ
タ電流対エミッタ-コレクタ電圧を示す。線304はベース
幅が0.4μmの場合のエミッタ電流対エミッタ-コレクタ
電圧を示す。線306はベース幅が0.5μmの場合のエミッ
タ電流対エミッタ-コレクタ電圧を示す。線308はベース
幅が0.7μmの場合のエミッタ電流対エミッタ-コレクタ
電圧を示す。
【００２７】図3Aからわかるように、この素子のクラン
プ電圧は保護素子のベース幅の増大につれて増大する。
したがって、保護レベル（クランプ電圧）を回路設計に
よって被保護薄い酸化物に適したレベルに設定すること
ができる。たとえば、8.0ボルトの降伏電圧を有する8.0
nmの薄い酸化物について図3Aを参照して考察すると、
0.35から0.5 μmのチャンネル長を有する浮動ウェルPMO
S素子を用いると適切な保護レベルが得られる。
【００２８】図3Aには本発明によるさまざまなチャンネ
ル長の保護素子の降伏電圧-電流特性を示す。図3Bには
（従来の）充電保護ダイオードと本発明の保護素子の降
伏電圧-電流特性の比較を示す。この保護ダイオードと
本発明の保護素子の降伏特性は比較の目的上同じプロセ
ス技術を用いて製作されている。図3Bにおいて、線310
はダイオード保護素子の電流(I[mA])対電圧(Vce[V])を
示す。線312は本発明の保護素子の典型的なエミッタ電
流(I)対エミッタ-コレクタ電圧(Vce)を示す。図3Bから
わかるように、本発明の保護素子は約10ボルトのクラン
ピング電圧を有する（従来の）ダイオード保護素子に比
べて低いクランピング電圧（約８ボルト）を有する。
【００２９】この保護素子の構造は保護対象となるMOS
素子の製造時に作成することができる。製造方法は必要
とされる保護レベルと必要な材料に応じて変えることが
できるが、次に１つの好適なプロセスを示すプロセスフ
ローを説明する。通常、かかる素子はp+基板上のP型エ
ピタキシャル層（4-5 μm）内に形成される。活性領域
がパターン化され、続いて標準的なLOCOS分離プロセス
が実行される。次に、NチャンネルとPチャンネルの注入
が行なわれ、続いてゲート酸化が実行される。
【００３０】ゲート酸化物が形成された後、通常LPCVD
を用いてポリシリコン層が蒸着され、ゲートパターンを
用いてポリシリコンエッチングが行なわれ、続いてポリ
の再酸化が行なわれる。次に、N型LDDパターンが形成さ
れ、リンが注入される。次にP-LDDパターンが形成さ
れ、ホウ素が注入される。TEOS側壁スペーサが形成さ
れ、続いてNチャンネルソースおよびドレイン領域素子
にヒ素が注入され、Pチャンネルソースおよびドレイン
領域にBF２が注入される。注入が行なわれる度に急速熱
アニール（RTA)ステップが実行される。
【００３１】ここで、素子の間に伝導性の相互接続部が
形成される。一実施例では、P型およびN型のアイランド
にケイ化チタンが蒸着される。PGSガラスが第１の層間
誘電体として蒸着され、この第１の層間誘電体にコンタ
クト窓がパターン化され、エッチングされる。それに続
いて、平坦化ステップが実行される。平坦化の後、TiN
／Wプラグが蒸着され、ブランケットエッチバックプロ
セスによってパターン化される、続いてTi/AlCu/TiNの
蒸着が行なわれて、第１の金属相互接続層が形成され
る。このステップに続いて、第２の誘電体層の蒸着と平
坦化、エッチングによる第２コンタクトのパターン化、
TiN/Wの蒸着とブランケットエッチバックを実行するこ
ともできる。Ti/AlCu/TiNの第２の層が蒸着され、パタ
ーン形成とエッチングが行なわれて相互接続部の第２の
層が形成される。追加の相互接続層を同様にして形成す
ることができる。
【００３２】以上の説明は例示に過ぎず本発明を限定す
るものではない。本発明の範囲は以上の説明からではな
く、付属する特許請求から、特許請求の同等の完全なる
範囲とともに判断すべきものである。
【００３３】
【図面の簡単な説明】
【図１Ａ】従来の薄い酸化物の保護素子の概略図であ
る。
【図１Ｂ】図1Aに示す従来の保護ダイオードの断面図で
ある。
【図２Ａ】本発明の一好適実施例のPMOSトランジスタ、
NMOSトランジスタ、PMOSコンデンサ、およびNMOSコンデ
ンサに結合された保護素子の概略図である。
【図２Ｂ】PMOSおよびNMOSトランジスタに結合された保
護素子の断面図である。
【図２Ｃ】PMOSおよびNMOSトランジスタに結合された保
護素子の代替実施例の断面図である。
【図３Ａ】本発明の好適実施例によるさまざまなチャン
ネル長の保護素子のオープンベース電圧-電流特性を示
す。
【図３Ｂ】保護ダイオードと本発明の好適実施例の保護
素子の両方についてのチャンネル長を所定の値としたと
きの電圧-電流特性を示す。
【符号の説明】
102：薄い酸化物のためのプラズマ保護ダイオード 104：被保護素子のゲート酸化物 106：N型のアイランド 107,207：アンテナ 108：P型基板 110：金属線 202：保護素子 204：NMOSトランジスタ220のゲート酸化物領域 205：PMOSトランジスタ230のゲート酸化物領域 247：PMOSコンデンサ240のゲート酸化物領域 208：PMOSトランジスタ 209：NMOSコンデンサ250の酸化物領域 210：寄生横形PNPバイポーラトランジスタ 212：保護素子202の第１の領域 214：保護素子202の第２の領域 216：保護素子202のウェル領域 218：保護素子202のゲート 220：NMOSトランジスタ 222：NMOSトランジスタ220のソース 224：NMOSトランジスタ220のドレイン 225：NMOSトランジスタ220のゲート 226：P型基板228のエピタキシャル層 228：P型基板 230：NMOSトランジスタ 232：P型ウェル領域 240：PMOSコンデンサ 250：NMOSコンデンサ 302、304、306、308、310、312：線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 29/78 Ｈ０１Ｌ 27/08 ３２１ Ｈ 29/78 ３０１ Ｋ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】被保護素子の誘電体領域上の電荷蓄積から
    該被保護素子を保護するための保護素子であって、 第１の伝導型を有する基板、 前記基板内に形成された前記第１の伝導型の逆の第２の
    伝導型を有するウェル領域、およびゲート領域および第
    １の領域、第２の領域からなる第１のMOSトランジスタ
    からなり、前記第１および第２の領域は前記ウェル領域
    に形成され、前記第１および第２の領域は第１の伝導型
    を有し、前記第１のMOSトランジスタのゲート領域は前
    記基板表面上の前記第１のMOSトランジスタの前記第１
    および第２の領域の間に設けられた誘電体領域を有し、
    前記ゲート領域と前記第１の領域は前記被保護素子の前
    記誘電体領域に電気的に接続され、前記ウェル領域は浮
    動しており、前記基板は前記第２の領域に電気的に接続
    されている保護素子。
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