JPH06224376A - Ｃｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｃｍｏｓ型半導体装置及びその製造方法Info
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- JPH06224376A JPH06224376A JP50A JP1198293A JPH06224376A JP H06224376 A JPH06224376 A JP H06224376A JP 50 A JP50 A JP 50A JP 1198293 A JP1198293 A JP 1198293A JP H06224376 A JPH06224376 A JP H06224376A
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- semiconductor
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- semiconductor region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ラッチアップしにくいＣＭＯＳ型半導体装置
を提供する。 【構成】 ＰＭＯＳのソース領域に近接した位置に、Ｐ
導電型の拡散領域１３をイオン注入により形成し、ＮＭ
ＯＳのソース領域に近接した位置に、Ｎ導電型の拡散領
域１４をイオン注入により形成する。ウエハ全面にスパ
ッタ法でチタンを堆積させ、ソース、及びソースに近接
した拡散領域、ドレイン、ポリシリコンゲート電極上に
露出したシリコンとチタンとを熱処理により反応させ
て、チタンシリサイド層２１をソース、ソースに近接し
た領域、ドレイン、ポリシリコンゲート電極上に形成す
る。 【効果】 ドレイン７付近でインパクトイオン化により
発生した正孔をソース近傍に設けられているＰ導電型の
拡散領域１３にシリコンのビルトイン電圧よりも低い電
圧で容易に正孔を引き込め、ラッチアップを防止する。
を提供する。 【構成】 ＰＭＯＳのソース領域に近接した位置に、Ｐ
導電型の拡散領域１３をイオン注入により形成し、ＮＭ
ＯＳのソース領域に近接した位置に、Ｎ導電型の拡散領
域１４をイオン注入により形成する。ウエハ全面にスパ
ッタ法でチタンを堆積させ、ソース、及びソースに近接
した拡散領域、ドレイン、ポリシリコンゲート電極上に
露出したシリコンとチタンとを熱処理により反応させ
て、チタンシリサイド層２１をソース、ソースに近接し
た領域、ドレイン、ポリシリコンゲート電極上に形成す
る。 【効果】 ドレイン７付近でインパクトイオン化により
発生した正孔をソース近傍に設けられているＰ導電型の
拡散領域１３にシリコンのビルトイン電圧よりも低い電
圧で容易に正孔を引き込め、ラッチアップを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
相補型ＭＯＳ半導体装置及びその製造方法に関する。
相補型ＭＯＳ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図９は、例えば特開昭６０−１１１４５
４号公報に開示されている従来の相補型ＭＯＳ半導体装
置の構造を示す断面図である。
４号公報に開示されている従来の相補型ＭＯＳ半導体装
置の構造を示す断面図である。
【０００３】図９において、１０２ｂは第１の半導体領
域であるＮ型拡散領域１０２以外の半導体基板１０１上
に設けられた第６半導体領域であるＮ型拡散領域、１０
４ｄはＮ型拡散領域１０２ｂ内に設けられたＮ+ 型拡散
領域、１０３ｄは半導体基板１０１の表面領域にＮ+ 型
拡散領域１０４ｄと接して形成されたＰ+ 型拡散領域で
ある。また、１２０はＮ型拡散領域１０２ｂと接触し、
これとショットキーダイオード１１４を形成するように
設けられたアルミ電極であり、アルミ電極１２０は、第
５の半導体領域１０４ｂにも接触しており、第５の半導
体領域１０４ｂと第６半導体領域１０２ｂとを接続して
いる。１２１は、Ｎ+ 型拡散領域１０４ｄ及びＰ+ 型拡
散領域１０３ｄの表面に接触して設けられた接地端子と
なるアルミ電極である。なお、ショットキーダイオード
１１４は、第６半導体領域１０２ｂに直接アルミ電極１
２０を形成することにより実現される。第６半導体領域
１０２ｂはショットキーダイオード１１４が形成し得る
ように濃度が低くなっている。
域であるＮ型拡散領域１０２以外の半導体基板１０１上
に設けられた第６半導体領域であるＮ型拡散領域、１０
４ｄはＮ型拡散領域１０２ｂ内に設けられたＮ+ 型拡散
領域、１０３ｄは半導体基板１０１の表面領域にＮ+ 型
拡散領域１０４ｄと接して形成されたＰ+ 型拡散領域で
ある。また、１２０はＮ型拡散領域１０２ｂと接触し、
これとショットキーダイオード１１４を形成するように
設けられたアルミ電極であり、アルミ電極１２０は、第
５の半導体領域１０４ｂにも接触しており、第５の半導
体領域１０４ｂと第６半導体領域１０２ｂとを接続して
いる。１２１は、Ｎ+ 型拡散領域１０４ｄ及びＰ+ 型拡
散領域１０３ｄの表面に接触して設けられた接地端子と
なるアルミ電極である。なお、ショットキーダイオード
１１４は、第６半導体領域１０２ｂに直接アルミ電極１
２０を形成することにより実現される。第６半導体領域
１０２ｂはショットキーダイオード１１４が形成し得る
ように濃度が低くなっている。
【０００４】低不純物濃度領域は接地され、アルミニウ
ムとの間のショットキーダイオード１１４が寄生トラン
ジスタの間に挿入された状態となっているため、寄生サ
イリスタを構成する寄生トランジスタはほとんど動作し
なくなり、ラッチアップを起こし難い構造となってい
る。
ムとの間のショットキーダイオード１１４が寄生トラン
ジスタの間に挿入された状態となっているため、寄生サ
イリスタを構成する寄生トランジスタはほとんど動作し
なくなり、ラッチアップを起こし難い構造となってい
る。
【０００５】また、材料をアルミに限定せずに広く金属
シリサイドを用いたＣＭＯＳ型半導体装置が特開昭５９
−３５４６５号公報に提案されている。
シリサイドを用いたＣＭＯＳ型半導体装置が特開昭５９
−３５４６５号公報に提案されている。
【０００６】図１０は、特開昭５９−３５４６５号公報
に記載されているＣＭＯＳ型半導体装置を示す断面図で
ある。
に記載されているＣＭＯＳ型半導体装置を示す断面図で
ある。
【０００７】図１０において、２０１はＰ- 型半導体基
板、２０２はＮ- 型ウエル、２０３はＰチャネルＭＯＳ
トランジスタのＰ+ 型ソース領域及びドレイン領域、２
０４はＮチャネルＭＯＳトランジスタのＰ+ 型ソース領
域及びドレイン領域である。なお、集積度を低下させな
いようにするため、エミッタ注入効率に注目している。
通常のＣＭＯＳ素子では基板ないしウエルの不純物濃度
は１０15〜１０16／ｃｍ3 であり、ソース、ドレイン領
域の不純物濃度は１０20／ｃｍ3 以上である。このよう
な条件下ではエミッタ注入効率は０．９９以上となり、
電流増幅率が２００以上となるような寄生バイポーラト
ランジスタが生成されている。
板、２０２はＮ- 型ウエル、２０３はＰチャネルＭＯＳ
トランジスタのＰ+ 型ソース領域及びドレイン領域、２
０４はＮチャネルＭＯＳトランジスタのＰ+ 型ソース領
域及びドレイン領域である。なお、集積度を低下させな
いようにするため、エミッタ注入効率に注目している。
通常のＣＭＯＳ素子では基板ないしウエルの不純物濃度
は１０15〜１０16／ｃｍ3 であり、ソース、ドレイン領
域の不純物濃度は１０20／ｃｍ3 以上である。このよう
な条件下ではエミッタ注入効率は０．９９以上となり、
電流増幅率が２００以上となるような寄生バイポーラト
ランジスタが生成されている。
【０００８】エミッタ注入効率はベース不純物濃度及び
エミッタ不純物濃度に依存する。このエミッタ不純物濃
度を引き下げてエミッタ注入効率を低下させ、寄生バイ
ポーラトランジスタの動作を阻止する。そのため、エミ
ッタとして働くＭＯＳ素子のソース、ドレイン領域の不
純物濃度を１０19／ｃｍ3 以下とする。これによりラッ
チアップ防止がはかれる。
エミッタ不純物濃度に依存する。このエミッタ不純物濃
度を引き下げてエミッタ注入効率を低下させ、寄生バイ
ポーラトランジスタの動作を阻止する。そのため、エミ
ッタとして働くＭＯＳ素子のソース、ドレイン領域の不
純物濃度を１０19／ｃｍ3 以下とする。これによりラッ
チアップ防止がはかれる。
【０００９】ここで、ラッチアップのメカニズムについ
て詳説する。
て詳説する。
【００１０】図６は、従来のＣＭＯＳ型トランジスタを
示す断面図である。
示す断面図である。
【００１１】図６において、１はＰ導電型の半導体基
板、２はＰ導電型の半導体基板１内に形成されたＮ導電
型の拡散領域であり、３はフィールド酸化膜、４及び５
はＮ導電型の拡散領域２内に形成されたＰＭＯＳのソー
ス及びドレインであり、Ｐ導電型の拡散領域となってお
り、１０19／ｃｍ3 以下の不純物濃度を持っている。６
及び７はＮＭＯＳのソース及びドレインであり、Ｎ導電
型の拡散領域となっており、１０20／ｃｍ3 以上の不純
物濃度を持っている。８はゲート酸化膜、９はゲート電
極、１０は保護絶縁膜、１１は電源、１１´はドレイン
電源である。
板、２はＰ導電型の半導体基板１内に形成されたＮ導電
型の拡散領域であり、３はフィールド酸化膜、４及び５
はＮ導電型の拡散領域２内に形成されたＰＭＯＳのソー
ス及びドレインであり、Ｐ導電型の拡散領域となってお
り、１０19／ｃｍ3 以下の不純物濃度を持っている。６
及び７はＮＭＯＳのソース及びドレインであり、Ｎ導電
型の拡散領域となっており、１０20／ｃｍ3 以上の不純
物濃度を持っている。８はゲート酸化膜、９はゲート電
極、１０は保護絶縁膜、１１は電源、１１´はドレイン
電源である。
【００１２】以上のような不純物濃度のドレイン拡散層
を持つＣＭＯＳ型トランジスタでは素子の微小化にとも
ないラッチアップにより問題が生じている。
を持つＣＭＯＳ型トランジスタでは素子の微小化にとも
ないラッチアップにより問題が生じている。
【００１３】図７は、Ｎウエルを用いたＣＭＯＳ型トラ
ンジスタの断面図である。図中には、ＣＭＯＳ中に寄生
しているバイポーラトランジスタＱが示されている。添
字のｖ及びｌはそれぞれ垂直方向、水平方向に寄生する
トランジスタであることを示している。図８は、寄生バ
イポーラトランジスタで構成されるラッチアップ構造の
等価回路図であり、Ｒn 及びＲp はそれぞれＮウエル及
びＰ基板の拡がり抵抗である。
ンジスタの断面図である。図中には、ＣＭＯＳ中に寄生
しているバイポーラトランジスタＱが示されている。添
字のｖ及びｌはそれぞれ垂直方向、水平方向に寄生する
トランジスタであることを示している。図８は、寄生バ
イポーラトランジスタで構成されるラッチアップ構造の
等価回路図であり、Ｒn 及びＲp はそれぞれＮウエル及
びＰ基板の拡がり抵抗である。
【００１４】アウトプット端子からプラスの電位を持っ
たエネルギーがノイズとして印加された場合を考える。
このエネルギーがラッチアップを引き起こすトリガーと
なる。ラッチアップが引き起こされるまでのプロセスは
次のようになる。
たエネルギーがノイズとして印加された場合を考える。
このエネルギーがラッチアップを引き起こすトリガーと
なる。ラッチアップが引き起こされるまでのプロセスは
次のようになる。
【００１５】（１）アウトプット端子の電位がＶcc以上
となるとＱV1がオンし、Ｐ基板内部を電流が流れ、Ｒp
の両端に電位差が生じる。
となるとＱV1がオンし、Ｐ基板内部を電流が流れ、Ｒp
の両端に電位差が生じる。
【００１６】（２）Ｒp の両端に電位差が０．６Ｖ以上
になるとＱ12がオンする。この結果Ｎウエル中を電流が
流れてＲn の両端に電圧降下をもたらす。
になるとＱ12がオンする。この結果Ｎウエル中を電流が
流れてＲn の両端に電圧降下をもたらす。
【００１７】（３）Ｒn の両端の電圧が０．６Ｖ以上に
なるとＱV2がオンする。その結果ＶccからＧＮＤ間に電
流パスが形成される。
なるとＱV2がオンする。その結果ＶccからＧＮＤ間に電
流パスが形成される。
【００１８】（４）その結果、Ｒn の両端の電圧が０．
６Ｖ以上になったときにＱ12がオン状態が維持され、Ｖ
ccからＧＮＤ間に大電流が流れる。このときラッチアッ
プが起こる。
６Ｖ以上になったときにＱ12がオン状態が維持され、Ｖ
ccからＧＮＤ間に大電流が流れる。このときラッチアッ
プが起こる。
【００１９】また、このほかにラッチアップが発生する
メカニズムには、高電圧でスイッチング動作をさせたと
きに起こり得るインターナルラッチアップがある。これ
は基本的に、ＭＯＳトランジスタのドレイン近傍におけ
る高電界のためにチャネルキャリアと反対の極性を持つ
キャリアが発生する。電子−正孔対（インパクトイオン
化）の内、正孔がウエルの中をソース側に流れ、この電
流がトリガーとなってラッチアップが引き起こされるも
のである。
メカニズムには、高電圧でスイッチング動作をさせたと
きに起こり得るインターナルラッチアップがある。これ
は基本的に、ＭＯＳトランジスタのドレイン近傍におけ
る高電界のためにチャネルキャリアと反対の極性を持つ
キャリアが発生する。電子−正孔対（インパクトイオン
化）の内、正孔がウエルの中をソース側に流れ、この電
流がトリガーとなってラッチアップが引き起こされるも
のである。
【００２０】
【発明が解決しようとする課題】特開昭６０−１１１４
５４号公報に開示されている従来のＣＭＯＳ型半導体装
置は、以上のように、アルミを材料としてショットキー
ダイオードを形成しているが、アルミはそのショットキ
ー障壁高さがＮ型またはＰ型シリコンに対してそれぞれ
０．７０ｅＶ、０．４２ｅＶと極めてアンバランスであ
り、Ｎ型半導体に対するショットキー障壁は十分高い
が、Ｐチャネル型ＭＯＳトランジスタに適用した場合、
十分な効果が期待できないという問題点があった。
５４号公報に開示されている従来のＣＭＯＳ型半導体装
置は、以上のように、アルミを材料としてショットキー
ダイオードを形成しているが、アルミはそのショットキ
ー障壁高さがＮ型またはＰ型シリコンに対してそれぞれ
０．７０ｅＶ、０．４２ｅＶと極めてアンバランスであ
り、Ｎ型半導体に対するショットキー障壁は十分高い
が、Ｐチャネル型ＭＯＳトランジスタに適用した場合、
十分な効果が期待できないという問題点があった。
【００２１】また、特開昭５９−３５４６５号公報に記
載されているＣＭＯＳ型半導体装置では、ソース、ドレ
イン領域の不純物濃度を１０19／ｃｍ3 以下とするのみ
であって、注入されたキャリアをクランプする効果はほ
とんどないという問題点があった。
載されているＣＭＯＳ型半導体装置では、ソース、ドレ
イン領域の不純物濃度を１０19／ｃｍ3 以下とするのみ
であって、注入されたキャリアをクランプする効果はほ
とんどないという問題点があった。
【００２２】この発明は、上記のような課題を解消する
ためになされたものであって、Ｐチャネル型ＭＯＳ、Ｎ
チャネル型ＭＯＳ共にラッチアップに対する十分な耐量
を備えたＣＭＯＳ型半導体装置を提供することを目的と
するものである。
ためになされたものであって、Ｐチャネル型ＭＯＳ、Ｎ
チャネル型ＭＯＳ共にラッチアップに対する十分な耐量
を備えたＣＭＯＳ型半導体装置を提供することを目的と
するものである。
【００２３】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたものであって、この発明に係るＣＭＯＳ型半
導体装置は、第１導電型の半導体基板と、第１導電型の
半導体基板上に設けられた第２導電型の第１の半導体領
域と、第２導電型の第１の半導体領域内に設けられた第
１導電型の第２の半導体領域と、半導体基板上の第１の
半導体領域外に設けられた第２導電型の第３の半導体領
域と、第２の半導体領域内のソース領域の近接した外側
に設けられた第２導電型の第４の半導体領域または第３
の半導体領域内のソース領域の近接した外側に設けられ
た第１導電型の第５の半導体領域と、少なくとも第２の
半導体領域と第４の半導体領域上、または第３の半導体
領域と第５の半導体領域上にショットキーダイオードを
形成しつつ接続する高融点金属または高融点金属シリサ
イドからなる第１の層と、を備えることを特徴とするも
のである。
みなされたものであって、この発明に係るＣＭＯＳ型半
導体装置は、第１導電型の半導体基板と、第１導電型の
半導体基板上に設けられた第２導電型の第１の半導体領
域と、第２導電型の第１の半導体領域内に設けられた第
１導電型の第２の半導体領域と、半導体基板上の第１の
半導体領域外に設けられた第２導電型の第３の半導体領
域と、第２の半導体領域内のソース領域の近接した外側
に設けられた第２導電型の第４の半導体領域または第３
の半導体領域内のソース領域の近接した外側に設けられ
た第１導電型の第５の半導体領域と、少なくとも第２の
半導体領域と第４の半導体領域上、または第３の半導体
領域と第５の半導体領域上にショットキーダイオードを
形成しつつ接続する高融点金属または高融点金属シリサ
イドからなる第１の層と、を備えることを特徴とするも
のである。
【００２４】また、ゲート電極と、ゲート電極上部に高
融点金属または高融点金属シリサイドからなる第２の層
と、を備えることを特徴とするものである。
融点金属または高融点金属シリサイドからなる第２の層
と、を備えることを特徴とするものである。
【００２５】更に、この発明に係るＣＭＯＳ型半導体装
置の製造方法は、第１導電型の半導体基板に第２導電型
の第１の半導体領域を形成する工程と、素子分離領域を
形成した後にゲート電極を形成する工程と、第２導電型
の第１の半導体領域内に第１導電型の第２の半導体領域
を形成する工程と、半導体基板上の第１の半導体領域外
に第２導電型の第３の半導体領域を形成する工程と、第
２の半導体領域内のソース領域の近接した外側に第２導
電型の第４の半導体領域を形成する工程と、第３の半導
体領域内のソース領域の近接した外側に第１導電型の第
５の半導体領域を形成する工程と、前記ゲート電極上、
第２の半導体領域上、第３の半導体領域上、第４の半導
体領域上、及び第５の半導体領域上に高融点金属または
高融点金属シリサイドからなる層を形成する工程と、層
間絶縁膜形成後に配線パターンを形成する工程と、を備
えることを特徴とするものである。
置の製造方法は、第１導電型の半導体基板に第２導電型
の第１の半導体領域を形成する工程と、素子分離領域を
形成した後にゲート電極を形成する工程と、第２導電型
の第１の半導体領域内に第１導電型の第２の半導体領域
を形成する工程と、半導体基板上の第１の半導体領域外
に第２導電型の第３の半導体領域を形成する工程と、第
２の半導体領域内のソース領域の近接した外側に第２導
電型の第４の半導体領域を形成する工程と、第３の半導
体領域内のソース領域の近接した外側に第１導電型の第
５の半導体領域を形成する工程と、前記ゲート電極上、
第２の半導体領域上、第３の半導体領域上、第４の半導
体領域上、及び第５の半導体領域上に高融点金属または
高融点金属シリサイドからなる層を形成する工程と、層
間絶縁膜形成後に配線パターンを形成する工程と、を備
えることを特徴とするものである。
【００２６】
【作用】上述構成に基づき、この発明に係るＣＭＯＳ型
半導体装置は、高融点金属または高融点金属シリサイド
からなる層により少なくとも第２の半導体領域と第４の
半導体領域上、または第３の半導体領域と第５の半導体
領域上にショットキーダイオードを形成しつつ接続し、
ソース電極と並列にショットキーダイオードを挿入し、
ショットキーダイオードにより注入されたキャリアをク
ランプし、ラッチアップを防止する。
半導体装置は、高融点金属または高融点金属シリサイド
からなる層により少なくとも第２の半導体領域と第４の
半導体領域上、または第３の半導体領域と第５の半導体
領域上にショットキーダイオードを形成しつつ接続し、
ソース電極と並列にショットキーダイオードを挿入し、
ショットキーダイオードにより注入されたキャリアをク
ランプし、ラッチアップを防止する。
【００２７】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００２８】図１から図４までは本発明に係る半導体装
置、例えばＣＭＯＳ型トランジスタの製造方法を示す図
である。
置、例えばＣＭＯＳ型トランジスタの製造方法を示す図
である。
【００２９】第１導電型としてのＰ導電型のシリコン基
板１上に燐及びボロンを注入し、Ｎウエル２及びＰウエ
ル２´を形成し、素子分離酸化膜３の形成、トランジス
タのしきい値調整イオン注入の後、ゲート酸化膜８の形
成、ポリシリコンゲート電極９の形成を行う（図１参
照）。それから、サイドウォール１２の形成後、ソー
ス、ドレイン領域４、５、６、７をイオン注入により形
成する。なお、ＰＭＯＳのソース、ドレイン領域４、５
の平均不純物濃度は５×１０19／ｃｍ3 とし、ＮＭＯＳ
のソース、ドレイン領域７、６の平均不純物濃度は１×
１０20／ｃｍ3 とする。なお、ソース、ドレイン領域の
不純物濃度は、ソース、ドレイン領域上に堆積させる金
属とショットキー接合が形成されるような濃度範囲であ
ればよい。
板１上に燐及びボロンを注入し、Ｎウエル２及びＰウエ
ル２´を形成し、素子分離酸化膜３の形成、トランジス
タのしきい値調整イオン注入の後、ゲート酸化膜８の形
成、ポリシリコンゲート電極９の形成を行う（図１参
照）。それから、サイドウォール１２の形成後、ソー
ス、ドレイン領域４、５、６、７をイオン注入により形
成する。なお、ＰＭＯＳのソース、ドレイン領域４、５
の平均不純物濃度は５×１０19／ｃｍ3 とし、ＮＭＯＳ
のソース、ドレイン領域７、６の平均不純物濃度は１×
１０20／ｃｍ3 とする。なお、ソース、ドレイン領域の
不純物濃度は、ソース、ドレイン領域上に堆積させる金
属とショットキー接合が形成されるような濃度範囲であ
ればよい。
【００３０】この後、ＰＭＯＳのソース領域に近接した
位置には、１×１０16／ｃｍ3 のＰ導電型の拡散領域１
３をイオン注入により形成し、ＮＭＯＳのソース領域に
近接した位置には、不純物濃度５×１０16／ｃｍ3 のＮ
導電型の拡散領域１４をイオン注入により形成した。そ
して、ウエハ全面にスパッタ法でチタン２２を堆積させ
る（図２参照）。チタンを堆積させた後、ソース、及び
ソースに近接した拡散領域、ドレイン、ポリシリコンゲ
ート電極上に露出したシリコンとチタンとを熱処理によ
り反応させて、チタンシリサイド層２１をソース、ソー
スに近接した領域、ドレイン、ポリシリコンゲート電極
上に形成する（図３参照）。それから、層間絶縁膜、コ
ンタクトホール、配線形成を行う（図４参照）。
位置には、１×１０16／ｃｍ3 のＰ導電型の拡散領域１
３をイオン注入により形成し、ＮＭＯＳのソース領域に
近接した位置には、不純物濃度５×１０16／ｃｍ3 のＮ
導電型の拡散領域１４をイオン注入により形成した。そ
して、ウエハ全面にスパッタ法でチタン２２を堆積させ
る（図２参照）。チタンを堆積させた後、ソース、及び
ソースに近接した拡散領域、ドレイン、ポリシリコンゲ
ート電極上に露出したシリコンとチタンとを熱処理によ
り反応させて、チタンシリサイド層２１をソース、ソー
スに近接した領域、ドレイン、ポリシリコンゲート電極
上に形成する（図３参照）。それから、層間絶縁膜、コ
ンタクトホール、配線形成を行う（図４参照）。
【００３１】従って、図５に示すように、ドレイン７付
近でインパクトイオン化により発生した正孔をソース近
傍に設けられているＰ導電型の拡散領域１３にシリコン
のビルトイン電圧よりも低い電圧で容易に正孔を引き込
め、ラッチアップを防止する。
近でインパクトイオン化により発生した正孔をソース近
傍に設けられているＰ導電型の拡散領域１３にシリコン
のビルトイン電圧よりも低い電圧で容易に正孔を引き込
め、ラッチアップを防止する。
【００３２】このようにして形成したＣＭＯＳ型トラン
ジスタにおいて、ソースに近接した拡散領域１３、１４
を導入して、ソース電極と並列にショットキーダイオー
ドを挿入したことの効果により、ラッチアップ耐量は、
従来のＣＭＯＳ型トランジスタに比べて、約５倍以上向
上させることができる。また、ソース、ドレイン領域及
びポリシリコンゲート電極上にチタンシリサイド層を形
成したことにより、これらの領域の抵抗を大幅に低減す
ることができる。
ジスタにおいて、ソースに近接した拡散領域１３、１４
を導入して、ソース電極と並列にショットキーダイオー
ドを挿入したことの効果により、ラッチアップ耐量は、
従来のＣＭＯＳ型トランジスタに比べて、約５倍以上向
上させることができる。また、ソース、ドレイン領域及
びポリシリコンゲート電極上にチタンシリサイド層を形
成したことにより、これらの領域の抵抗を大幅に低減す
ることができる。
【００３３】なお、上述した実施例においては、シリサ
イド層を形成する金属としてチタンを用いて説明した
が、本発明に金属の種類に限定されるものではなく、Ｎ
ｉ、ＰｔなどのＰ型、Ｎ型半導体いずれに対してもほぼ
同じショットキー障壁を有する金属あるいはシリサイド
であればよい。
イド層を形成する金属としてチタンを用いて説明した
が、本発明に金属の種類に限定されるものではなく、Ｎ
ｉ、ＰｔなどのＰ型、Ｎ型半導体いずれに対してもほぼ
同じショットキー障壁を有する金属あるいはシリサイド
であればよい。
【００３４】また、上述した実施例においては、ソース
領域に近接した領域および低濃度不純物拡散層上にシリ
サイド層を形成したが、基板またはウエル上にシリサイ
ド層を形成してもよい。
領域に近接した領域および低濃度不純物拡散層上にシリ
サイド層を形成したが、基板またはウエル上にシリサイ
ド層を形成してもよい。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
高融点金属または高融点金属シリサイドからなる層によ
り少なくとも第２の半導体領域と第４の半導体領域上、
または第３の半導体領域と第５の半導体領域上にショッ
トキーダイオードを形成しつつ接続し、ソース電極と並
列にショットキーダイオードを挿入し、ショットキーダ
イオードにより注入されたキャリアをクランプするよう
に構成したので、ラッチアップに対する十分な耐量を得
ることができ、かつソース、ドレイン領域のシート抵抗
を大幅に下げることができ、更にゲートポリシリコン上
にも同時に低抵抗シリサイド層を形成することができ、
トランジスタの駆動能力を大幅に引き下げてデバイスを
超高速で動作させることができる。
高融点金属または高融点金属シリサイドからなる層によ
り少なくとも第２の半導体領域と第４の半導体領域上、
または第３の半導体領域と第５の半導体領域上にショッ
トキーダイオードを形成しつつ接続し、ソース電極と並
列にショットキーダイオードを挿入し、ショットキーダ
イオードにより注入されたキャリアをクランプするよう
に構成したので、ラッチアップに対する十分な耐量を得
ることができ、かつソース、ドレイン領域のシート抵抗
を大幅に下げることができ、更にゲートポリシリコン上
にも同時に低抵抗シリサイド層を形成することができ、
トランジスタの駆動能力を大幅に引き下げてデバイスを
超高速で動作させることができる。
【図１】本発明に係るＣＭＯＳ型トランジスタの製造方
法を示す図である。
法を示す図である。
【図２】本発明に係るＣＭＯＳ型トランジスタの製造方
法を示す図である。
法を示す図である。
【図３】本発明に係るＣＭＯＳ型トランジスタの製造方
法を示す図である。
法を示す図である。
【図４】本発明に係るＣＭＯＳ型トランジスタの製造方
法を示す図である。
法を示す図である。
【図５】本発明の動作を説明するための図である。
【図６】従来のＣＭＯＳ型トランジスタを示す断面図で
ある。
ある。
【図７】従来のＣＭＯＳ型トランジスタにおけるラッチ
アップのメカニズムを説明するための図である。
アップのメカニズムを説明するための図である。
【図８】従来のＣＭＯＳ型トランジスタにおけるラッチ
アップ構造の等価回路を示す回路図である。
アップ構造の等価回路を示す回路図である。
【図９】従来のＣＭＯＳ型トランジスタを示す断面図で
ある。
ある。
【図１０】従来のＣＭＯＳ型トランジスタを示す断面図
である。
である。
１ 半導体基板 ３ フィールド酸化膜 ４ ＰＭＯＳのソース ５ ＰＭＯＳのドレイン ６ ＮＭＯＳのソース ７ ＮＭＯＳのドレイン ８ ゲート絶縁膜 ９ ゲート電極 １０ 保護絶縁膜 １１ 電源 １１´ ドレイン電源 １２ サイドウォール １３ Ｐ導電型の拡散領域 １４ Ｎ導電型の拡散領域 １５〜１８ 寄生トランジスタ １９、２０ 拡がり抵抗 ２１ チタンシリサイド層 ２２ チタン
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、第１導電型
の半導体基板上に設けられた第２導電型の第１の半導体
領域と、第２導電型の第１の半導体領域内に設けられた
第１導電型の第２の半導体領域と、半導体基板上の第１
の半導体領域外に設けられた第２導電型の第３の半導体
領域とを備えたＣＭＯＳ型半導体装置において、 第２の半導体領域内のソース領域の近接した外側に設け
られた第２導電型の第４の半導体領域または第３の半導
体領域内のソース領域の近接した外側に設けられた第１
導電型の第５の半導体領域と、 少なくとも第２の半導体領域と第４の半導体領域上、ま
たは第３の半導体領域と第５の半導体領域上にショット
キーダイオードを形成しつつ接続する高融点金属または
高融点金属シリサイドからなる第１の層と、 を備えることを特徴とするＣＭＯＳ型半導体装置。 - 【請求項２】 ゲート電極と、ゲート電極上部に高融点
金属または高融点金属シリサイドからなる第２の層と、
を備えることを特徴とする請求項１記載のＣＭＯＳ型半
導体装置。 - 【請求項３】 ＣＭＯＳ型半導体装置の製造方法におい
て、 第１導電型の半導体基板に第２導電型の第１の半導体領
域を形成する工程と、 素子分離領域を形成した後にゲート電極を形成する工程
と、 第２導電型の第１の半導体領域内に第１導電型の第２の
半導体領域を形成する工程と、 半導体基板上の第１の半導体領域外に第２導電型の第３
の半導体領域を形成する工程と、 第２の半導体領域内のソース領域の近接した外側に第２
導電型の第４の半導体領域を形成する工程と、 第３の半導体領域内のソース領域の近接した外側に第１
導電型の第５の半導体領域を形成する工程と、 前記ゲート電極上、第２の半導体領域上、第３の半導体
領域上、第４の半導体領域上、及び第５の半導体領域上
に高融点金属または高融点金属シリサイドからなる層を
形成する工程と、 層間絶縁膜形成後に配線パターンを形成する工程と、 を備えることを特徴とするＣＭＯＳ型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224376A (ja) | 1993-01-27 | 1993-01-27 | Ｃｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224376A (ja) | 1993-01-27 | 1993-01-27 | Ｃｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224376A true JPH06224376A (ja) | 1994-08-12 |
Family
ID=11792811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06224376A (ja) | 1993-01-27 | 1993-01-27 | Ｃｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224376A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831334B2 (en) * | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
| JP2007258739A (ja) * | 2007-05-21 | 2007-10-04 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009105233A (ja) * | 2007-10-24 | 2009-05-14 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009164364A (ja) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7834420B2 (en) | 1994-05-27 | 2010-11-16 | Renesas Electronics Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
-
1993
- 1993-01-27 JP JP50A patent/JPH06224376A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7834420B2 (en) | 1994-05-27 | 2010-11-16 | Renesas Electronics Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7910427B1 (en) | 1994-05-27 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8093681B2 (en) | 1994-05-27 | 2012-01-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8133780B2 (en) | 1994-05-27 | 2012-03-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US6831334B2 (en) * | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
| JP2007258739A (ja) * | 2007-05-21 | 2007-10-04 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009105233A (ja) * | 2007-10-24 | 2009-05-14 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009164364A (ja) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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