JPH08181577A - デジタル信号発生器 - Google Patents

Abstract

(57)【要約】 【目的】 クロック周波数を変化させずに、Ｋ倍のクロ
ック周波数で駆動した場合と同様なデジタル信号を発生
する。 【構成】 フリップ・フロップＤ１、Ｄ３、Ｄ５、Ｄ
７、Ｄ９、Ｄ１１、Ｄ１３及びＤ１５を縦続接続して第
１シフト・レジスタとし、フリップ・フロップＤ２、Ｄ
４、Ｄ６、Ｄ８、Ｄ１０、Ｄ１２及びＤ１４を縦続接続
して第２シフト・レジスタとする。排他的オア・ゲート
１８は、フリップ・フロップＤ１４及びＤ１５の出力信
号を受け、論理処理した出力信号をフリップ・フロップ
Ｄ２に供給する。排他的オア・ゲート２０は、フリップ
・フロップＤ１３及びＤ１４の出力信号を受け、論理処
理した出力信号をフリップ・フロップＤ１に供給する。
第１及び第２シフト・レジスタを夫々シフト動作させ
て、所望のフリップ・フロップから疑似ランダム・デジ
タル信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号発生器、特
に、疑似ランダム・デジタル信号を発生するデジタル信
号発生器に関する。

【０００２】

【従来の技術】疑似ランダム・デジタル信号は、種々の
分野に利用されている。例えば、通信回線のエラーを試
験する際には、ＰＲＢＳ手法により発生した疑似ランダ
ム・デジタル信号を試験用デジタル信号として通信回線
に供給し、この通信回線からの出力信号を監視する。ま
た、疑似ランダム・デジタル信号は、種々のデジタル回
路の試験にも利用できる。

【０００３】図５は、ＰＲＢＳ手法により疑似ランダム
・デジタル信号を発生する従来のデジタル信号発生器を
示す。Ｄ型フリップ・フロップＤ１〜Ｄ１５を縦続接
続、即ち、前段のフリップ・フロップのＱ出力端子を次
段のフリップ・フロップのＤ入力端子に接続して、シフ
ト・レジスタとする。排他的オア・ゲートは、フリップ
・フロップＤ１５の入力信号及び出力信号を排他的論理
和処理をするロジック回路であり、処理した出力信号を
フリップ・フロップＤ１の入力端子に供給する。なお、
図示しないが、フリップ・フロップＤ１〜Ｄ１５の各々
のクロック端子には、共通のクロック信号が供給され
る。

【０００４】図５の回路動作において、先ず、フリップ
・フロップＤ１〜Ｄ１５の総てを１にプリセットする。
次に、クロック信号によりフリップ・フロップＤ１〜Ｄ
１５に蓄積されたデジタル・データを順次シフトする。
この状態を表１に示す。

【表１】 この表１において、最上行の１〜１５は、フリップ・フ
ロップの番号を表し、左端縦行は、クロックの発生回数
に応じた状態番号を表す。すなわち、最初の状態１で
は、フリップ・フロップＤ１〜Ｄ１５の総ての蓄積状
態、即ち、出力デジタル状態が総て１である。次に、ク
ロック信号により蓄積したデジタル信号を１段だけシフ
トして状態２にすると、フリップ・フロップＤ１のみに
蓄積されたデジタル信号が０となり、他のフリップ・フ
ロップのデジタル信号は１となる。以下、順次同様な動
作を繰り返す。出力信号は、フリップ・フロップＤ１５
の出力信号を受ける出力端子１０から得る。図５のデジ
タル信号発生器では、フリップ・フロップが１５段なの
で、２の１５乗マイナス１のクロック信号により１巡す
る疑似ランダムのデジタル・パターン（総てが０の場合
を除く）が得られる。もちろん、用途に応じて、１個又
は複数の任意のフリップ・フロップから出力信号を得て
もよい。

【０００５】ＰＲＢＳ手法により発生した疑似ランダム
・デジタル信号を用いて通信回線の試験を行う場合に、
この疑似ランダム・デジタル信号を更にＣＲＣ−５手法
で処理した後に、通信回線に供給する場合がある。この
ＣＲＣ−５手法において、例えば、ＣＲＣメッセージ・
ブロック（ＣＭＢ）は、第１フレームの第１ビットから
始まり、第４フレームの第７８４ビットで終わる連続し
た３１５１ビットのシーケンスである。メッセージ・ブ
ロック・チェック・ビット（ＣＲＣ−５ビット）ｅ１、
ｅ２、ｅ３、ｅ４及びｅ５は、マルチフレームの最後の
５ビットに配置する。Ｓ番目のマルチフレームにおいて
伝送されるチェック・ビット列ｅ１〜ｅ５は、Ｓ番目の
ＣＭＢにＸ**５（Ｘの５乗）を乗じ、しかる後に生成多
項式Ｘ**５＋Ｘ**４＋Ｘ**２＋１で除した（モジュロ
２）の余りである。このようなチェック・ビット列ｅ１
〜ｅ５であるデジタル信号を発生する従来回路を図６に
示す。

【０００６】図６において、入力端子２２は、図５の出
力端子１０からの疑似ランダム・デジタル信号を受け
る。排他的オア・ゲート２３は、入力端子２２からの疑
似ランダム・デジタル信号を受け、その出力信号をフリ
ップ・フロップＤ２１のＤ入力端子と、排他的オア・ゲ
ート２４及び２６とに供給する。フリップ・フロップ２
１のＱ出力信号をフリップ・フロップＤ２２のＤ入力端
子に供給し、フリップ・フロップＤ２２のＱ出力信号を
排他的オア・ゲート２４に供給する。フリップ・フロッ
プＤ２３は、排他的オア・ゲート２４の出力信号をＤ入
力端子に受け、そのＱ出力信号をフリップ・フロップＤ
２４のＤ入力端子に供給する。フリップ・フロップＤ２
４のＱ出力信号を排他的オア・ゲート２６に供給し、そ
の出力信号をフリップ・フロップＤ２５に供給する。フ
リップ・フロップＤ２５のＱ出力信号は、排他的オア・
ゲート２３に戻す。これら回路構成において、図５に用
いるのと同じクロック信号をフリップ・フロップＤ２１
〜Ｄ２５に供給することにより、８回のクロック毎に、
ＣＲＣ−５手法である上述のチェック・ビット列ｅ１〜
ｅ５を、フリップ・フロップＤ２５、Ｄ２４、Ｄ２３、
Ｄ２２及びＤ２１のＱ出力端子から得ることができる。

【０００７】

【発明が解決しようとする課題】ところで、図５のデジ
タル信号発生器から得られる疑似ランダム・デジタル信
号のビット・レートを高くするためには、各デジタル信
号発生器内のフリップ・フロップに供給するクロック周
波数を高くすればよい。しかし、このデジタル信号発生
器と共に用いる装置との関係で、クロック周波数を変更
できない場合がある。また、クロック周波数を任意に設
定できる場合でも、各回路素子の動作速度の限界から、
ある一定周波数以上では回路が動作しなくなる場合があ
る。

【０００８】したがって、本発明の目的は、クロック周
波数を変化させずに、所定倍数のクロック周波数で駆動
した場合と同様なデジタル信号を発生できるデジタル信
号発生器の提供にある。本発明の別の目的は、回路構成
素子の動作速度以上の速度で等価的に変化するデジタル
信号を発生できるデジタル信号発生器の提供にある。

【０００９】

【課題を解決するための手段】本発明のデジタル信号発
生器は、Ｎ個（Ｎは２以上の整数）のフリップ・フロッ
プと、Ｋ個（ＫはＮより小さい整数）の排他的オア・ゲ
ートとを具えている。Ｐ番目（Ｐは１から１ずつ順次増
加しＮ−Ｋまでの数）のフリップ・フロップは、その出
力信号をＫ＋Ｐ番目のフリップ・フロップの入力端子に
供給する。また、Ｑ番目（Ｑは１から１ずつ順次増加し
Ｋまでの数）の排他的オア・ゲートは、その出力信号を
Ｑ番目のフリップ・フロップの入力端子に供給し、Ｎ−
Ｋ＋Ｑ−１番目及びＮ−Ｋ＋Ｑ番目のフリップ・フロッ
プの出力信号を受ける。

【００１０】

【実施例】図１は、図５に示すデジタル信号発生器が発
生する疑似ランダム・デジタル信号と同様なデジタル信
号を発生する本発明のデジタル信号発生器のブロック図
である。Ｄ型フリップ・フロップＤ１、Ｄ３、Ｄ５、Ｄ
７、Ｄ９、Ｄ１１、Ｄ１３及びＤ１５を縦続接続し、第
１シフト・レジスタを構成する。同様に、Ｄ型フリップ
・フロップＤ２、Ｄ４、Ｄ６、Ｄ８、Ｄ１０、Ｄ１２及
びＤ１４を縦続接続して、第２シフト・レジスタを構成
する。なお、図１では、図５の従来例と対比するため
に、第１及び第２シフト・レジスタが入り組んで、フリ
ップ・フロップＤ１〜Ｄ１５を順次並べて示してある。
排他的論理和動作を行う論理回路である排他的オア・ゲ
ートＥ２は、第１及び第２シフト・レジスタの最終段の
フリップ・フロップＤ１４及びＤ１５の出力信号を受
け、排他的論理和処理をした出力信号を第２シフト・レ
ジスタの初段のフリップ・フロップＤ２のＤ入力端子に
供給する。排他的オア・ゲートＥ１は、第１シフト・レ
ジスタの第２最終段のフリップ・フロップＤ１３の出力
信号と、第２シフト・レジスタの最終段のフリップ・フ
ロップＤ１４の出力信号とを受けて、排他的論理和処理
をした出力信号を第１シフト・レジスタの初段のフリッ
プ・フロップＤ１のＤ入力端子に供給する。

【００１１】図１の回路では、図示しないが、フリップ
・フロップＤ１〜Ｄ１５の各々にはクロック信号が供給
されて、夫々のシフト・レジスタにてシフト動作を行
う。この際の各フリップ・フロップの蓄積内容、即ち、
Ｑ出力信号を表２に示す。

【表２】 この表からも判るように、排他的オア・ゲートＥ１及び
Ｅ２が２つの帰還を同時に行い、フリップ・フロップＤ
１及びＤ２は、帰還により得られるデジタル信号を同時
に受ける。よって、フリップ・フロップＤ１〜Ｄ１５の
１クロック分のシフトにより、２クロック分のシフトを
同時に行ったことと等価になる。

【００１２】この動作を更に詳細に説明すれば、表２
は、図５の動作を示す表１と同じ構成の表である。表１
及び表２の比較から理解できるように、表２の状態１は
表１の状態１と同じであり、表２の状態２は表１の状態
３と同じであり、以下同様に、表２のＫ番目の状態は、
表１の２Ｋ−１番目の状態と同じである。すなわち、表
２の各状態は、表１の状態を１つおきにしたものと同じ
である。よって、図１及び図５のデジタル信号発生器の
クロック周波数が同じならば、本発明の図１のデジタル
信号発生器では、図５の従来の場合に比較して、疑似ラ
ンダム・デジタル信号が２倍の速度で変化することにな
る。なお、図１のデジタル信号発生器では、表１の偶数
番目の状態が得られないが、奇数番目の状態のデジタル
信号が必要な場合、例えば、図２に示すＣＲＣ−５手法
のチェック・ビット列を発生する場合には、偶数番目の
状態のデジタル信号は不要である。

【００１３】よって、図１に示す本発明のデジタル信号
発生器では、従来と同じクロック周波数により、従来よ
りも変化速度が２倍だけ早い疑似ランダム・デジタル信
号を発生できる。また、クロック周波数が同じなので、
回路素子の限界動作速度に対応したクロック信号を用い
ることより、回路素子の限界動作速度の２倍の速度で変
化する疑似ランダム・デジタル信号を発生できる。

【００１４】図１に示す本発明のデジタル信号発生器で
は、フリップ・フロップＤ１５のＱ出力信号を出力する
出力端子１４から得られるデジタル信号列は図５の場合
と異なるので、ＣＲＣ−５手法のチェック・ビット列を
発生するのに、図６の信号発生器を利用できない。そこ
で、本発明で発生した疑似ランダム・デジタル信号を用
いて、ＣＲＣ−５手法の処理を行うには、図６に示す信
号発生器の代わりに図２に示す信号発生器を用いる。

【００１５】図２において、排他的オア・ゲート３４
は、端子３４及び１４を介して図１のフリップ・フロッ
プＤ１５の出力信号を受け、排他的オア・ゲート３２
は、端子２８及び１６を介して図１のフリップ・フロッ
プＤ１４の出力信号を受ける。Ｄ型フリップ・フロップ
２１は、排他的オア・ゲート３２の出力信号を受け、排
他的オア・ゲート３６は、フリップ・フロップＤ２１の
出力信号及び排他的オア・ゲート３２の出力信号を受け
る。フリップ・フロップＤ２２は、排他的オア・ゲート
３４の出力信号を受け、排他的オア・ゲート３８は、フ
リップ・フロップＤ２２及び排他的オア・ゲート３４の
出力信号を受ける。フリップ・フロップＤ２３は、排他
的オア・ゲート３６の出力信号を受け、排他的オア・ゲ
ート４２は、フリップ・フロップＤ２３及び排他的オア
・ゲート３２の出力信号を受ける。

【００１６】また、フリップ・フロップＤ２４は、排他
的オア・ゲート３８の出力信号を受け、排他的オア・ゲ
ート４４は、フリップ・フロップＤ２４及び排他的オア
・ゲート３４の出力信号を受ける。フリップ・フロップ
Ｄ２５の出力信号を排他的オア・ゲート３４に供給し、
排他的オア・ゲート４４の出力信号を排他的オア・ゲー
ト３２に供給する。かかる構成により、４回のクロック
毎に、ＣＲＣ−５手法である上述のチェック・ビット列
ｅ１〜ｅ５を、フリップ・フロップＤ２５、Ｄ２４、Ｄ
２３、Ｄ２２及びＤ２１のＱ出力端子から得ることがで
きる。このチェック・ビット列は、図４の場合と同じ内
容である。よって、本発明のデジタル信号発生器を用い
て疑似ランダム・デジタル信号を発生した場合でも、Ｃ
ＲＣ−５手法を使用できる。

【００１７】図３は、本発明のデジタル信号発生器の第
２実施例のブロック図である。図１に示した本発明の第
１実施例では、１クロック毎に図５の場合に対して２倍
の速度の疑似ランダム・デジタル信号を発生したが、図
３の第２実施例では４倍の速度の疑似ランダム・デジタ
ル信号を発生する。そのために、フリップ・フロップＤ
１〜Ｄ１５の接続関係は図１の場合と同じである。しか
し、排他的オア・ゲートＥ１はフリップ・フロップＤ１
１及びＤ１２の出力信号を受け、論理和処理をした後、
フリップ・フロップＤ１の入力端子に供給する。排他的
オア・ゲートＥ２は、フリップ・フロップＤ１２及びＤ
１３の出力信号を受け、論理和出力信号をフリップ・フ
ロップＤ２の入力端子に供給する。また、排他的オア・
ゲートＥ３は、フリップ・フロップＤ１３及びＤ１４の
出力信号を受け、論理和出力信号をフリップ・フロップ
Ｄ３の入力端子に供給し、排他的オア・ゲートＥ４は、
フリップ・フロップＤ１４及びＤ１５の出力信号を受
け、論理和出力信号をフリップ・フロップＤ４の入力端
子に供給する。

【００１８】排他的オア・ゲートＥ１、Ｅ２、Ｅ３及び
Ｅ４が４つの帰還を同時に行い、フリップ・フロップＤ
１、Ｄ２、Ｄ３及びＤ４は、帰還により得られるデジタ
ル信号を同時に受ける。よって、フリップ・フロップＤ
１〜Ｄ１５の１クロック分のシフトにより、４クロック
分のシフトを同時に行ったことと等価になる。したがっ
て、図５の従来のデジタル信号発生器よりも４倍だけ高
速な疑似ランダム・デジタル信号が得られる。

【００１９】本発明の第１及び第２実施例を一般化した
第３実施例を図４に示す。この実施例では、Ｎ個のフリ
ップ・フロップ及びＫ個の排他的オア・ゲートを用い
て、従来例に比較してＫ倍だけ高速の疑似ランダム・デ
ジタル信号を発生する。そのために、Ｎ個のフリップ・
フロップは、Ｋ個おきに接続する。すなわち、フリップ
・フロップＤ１の出力信号をＫ＋１番目のフリップ・フ
ロップに供給し、フリップ・フロップＤ２の出力信号を
Ｋ＋２番目のフリップ・フロップに供給し、以下同様に
接続すが、Ｎ−Ｋ＋３番目以降のフリップ・フロップの
出力端子は別のフリップ・フロップの入力端子には接続
しない。

【００２０】また、排他的オア・ゲートＥ１は、Ｎ−Ｋ
番目及びＮ−Ｋ＋１番目のフリップ・フロップの出力信
号を受けて、排他的論理和処理を行い、処理出力信号を
フリップ・フロップＤ１の入力端子に供給する。以下、
同様に、Ｋ−１番目の排他的オア・ゲートは、Ｎ−２番
目及びＮ−１番目のフリップ・フロップの出力信号を受
け、排他的論理和処理した信号をＫ−１番目のフリップ
・フロップに入力し、Ｋ番目の排他的オア・ゲートは、
Ｎ−１番目及びＮ番目のフリップ・フロップの出力信号
を受け、排他的論理和処理した信号をＫ番目のフリップ
・フロップに入力する。

【００２１】図４の実施例では、Ｋ個の排他的オア・ゲ
ートがＫ個の帰還を同時に行い、フリップ・フロップＤ
１〜ＤＫは、帰還により得られるデジタル信号を同時に
受ける。よって、Ｎ個のフリップ・フロップの１クロッ
ク分のシフトにより、Ｋクロック分のシフトを同時に行
ったことと等価になり、図５の従来のデジタル信号発生
器よりもＫ倍だけ高速な疑似ランダム・デジタル信号が
得られる。

【００２２】なお、図４の実施例の構成を一般化して表
せば、次のようになる。すなわち、Ｎ個（Ｎは２以上の
整数）のフリップ・フロップと、Ｋ個（ＫはＮより小さ
い整数）の排他的オア・ゲートとを設ける。Ｐ番目（Ｐ
は１から１ずつ順次増加しＮ−Ｋまでの数）のフリップ
・フロップは、その出力信号をＫ＋Ｐ番目のフリップ・
フロップの入力端子に供給する。また、Ｑ番目（Ｑは１
から１ずつ順次増加しＫまでの数）の排他的オア・ゲー
トは、その出力信号をＱ番目のフリップ・フロップの入
力端子に供給し、Ｎ−Ｋ＋Ｑ−１番目及びＮ−Ｋ＋Ｑ番
目のフリップ・フロップの出力信号を受ける。

【００２３】

【発明の効果】上述の如く本発明によれば、従来技術と
同じ周波数のクロック信号を用いて、従来技術よりも変
化速度がＫ倍のデジタル信号を発生できる。よって、ク
ロック周波数を変更できない場合や、各回路素子の動作
速度の限界からある一定周波数以上では回路が動作しな
くなる場合でも、変化速度がＫ倍のデジタル信号を発生
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図である。

【図２】図１により発生した疑似ランダム・デジタル信
号を用いてＣＲＣ−５手法のチェック・ビット列を発生
するデジタル信号発生器の回路図である。

【図３】本発明の第２実施例のブロック図である。

【図４】本発明の第３実施例のブロック図である。

【図５】疑似ランダム・デジタル信号を発生する従来の
デジタル信号発生器の回路図である。

【図６】図５の従来回路で発生したランダム・デジタル
信号を用いてＣＲＣ−５手法のチェック・ビット列を発
生する従来のデジタル信号発生器の回路図である。

【符号の説明】 Ｄ１〜Ｄ（Ｎ） フリップ・フロップ Ｅ１〜Ｅ（Ｋ） 排他的オア・ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ｎ個（Ｎは２以上の整数）のフリップ・
   フロップと、 Ｋ個（ＫはＮより小さい整数）の排他的オア・ゲートと
   を具え、 Ｐ番目（Ｐは１から１ずつ順次増加しＮ−Ｋまでの数）
   の上記フリップ・フロップは、その出力信号をＫ＋Ｐ番
   目の上記フリップ・フロップの入力端子に供給し、 Ｑ番目（Ｑは１から１ずつ順次増加しＫまでの数）の上
   記排他的オア・ゲートは、その出力信号をＱ番目の上記
   フリップ・フロップの入力端子に供給し、Ｎ−Ｋ＋Ｑ−
   １番目及びＮ−Ｋ＋Ｑ番目の上記フリップ・フロップの
   出力信号を受けることを特徴とするデジタル信号発生
   器。