JPH08181599A - デジタル回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数の電圧追従回路を有するデジタル回路の
低消費電力性と高集積性とを両立して向上させる。 【構成】 相補的または選択的にハイまたはロウの論理
レベルとなる複数の論理信号をそれぞれにエミッタフォ
ロワ回路で緩衝増幅して出力させるデジタル回路にあっ
て、各エミッタフォロワ回路のエミッタ負荷抵抗を共通
終端抵抗を介して外部供給電源電位に接続させる。 【効果】 共通終端抵抗により、複数のエミッタフォロ
ワ回路にて使用する全抵抗の総抵抗値を低くしつつ、各
エミッタフォロワ回路にてエミッタと外部供給電源電位
の間に介在する直流的な抵抗値をそれぞれ高くすること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル回路、さらに
は相補的あるいは選択的にハイまたはロウの論理レベル
となる論理信号を出力するデジタル回路に適用して有効
な技術に関するものであって、たとえば高集積性と低消
費電力性とが要求される半導体集積回路装置に利用して
有効な技術に関するものである。

【０００２】

【従来の技術】デジタル回路では、論理信号の出力部に
て、３端子増幅素子による電圧追従回路を多用する。こ
の電圧追従回路は、入力端子と出力端子と共通端子を有
する３端子増幅素子の出力端子を外部供給電源の一方の
電位に接続するとともに、その共通端子をインピーダン
ス素子を介して外部供給電源の他方の電位に接続するこ
とにより、その入力端子に電圧追従する増幅出力を上記
インピーダンス素子から得るようにしたものであって、
具体的には、バイポーラ・トランジスタによるエミッタ
フォロワ回路がある。

【０００３】図５の（Ａ）は電圧追従回路としてエミッ
タフォロワを用いたデジタル回路の構成例を示したもの
であって、１はたとえばＥＣＬなどのように互いに相補
な差動論理信号Ｐ，Ｎを生成する論理部、２はその差動
論理信号Ｐ，Ｎを緩衝増幅して出力する差動出力部、Ｖ
ｃｃとＶｔｔは外部供給電源電位である。

【０００４】差動出力部２は、バイポーラ・トランジス
タＱｎ，Ｑｐとエミッタ負荷抵抗（インピーダンス素
子））Ｒｐ，Ｒｎによる２つのエミッタフォロワ回路
（電圧追従回路）２１，２２によって構成されている。

【０００５】エミッタ負荷抵抗Ｒｐ，Ｒｎは、図５の
（Ｂ）に示すように、半導体基板上の抵抗体パターン３
１，３２によって形成される。

【０００６】ここで、各バイポーラ・トランジスタＱ
ｐ，Ｑｎは、コレクタ（出力端子）が高側電源電位Ｖｃ
ｃに接続され、エミッタ（共通端子）が抵抗Ｒｐ，Ｒｎ
を介して低側電源電位Ｖｔｔに接続されることにより、
その低側電源電位Ｖｔｔを基準にして、ベース（入力端
子）に電圧追従する増幅出力を上記抵抗Ｒｐ，Ｒｎの両
端から得る（たとえば、コロナ社発行「集積回路工学
（２）」柳井 久義、永田穣 共著、７８ページ参
照）。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。

【０００８】すなわち、上述したデジタル回路では、エ
ミッタフォロワ回路２１，２２での消費電力を少なくす
るためにはエミッタ負荷抵抗Ｒｐ，Ｒｎの抵抗値を高く
する必要があるが、その抵抗値を高くするためには、半
導体基板上の抵抗体パターン３１，３２の面積（とくに
長さ）を大きくする必要があり、このことが半導体集積
回路装置の低消費電力性と高集積性を両立して達成する
ことを妨げる一つの要因となっていた。

【０００９】抵抗体の断面積は半導体集積回路の最小加
工寸法で下限が決まるため、抵抗値を高くするためには
抵抗体パターン３１，３２の方を長くするしかなく、し
たがって抵抗値を高くすることは、そのまま抵抗体パタ
ーン３１，３３の面積増大となって集積度の低下を招
く。

【００１０】さらに、低消費電力化のためにエミッタフ
ォロワ抵抗Ｒｐ，Ｒｎの抵抗値を高くすると、出力イン
ピーダンスが高くなって、出力のロウレベルへの立ち下
げ駆動が遅くなるという問題も生じる。

【００１１】本発明の第１の目的は、複数の電圧追従回
路を有するデジタル回路の低消費電力性と高集積性とを
両立して向上させる、という技術を提供することにあ
る。

【００１２】本発明の第２の目的は、上記第１の目的に
加えて、出力のロウレベルへの立ち下げ駆動を高速化さ
せる、という技術を提供することにある。

【００１３】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１５】すなわち、第１の手段は、相補的または選
択的にハイまたはロウの論理レベルとなる複数の論理信
号をそれぞれにエミッタフォロワ回路で緩衝増幅して出
力させるデジタル回路にあって、各エミッタフォロワ回
路のエミッタ負荷抵抗を共通終端抵抗を介して外部供給
電源電位に接続させる、というものである。

【００１６】第２の手段は、上記第１の手段に加えて、
上記共通終端抵抗と並列に容量素子を接続させる、とい
うものである。

【００１７】

【作用】上述した第１の手段によれば、共通終端抵抗に
より、複数のエミッタフォロワ回路にて使用する全抵抗
の総抵抗値を低くしつつ、各エミッタフォロワ回路にて
エミッタと外部供給電源電位の間に介在する直流的な抵
抗値をそれぞれ高くすることができる。

【００１８】これにより、複数の電圧追従回路を有する
デジタル回路の低消費電力性と高集積性とを両立して向
上させる、という第１の目的が達成される。

【００１９】また、上述した第２の手段によれば、共通
終端抵抗と並列に接続された容量素子により、各エミッ
タフォロワ回路での交流的なエミッタ負荷インピーダン
ス値をそれぞれ低くすることができる。

【００２０】これにより、上記第１の目的に加えて、出
力のロウレベルへの立ち下げ駆動を高速化させる、とい
う第２の目的が達成される。

【００２１】

【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。

【００２２】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。

【００２３】図１は本発明の技術が適用されたデジタル
回路の第１の実施例を示す。

【００２４】この場合、同図の（Ａ）はデジタル回路の
構成を示し、同図の（Ｂ）はエミッタフォロワ回路の負
荷抵抗をなす抵抗体パターンの構成を示す。

【００２５】同図において、１はたとえばＥＣＬなどの
ように互いに相補な差動論理信号Ｐ，Ｎを生成する論理
部、２はその差動論理信号Ｐ，Ｎを緩衝増幅して出力す
る差動出力部、Ｖｃｃは外部から供給される高側電源電
位、Ｖｔｔは同じく外部から供給される低側電源電位で
ある。

【００２６】差動出力部２はエミッタフォロワ回路２
１，２２によって構成されているが、このエミッタフォ
ロワ回路２１，２２は、バイポーラ・トランジスタＱ
ｎ，Ｑｐと、各バイポーラ・トランジスタＱｐ，Ｑｎの
エミッタにそれぞれに接続されたエミッタ負荷抵抗（イ
ンピーダンス素子）Ｒｐ，Ｒｎと、各エミッタ負荷抵抗
Ｒｐ，Ｒｎと低側電源電位Ｖｔｔとの間に共通に介在す
る共通終端抵抗Ｒｃによって構成されている。

【００２７】各エミッタ負荷抵抗Ｒｐ，Ｒｎと共通終端
抵抗Ｒｃは、たとえば同図（Ｂ）に示すように、一つの
連続した抵抗体パターン３０によって形成することがで
きる。この場合、エミッタ負荷抵抗Ｒｐ，Ｒｎはパター
ン部３１，３２にて形成され、共通終端抵抗Ｒｃはパタ
ーン部３３にて形成されている。

【００２８】各バイポーラ・トランジスタＱｐ，Ｑｎの
エミッタと低側電源電位Ｖｔｔとの間にそれぞれに介在
する抵抗値の総和｛（Ｒｐ＋Ｒｃ）＋（Ｒｎ＋Ｒｃ）｝
は、エミッタ負荷抵抗Ｒｐ，Ｒｎと共通終端抵抗Ｒｃの
抵抗値の総和（Ｒｐ＋Ｒｎ＋Ｒｃ）よりも大きい。つま
り、２つエミッタフォロワ回路２１，２２にて使用する
全抵抗Ｒｐ，Ｒｎ，Ｒｃの総抵抗値（Ｒｐ＋Ｒｎ＋Ｒ
ｃ）を低くしつつ、各エミッタフォロワ回路２１，２２
にてエミッタと外部供給電源電位Ｖｔｔの間にそれぞれ
に介在する直流的な抵抗値（Ｒｐ＋Ｒｃ），（Ｒｎ＋Ｒ
ｃ）を高くしている。これにより、複数のエミッタフォ
ロワ回路２１，２２を有するデジタル回路の低消費電力
性と高集積性とを両立して向上させることができる。

【００２９】このとき、共通終端抵抗Ｒｃにはエミッタ
負荷抵抗Ｒｐ，Ｒｎから流れ込む電流によって中間電位
Ｖｍが生じ、この中間電位Ｖｍによって出力のロウレベ
ルが若干高くなる。しかし、複数のエミッタフォロワ回
路２１，２２に入力される論理信号が相補的にハイレベ
ルをとる信号であれば、上記共通終端抵抗Ｒｃには、い
ずれか一つのエミッタ負荷抵抗ＲｐまたはＲｎからの電
流しか流れ込まない。したがって、上記中間電位Ｖｍは
実際の使用に支障ない程度に抑えることができる。つま
り、上記共通終端抵抗Ｒｃの値は、いずれか一つのエミ
ッタ抵抗ＲｐまたはＲｃに対する比だけを考慮して決定
すればよい。

【００３０】図２は本発明の第２の実施例を示す。

【００３１】上述した第１の実施例との相違点について
説明すると、この第２の実施例では、共通終端抵抗Ｒｃ
と並列に容量素子Ｃが接続されている。

【００３２】この並列に接続された容量素子Ｃにより、
各エミッタフォロワ回路２１，２２での交流的なエミッ
タ負荷インピーダンス値は、その容量素子Ｃによる交流
バイパスによってそれぞれに低くすることができる。こ
れにより、複数のエミッタフォロワ回路２１，２２を有
するデジタル回路の低消費電力性と高集積性とを両立し
て向上させつつ、出力のロウレベルへの立ち下げ駆動を
高速化させることができるようになる。

【００３３】図３は本発明のデコーダへの応用例を示し
たものであって、４はデコーダ、２０〜２３はエミッタ
フォロワ回路、Ｑ０〜Ｑ３はバイポーラ・トランジス
タ、Ｒ０〜Ｒ３はエミッタ負荷抵抗である。

【００３４】同図に示す応用例では、アドレスＡ０，Ａ
１に基づいて択一的にハイレベルとなるデコード出力Ｄ
０〜Ｄ３をエミッタフォロワ回路２０〜２３でそれぞれ
に緩衝増幅して出力するが、各エミッタフォロワ２０〜
２３のエミッタ負荷抵抗Ｒ１〜Ｒ３は、上述した実施例
の場合と同様、共通終端抵抗Ｒｃを介して低側電源電位
Ｖｔｔに接続され、さらにその共通終端抵抗Ｒｃには交
流インピーダンスを下げるための容量素子Ｃが並列に接
続されている。

【００３５】この場合、共通終端抵抗Ｒｃには多数（４
つ）のエミッタ負荷抵抗Ｒ０〜Ｒ３が接続されている
が、エミッタフォロワ回路２０〜２３の出力はデコード
出力Ｄ０〜Ｄ３によって択一的にハイレベルとなるた
め、その共通終端抵抗Ｒｃにて分圧される中間電位Ｖｍ
は、いずれか一つのエミッタ負荷抵抗だけに対して生じ
る分圧電位にとどめることができる。

【００３６】図４は本発明のＥＣＬフリップフロップ回
路への応用例を示す。

【００３７】同図に示すフリップフロップ回路は、差動
入力データＤｐ，ＤｎをクロックＣＫｐ，ＣＫｎに同期
して保持し、この保持出力ＣＰ，Ｃｎをエミッタフォロ
ワ回路２１，２２によって緩衝出力するものであって、
バイポーラ・トランジスタＱ１０〜Ｑ１５，Ｑｐ，Ｑ
ｎ、抵抗Ｒｃｎ１，Ｒｃｎ２，Ｒｃｐ１，Ｒｃｐ２，Ｒ
ｐ，Ｒｎ，Ｒｃ、および定電流源Ｉｓによって構成さ
れ、外部から供給される高側電源電位Ｖｃｃと低側電源
電位Ｖｅｅによって動作する。

【００３８】この場合、Ｑ１０とＱ１１は第１の差動対
５１を、Ｑ１２とＱ１３は第２の差動対５２を、Ｑ１４
とＱ１５は第１の差動対５１と第２の差動対５２を切り
替える第３の差動対５３を、Ｑｐ，Ｑｎは差動出力部２
をなすエミッタフォロワ回路２１，２２を、それぞれ形
成する。

【００３９】抵抗Ｒｃｎ１，Ｒｃｎ２，Ｒｃｐ１，Ｒｃ
ｐ２は第１の差動対５１，５２のコレクタ負荷回路を形
成し、抵抗Ｒｐ，Ｒｎ，Ｒｃはエミッタフォロワ回路２
１，２２のエミッタ負荷回路を形成する。

【００４０】ＣＫｐがロウレベルでＣＫｎがハイレベル
のときは、Ｑ１４がオフでＱ１５がオンとなることによ
り、Ｑ１２とＱ１３による第２の差動対５２が動作し、
この第２の差動対５２と差動出力部２による直流正帰還
ループによってデータの保持動作が行われる。

【００４１】ここで、ＣＫｐがハイレベルでＣＫｎがロ
ウレベルになると、Ｑ１４がオンでＱ１５がオフとなる
ことにより、第２の差動対５２に代わって、Ｑ１０とＱ
１１による第１の差動対５１が動作し、この第１の差動
対５１の状態すなわち差動入力データＤｐ，Ｄｎの論理
状態が出力Ｃｐ，Ｃｎに現れるようになる。この状態
は、ＣＫｐがロウレベルでＣＫｎがハイレベルに戻った
ときに第２の差動対５２に引き継がれ、この第２の差動
対５２と差動出力部２による正帰還ループによって保持
されるようになる。

【００４２】以上のようにして、差動入力データＤｐ，
ＤｎをクロックＣＫｐ，ＣＫｎに同期して保持し、この
保持出力ＣＰ，Ｃｎをエミッタフォロワ回路２１，２２
から緩衝出力するフリップフロップ回路の動作が行われ
る。

【００４３】ここで、上述したＥＣＬフリップフロップ
回路では、差動出力部２をなす２つのエミッタフォロワ
回路２１，２２のエミッタ負荷回路が、エミッタフォロ
ワ回路２１，２２ごとのエミッタ負荷抵抗Ｒｐ，Ｒｎ
と、この２つのエミッタ負荷抵抗Ｒｐ，Ｒｎを低側電源
電位Ｖｅｅに接続する共通終端抵抗Ｒｃとによって構成
されている。これにより、使用抵抗値の総和（Ｒｐ＋Ｒ
ｎ＋Ｒｃ）によって決まる抵抗体パターン面積を小さく
しつつ、各エミッタフォロワ回路２１，２２と低側電源
電位Ｖｅｅの間にそれぞれに介在する抵抗値（Ｒｐ＋Ｒ
ｃ），（Ｒｎ＋Ｒｃ）を高くして、そのエミッタフォロ
ワ回路２１，２２での消費電力を低減させている。

【００４４】これとともに、第１，第２の差動対５１，
５２のコレクタ負荷回路が、Ｒｃｎ１とＲｃｎ２の直列
抵抗（Ｒｃｎ１＋Ｒｃｎ２）と、Ｒｃｐ１，Ｐｃｐ２の
直列抵抗（Ｒｃｐ１，Ｒｃｐ２）によって構成され、こ
の２つの直列抵抗（Ｒｃｎ１＋Ｒｃｎ２），（Ｒｃｐ
１，Ｒｃｐ２）のノード（中間接続点）からそれぞれに
取り出される電圧が出力部２のエミッタフォロワ回路２
１，２２に入力されるようになっている。

【００４５】これにより、エミッタフォロワ回路２１，
２２に入力されるロウレベル信号は、抵抗Ｒｃｐ１とＲ
ｃｐ２、およびＲｃｎ１とＲｃｎ２による分圧によっ
て、ハイレベル側にバイアスされるようになるが、この
バイアスにより、エミッタフォロワ回路２１，２２側の
共通終端抵抗Ｒｃに生じる中間電位Ｖｍを高めに設定す
ることができるようになる。

【００４６】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００４７】たとえば、上述した実施例では３端子増幅
素子としてバイポーラ・トランジスタを使用したが、そ
の３端子増幅素子はＭＯＳトランジスタを使用すること
もできる。この場合は、その３端子増幅素子によって形
成される電圧追従回路はソースフォロワ回路となる。

【００４８】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である差動
出力または択一的な選択出力を行うデジタル回路に適用
した場合について説明したが、それに限定されるもので
はなく、たとえば、同時にハイレベルとなる出力数が複
数ある場合でも、その出力数がほぼ一定となるようなデ
ジタル回路ならば、同様に適用できる。

【００４９】

【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。

【００５０】すなわち、相補的または選択的にハイまた
はロウの論理レベルとなる複数の論理信号をそれぞれに
エミッタフォロワ回路で緩衝増幅して出力させるデジタ
ル回路にあって、各エミッタフォロワ回路のエミッタ負
荷抵抗を共通終端抵抗を介して外部供給電源電位に接続
させることにより、複数の電圧追従回路を有するデジタ
ル回路の低消費電力性と高集積性とを両立して向上させ
ることができる、という声かが得られる。

【００５１】さらに、上記共通終端抵抗と並列に容量素
子を接続させるこにより、出力のロウレベルへの立ち下
げ駆動を高速化させる、という効果も得られる。

【図面の簡単な説明】

【図１】本発明の技術が適用されたデジタル回路の第１
の実施例を示す回路図

【図２】本発明の第２の実施例の要部を示す回路図

【図３】本発明のデコーダへの応用例を示す回路図

【図４】本発明のフリップフロップへの応用例を示す回
路図

【図５】従来のデジタル回路の構成を示す回路図

【符号の説明】

１ 論理部 ２ 出力部 ２０，２１，２２，２３ エミッタフォロワ回路 ３０ 抵抗体パターン ３１ 抵抗体パターン部（Ｒｐ） ３２ 抵抗体パターン部（Ｒｎ） ３３ 抵抗体パターン部（Ｒｃ） Ｒｐ，Ｒｎ，Ｒ０〜Ｒ３ エミッタ負荷抵抗インピーダ
ンス） Ｒｃ 共通終端抵抗（共通終端インピーダンス） Ｃ 容量素子 Ｖｃｃ 高側電源電位 Ｖｔｔ，Ｖｅｅ 低側電源電位（外部供給電源電位） Ｑｐ，Ｑｎ，Ｑ０〜Ｑ３ バイポーラ・トランジスタ
（３端子増幅素子） Ｖｍ 中間電位

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子と出力端子と共通端子を有する
   ３端子増幅素子の出力端子を外部供給電源の一方の電位
   に接続するとともに、その共通端子をインピーダンス素
   子を介して上記外部供給電源の他方の電位に接続するこ
   とにより、その入力端子に電圧追従する増幅出力を上記
   インピーダンス素子から得る電圧追従回路を複数有し、
   この複数の電圧追従回路により、相補的または選択的に
   ハイまたはロウの論理レベルとなる複数の論理信号をそ
   れぞれに緩衝増幅して出力させるデジタル回路であっ
   て、各電圧追従回路の共通端子にそれぞれに接続するイ
   ンピーダンス素子は、共通の終端インピーダンス素子を
   介して上記外部供給電源の他方の電位に接続されている
   ことを特徴とするデジタル回路。
2. 【請求項２】 インピーダンス素子は抵抗素子であるこ
   とを特徴とする請求項１に記載のデジタル回路。
3. 【請求項３】 インピーダンス素子は半導体集積基板上
   の抵抗体パターンによって形成される抵抗素子であるこ
   とを特徴とする請求項１または２に記載のデジタル回
   路。
4. 【請求項４】 共通の終端インピーダンス素子は抵抗素
   子であり、この抵抗素子には容量素子が並列に接続して
   いることを特徴とする請求項１から３のいずれかに記載
   のデジタル回路。
5. 【請求項５】 ３端子増幅素子は電圧追従回路としてエ
   ミッタフォロワ回路を形成するバイポーラ・トランジス
   タであることを特徴とする請求項１から４のいずれかに
   記載のデジタル回路。
6. 【請求項６】 ３端子増幅素子は電圧追従回路としてソ
   ースフォロワ回路を形成するＭＯＳトランジスタである
   ことを特徴とする請求項１から４のいずれかに記載のデ
   ジタル回路。