JPH08181679A - 疑似乱数雑音発生装置 - Google Patents
疑似乱数雑音発生装置Info
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- JPH08181679A JPH08181679A JP6323001A JP32300194A JPH08181679A JP H08181679 A JPH08181679 A JP H08181679A JP 6323001 A JP6323001 A JP 6323001A JP 32300194 A JP32300194 A JP 32300194A JP H08181679 A JPH08181679 A JP H08181679A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
- H04B1/7075—Synchronisation aspects with code phase acquisition
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/04—Masking or blinding
- H04L2209/046—Masking or blinding of operations, operands or results of the operations
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Read Only Memory (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【目的】 系列をシフトさせるためにマスクを用いずに
直接所望のオフセット値を使用する。 【構成】 自走式Ｎビットバイナリカウンタの積算値と
ラッチされたオフセット値とによりアドレスされる２の
冪乗長の疑似乱数雑音系列を擁するＲＯＭルックアップ
テーブルを用いることにより、出力される疑似乱数雑音
系列のオフセット調整は、ラッチされたオフセット値を
所望値に直接変更することによりなされる。かくして、
マスク計算は一切不要となる。 【効果】 演算速度を高速化することができる。回路規
模を縮小することができる。
直接所望のオフセット値を使用する。 【構成】 自走式Ｎビットバイナリカウンタの積算値と
ラッチされたオフセット値とによりアドレスされる２の
冪乗長の疑似乱数雑音系列を擁するＲＯＭルックアップ
テーブルを用いることにより、出力される疑似乱数雑音
系列のオフセット調整は、ラッチされたオフセット値を
所望値に直接変更することによりなされる。かくして、
マスク計算は一切不要となる。 【効果】 演算速度を高速化することができる。回路規
模を縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明はスペクトラム拡散通信シ
ステムに利用する。本発明は移動通信方式に利用するに
適する。本発明は、スペクトラム拡散通信システムの送
信装置または受信装置に必要な疑似乱数雑音（ＰＮ）発
生装置に利用するに適する。本発明は、きわめて長い周
期で循環することにより実質的に乱数状態になっている
疑似乱数雑音（ＰＮ）に、その周期性を乱すオフセット
制御を行うための技術に関する。
ステムに利用する。本発明は移動通信方式に利用するに
適する。本発明は、スペクトラム拡散通信システムの送
信装置または受信装置に必要な疑似乱数雑音（ＰＮ）発
生装置に利用するに適する。本発明は、きわめて長い周
期で循環することにより実質的に乱数状態になっている
疑似乱数雑音（ＰＮ）に、その周期性を乱すオフセット
制御を行うための技術に関する。
【従来の技術】疑似乱数雑音すなわち疑似乱数雑音の発
生装置は、スペクトラム拡散通信方式において、帯域拡
散および帯域逆拡散用に用いられる。例えば、Ｑｕａｌ
ｃｏｍｍのＩＳ９５（北米のＣＤＭＡディジタルセル
ラ）システムは、車載端末受信機内での同期および拡散
／逆拡散を促進するため２の冪乗長の疑似乱数雑音系列
を必要とする。米国特許第5,228,054 号公報に開示され
ている「高速オフセット調整可能な２の冪乗長疑似乱数
雑音系列発生装置」には、２の冪乗長の疑似乱数雑音系
列をシフトさせるためのプログラマブル・マスクを使用
した上で、出力シフトを伴う２の冪乗長疑似乱数雑音系
列を発生する方法が記載されている。
生装置は、スペクトラム拡散通信方式において、帯域拡
散および帯域逆拡散用に用いられる。例えば、Ｑｕａｌ
ｃｏｍｍのＩＳ９５（北米のＣＤＭＡディジタルセル
ラ）システムは、車載端末受信機内での同期および拡散
／逆拡散を促進するため２の冪乗長の疑似乱数雑音系列
を必要とする。米国特許第5,228,054 号公報に開示され
ている「高速オフセット調整可能な２の冪乗長疑似乱数
雑音系列発生装置」には、２の冪乗長の疑似乱数雑音系
列をシフトさせるためのプログラマブル・マスクを使用
した上で、出力シフトを伴う２の冪乗長疑似乱数雑音系
列を発生する方法が記載されている。
【０００２】このマスクに基づく疑似乱数雑音発生装置
は、（系列長が２のＮ乗−１）の最長線形疑似乱数雑音
発生回路と、プログラムされた点で系列中に余分な零を
挿入して系列長を２のＮ乗に増大させる系列伸長回路
と、系列の開始点を決定するマスクシフト回路とから構
成される。疑似乱数雑音発生装置は、二つの出力を有す
る。第一の出力は、２のＮ乗長に零シフトされた疑似乱
数雑音系列である。第二の出力は、２のＮ乗長の同じ疑
似乱数雑音系列がマスクシフトされたものである。
は、（系列長が２のＮ乗−１）の最長線形疑似乱数雑音
発生回路と、プログラムされた点で系列中に余分な零を
挿入して系列長を２のＮ乗に増大させる系列伸長回路
と、系列の開始点を決定するマスクシフト回路とから構
成される。疑似乱数雑音発生装置は、二つの出力を有す
る。第一の出力は、２のＮ乗長に零シフトされた疑似乱
数雑音系列である。第二の出力は、２のＮ乗長の同じ疑
似乱数雑音系列がマスクシフトされたものである。
【０００３】この従来例を図２を参照して説明する。図
２は従来例装置のブロック構成図である。従来例装置
は、ＮビットＬＳＳＲ（線形系列シフトレジスタ）１、
ビット挿入回路１２、マスク回路１３、訂正回路１４に
より構成される。システムクロック（図示せず）に同期
してＮビットＬＳＳＲ１１、ビット挿入回路１２、訂正
回路１４は動作する。Ｎビットマスクバス１０は、シフ
トされた系列出力の量を決定するのに用いられ、原子系
列出力からシフトされる。Ｎビットオフセットバス２０
は、訂正回路１４を制御するのに用いられる。疑似乱数
雑音発生装置の出力は、ＮビットＬＳＳＲ１１内の最終
ビット（右シフトＬＳＳＲの最右端ビットで帰還用に用
いられる）である原始出力と、原始出力から位相シフト
された系列を形成するシフト出力とを含む。原始出力系
列とシフト出力系列は、ともに長さが２のＮ乗である。
２は従来例装置のブロック構成図である。従来例装置
は、ＮビットＬＳＳＲ（線形系列シフトレジスタ）１、
ビット挿入回路１２、マスク回路１３、訂正回路１４に
より構成される。システムクロック（図示せず）に同期
してＮビットＬＳＳＲ１１、ビット挿入回路１２、訂正
回路１４は動作する。Ｎビットマスクバス１０は、シフ
トされた系列出力の量を決定するのに用いられ、原子系
列出力からシフトされる。Ｎビットオフセットバス２０
は、訂正回路１４を制御するのに用いられる。疑似乱数
雑音発生装置の出力は、ＮビットＬＳＳＲ１１内の最終
ビット（右シフトＬＳＳＲの最右端ビットで帰還用に用
いられる）である原始出力と、原始出力から位相シフト
された系列を形成するシフト出力とを含む。原始出力系
列とシフト出力系列は、ともに長さが２のＮ乗である。
【０００４】図２では、ＮビットＬＳＳＲ１１のＮビッ
ト状態出力は、ビット挿入回路１２とマスク回路１３の
入力に結合される。ビット挿入回路１２の出力（シーケ
ンス・イネーブル信号）は、ＮビットＬＳＳＲ１１のイ
ネーブル（ＥＮ）入力に結合される。マスク回路１３の
入力は、Ｎビットの状態出力信号とＮビットマスクバス
１０からのマスク信号である。マスク回路１３のシフト
出力３０は、訂正回路１４への一方の入力であり、他方
の入力はＮビットオフセットバス２０からのオフセット
信号である。訂正回路１４の出力は、シフト出力信号で
ある。
ト状態出力は、ビット挿入回路１２とマスク回路１３の
入力に結合される。ビット挿入回路１２の出力（シーケ
ンス・イネーブル信号）は、ＮビットＬＳＳＲ１１のイ
ネーブル（ＥＮ）入力に結合される。マスク回路１３の
入力は、Ｎビットの状態出力信号とＮビットマスクバス
１０からのマスク信号である。マスク回路１３のシフト
出力３０は、訂正回路１４への一方の入力であり、他方
の入力はＮビットオフセットバス２０からのオフセット
信号である。訂正回路１４の出力は、シフト出力信号で
ある。
【０００５】系列は、系列内で１列になったＮ−１個の
“０”を含む無反転符号に“０”を付加することにより
伸長される。この伸長により、“０”と“１”が同数含
まれる系列を生むことになる。よりはっきり言えば、Ｎ
個の“１”からなる無反転符号を含む系列が、今やＮ個
の“０”からなる無反転符号もまた含むことになる。
“０”を含む無反転符号に“０”を付加することにより
伸長される。この伸長により、“０”と“１”が同数含
まれる系列を生むことになる。よりはっきり言えば、Ｎ
個の“１”からなる無反転符号を含む系列が、今やＮ個
の“０”からなる無反転符号もまた含むことになる。
【０００６】図２によれば、状態出力バス４０のある所
定値に対し、ビット挿入回路１２は、システムクロック
の１周期にわたってシーケンス・イネーブル信号をロウ
に引っ張ることにより、ＮビットＬＳＳＲ１１をシフト
禁止状態にさせる。かくして、原始出力は２のＮ乗−１
の長さから２のＮ乗の長さの疑似乱数雑音系列に伸長さ
れる。
定値に対し、ビット挿入回路１２は、システムクロック
の１周期にわたってシーケンス・イネーブル信号をロウ
に引っ張ることにより、ＮビットＬＳＳＲ１１をシフト
禁止状態にさせる。かくして、原始出力は２のＮ乗−１
の長さから２のＮ乗の長さの疑似乱数雑音系列に伸長さ
れる。
【０００７】状態出力信号は、マスク信号のマスク値に
基づくオフセットにより、マスク回路１３内でマスクシ
フトされる。このマスク回路１３は、２のＮ乗−１の長
さの最長疑似乱数雑音系列に対して正確に作用するが、
伸長された２のＮ乗長の疑似乱数雑音系列に対しては後
段に訂正回路１４が必要である。それゆえ、マスク回路
１３によりのシフトされた疑似乱数雑音系列は、シフト
出力３０として訂正回路１４に入力される。訂正回路１
４の他方の入力は、訂正タイミングを制御するＮビット
のオフセット信号である。訂正回路１４の出力は、２の
Ｎ乗長の原始出力系列をそっくりシフトさせたシフト出
力信号である。原始出力に対するシフトビットの値は、
オフセット値に等しい。
基づくオフセットにより、マスク回路１３内でマスクシ
フトされる。このマスク回路１３は、２のＮ乗−１の長
さの最長疑似乱数雑音系列に対して正確に作用するが、
伸長された２のＮ乗長の疑似乱数雑音系列に対しては後
段に訂正回路１４が必要である。それゆえ、マスク回路
１３によりのシフトされた疑似乱数雑音系列は、シフト
出力３０として訂正回路１４に入力される。訂正回路１
４の他方の入力は、訂正タイミングを制御するＮビット
のオフセット信号である。訂正回路１４の出力は、２の
Ｎ乗長の原始出力系列をそっくりシフトさせたシフト出
力信号である。原始出力に対するシフトビットの値は、
オフセット値に等しい。
【０００８】その他の従来例を図３を参照して説明す
る。図３はその他の従来例装置のブロック構成図であ
る。この従来例は、特開平３−１１８１９号公報および
特開平３−１１８２０号公報に開示されているものであ
る。所定長の疑似乱数雑音（ＰＮ）系列を表すビット信
号がそのアドレスにランダムな順序で記録された大型な
メモリ６３と、このメモリ６３のアドレス入力に周期的
なアドレス信号を与えるデータシフト回路６１およびア
ドレスラッチ回路６２とを備え、実質的に疑似乱数雑音
を発生させている。
る。図３はその他の従来例装置のブロック構成図であ
る。この従来例は、特開平３−１１８１９号公報および
特開平３−１１８２０号公報に開示されているものであ
る。所定長の疑似乱数雑音（ＰＮ）系列を表すビット信
号がそのアドレスにランダムな順序で記録された大型な
メモリ６３と、このメモリ６３のアドレス入力に周期的
なアドレス信号を与えるデータシフト回路６１およびア
ドレスラッチ回路６２とを備え、実質的に疑似乱数雑音
を発生させている。
【０００９】
【発明が解決しようとする課題】図２に示した従来例装
置によれば、例えば、長さが２のＮ乗の疑似乱数雑音系
列が要求され、また、２のＮ乗のいかなる点においても
系列が開始できることが必要であるとき、与えられた２
のＮ乗の系列発生装置のあらゆる可能なオフセットの実
現に寄与するためには、２のＮ乗のマスクが要求され
る。
置によれば、例えば、長さが２のＮ乗の疑似乱数雑音系
列が要求され、また、２のＮ乗のいかなる点においても
系列が開始できることが必要であるとき、与えられた２
のＮ乗の系列発生装置のあらゆる可能なオフセットの実
現に寄与するためには、２のＮ乗のマスクが要求され
る。
【００１０】疑似乱数雑音系列のオフセットの変化を促
すためにマスク変化が要求される都度、ＣＰＵはマスク
を計算する必要がある。このことは、ＣＰＵの大きな負
担となる。
すためにマスク変化が要求される都度、ＣＰＵはマスク
を計算する必要がある。このことは、ＣＰＵの大きな負
担となる。
【００１１】また、図３に示した従来例装置によれば、
メモリ６３に書込まれているデータは変化することはな
く一定であり、順次読み出されるその出力は周期的に循
環している。したがって、一見すると乱数状態になって
いるかに見えるが、得られる出力は本質的には周期性を
持ったデータの繰り返しである。
メモリ６３に書込まれているデータは変化することはな
く一定であり、順次読み出されるその出力は周期的に循
環している。したがって、一見すると乱数状態になって
いるかに見えるが、得られる出力は本質的には周期性を
持ったデータの繰り返しである。
【００１２】本発明は、このような背景に行われたもの
であり、系列をシフトさせるためにマスクを用いずに直
接所望のオフセット値を使用するプログラム可能なオフ
セットを伴った２の冪乗長の改良された疑似乱数雑音発
生装置を提供することを目的とする。本発明は、演算速
度を高速化することができる疑似乱数雑音発生装置を提
供することを目的とする。本発明は、回路規模を縮小す
ることができる疑似乱数雑音発生装置を提供することを
目的とする。
であり、系列をシフトさせるためにマスクを用いずに直
接所望のオフセット値を使用するプログラム可能なオフ
セットを伴った２の冪乗長の改良された疑似乱数雑音発
生装置を提供することを目的とする。本発明は、演算速
度を高速化することができる疑似乱数雑音発生装置を提
供することを目的とする。本発明は、回路規模を縮小す
ることができる疑似乱数雑音発生装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明は、所定長の疑似
乱数雑音（ＰＮ）系列を表すビット信号がそのアドレス
にランダムな順序で記録された大型メモリと、このメモ
リのアドレス入力に周期的なアドレス信号を与えるアド
レス発生回路とを備え、実質的に疑似乱数雑音を発生さ
せる疑似乱数雑音発生装置である。
乱数雑音（ＰＮ）系列を表すビット信号がそのアドレス
にランダムな順序で記録された大型メモリと、このメモ
リのアドレス入力に周期的なアドレス信号を与えるアド
レス発生回路とを備え、実質的に疑似乱数雑音を発生さ
せる疑似乱数雑音発生装置である。
【００１４】ここで、本発明の特徴とするところは、前
記アドレス入力にオフセット値を加算する手段を設けた
ところにある。
記アドレス入力にオフセット値を加算する手段を設けた
ところにある。
【００１５】これにより、メモリから出力される疑似乱
数雑音の周期性を乱すオフセット制御を簡単な構成によ
り行うことができる。
数雑音の周期性を乱すオフセット制御を簡単な構成によ
り行うことができる。
【００１６】前記メモリはそのアドレス入力がＮビット
のＲＯＭであることが望ましい。
のＲＯＭであることが望ましい。
【００１７】前記オフセット値を加算する手段は、オフ
セット信号を入力としＮビットのオフセット値を一時蓄
積するレジスタと、このレジスタ出力を前記周期的なア
ドレス信号に加算する加算回路とを含むことが望まし
い。
セット信号を入力としＮビットのオフセット値を一時蓄
積するレジスタと、このレジスタ出力を前記周期的なア
ドレス信号に加算する加算回路とを含むことが望まし
い。
【００１８】前記アドレス発生回路はＮビットのバイナ
リカウンタであることが望ましい。
リカウンタであることが望ましい。
【００１９】
【作用】オフセット値自身が疑似乱数雑音系列のオフセ
ット内で要求される変化に直接影響を及ぼす。疑似乱数
雑音発生装置は、オフセット値をもってプログラムされ
る。このことで、与えられたオフセット値に対するマス
ク値をＣＰＵが計算する必要が取り除かれる。自走式Ｎ
ビットバイナリカウンタの積算値とラッチされたオフセ
ット値とによりアドレスされる２の冪乗長の疑似乱数雑
音系列を擁するＲＯＭルックアップテーブルを用いるこ
とにより、出力される疑似乱数雑音系列のオフセット調
整は、ラッチされたオフセット値を所望値に直接変更す
ることによりなされる。かくして、マスク計算は一切不
要となる。
ット内で要求される変化に直接影響を及ぼす。疑似乱数
雑音発生装置は、オフセット値をもってプログラムされ
る。このことで、与えられたオフセット値に対するマス
ク値をＣＰＵが計算する必要が取り除かれる。自走式Ｎ
ビットバイナリカウンタの積算値とラッチされたオフセ
ット値とによりアドレスされる２の冪乗長の疑似乱数雑
音系列を擁するＲＯＭルックアップテーブルを用いるこ
とにより、出力される疑似乱数雑音系列のオフセット調
整は、ラッチされたオフセット値を所望値に直接変更す
ることによりなされる。かくして、マスク計算は一切不
要となる。
【００２０】
【実施例】本発明実施例の構成を図１を参照して説明す
る。図１は本発明実施例装置のブロック構成図である。
る。図１は本発明実施例装置のブロック構成図である。
【００２１】本発明は、所定長の疑似乱数雑音（ＰＮ）
系列を表すビット信号がそのアドレスにランダムな順序
で記録された大型メモリとしてのそのアドレス入力がＮ
ビットのＲＯＭルックアップテーブル４と、このＲＯＭ
ルックアップテーブル４のアドレス入力に周期的なアド
レス信号を与えるアドレス発生回路としてのＮビットバ
イナリカウンタ３とを備え、実質的に疑似乱数雑音を発
生させる疑似乱数雑音発生装置であり、前記アドレス入
力にオフセット値を加算する手段としてのオフセット信
号を入力としＮビットのオフセット値を一時蓄積するレ
ジスタ１と、このレジスタ１の出力を前記周期的なアド
レス信号に加算する加算器２とを設けたことを特徴とす
る疑似乱数雑音発生装置である。
系列を表すビット信号がそのアドレスにランダムな順序
で記録された大型メモリとしてのそのアドレス入力がＮ
ビットのＲＯＭルックアップテーブル４と、このＲＯＭ
ルックアップテーブル４のアドレス入力に周期的なアド
レス信号を与えるアドレス発生回路としてのＮビットバ
イナリカウンタ３とを備え、実質的に疑似乱数雑音を発
生させる疑似乱数雑音発生装置であり、前記アドレス入
力にオフセット値を加算する手段としてのオフセット信
号を入力としＮビットのオフセット値を一時蓄積するレ
ジスタ１と、このレジスタ１の出力を前記周期的なアド
レス信号に加算する加算器２とを設けたことを特徴とす
る疑似乱数雑音発生装置である。
【００２２】次に、本発明実施例の動作を説明する。本
発明実施例装置への外部入力としては、Ｎビットバイナ
リカウンタ３をクロック動作させるシステムクロック信
号５０と、ＣＰＵのような外部装置からＮビットオフセ
ットバス２０を介して入力される疑似乱数雑音系列のオ
フセット値をプログラムできるようにするオフセット信
号とを含んでいる。Ｎビットオフセットバス２０はＮビ
ット幅である。疑似乱数雑音発生装置の出力は、オフセ
ットがプログラム可能な２のＮ乗長の疑似乱数雑音系列
である１ビットシフト出力信号である。図１では、オフ
セット信号は、レジスタ１のＮ個の入力に結合されてい
る。レジスタ１のＮ個の出力は、加算器２のＡ入力に結
合されている。入力システムクロック信号は、自走式の
Ｎビットバイナリカウンタ３のクロック入力に結合され
ている。Ｎビットバイナリカウンタ３のＮビット出力
は、加算器２のＢ入力に結合されている。加算器２のＮ
ビット出力（オーバーフロー出力は廃棄される）は、Ｒ
ＯＭルックアップテーブル４のアドレス入力に結合され
ている。ＲＯＭルックアップテーブル４のデータ出力は
シフト出力信号である。
発明実施例装置への外部入力としては、Ｎビットバイナ
リカウンタ３をクロック動作させるシステムクロック信
号５０と、ＣＰＵのような外部装置からＮビットオフセ
ットバス２０を介して入力される疑似乱数雑音系列のオ
フセット値をプログラムできるようにするオフセット信
号とを含んでいる。Ｎビットオフセットバス２０はＮビ
ット幅である。疑似乱数雑音発生装置の出力は、オフセ
ットがプログラム可能な２のＮ乗長の疑似乱数雑音系列
である１ビットシフト出力信号である。図１では、オフ
セット信号は、レジスタ１のＮ個の入力に結合されてい
る。レジスタ１のＮ個の出力は、加算器２のＡ入力に結
合されている。入力システムクロック信号は、自走式の
Ｎビットバイナリカウンタ３のクロック入力に結合され
ている。Ｎビットバイナリカウンタ３のＮビット出力
は、加算器２のＢ入力に結合されている。加算器２のＮ
ビット出力（オーバーフロー出力は廃棄される）は、Ｒ
ＯＭルックアップテーブル４のアドレス入力に結合され
ている。ＲＯＭルックアップテーブル４のデータ出力は
シフト出力信号である。
【００２３】図１では、オフセット値は、ＣＰＵのよう
な外部装置により決定され、オフセット零に対する２の
Ｎ乗疑似乱数雑音系列のオフセットを変化させる目的で
レジスタ１に書込まれる。レジスタ１の出力は、加算器
２内でＮビットバイナリカウンタ３の出力に加算され、
加算器２の出力に信号を生成するが、この加算器２は、
レジスタ１の出力の一定値に向け、システムクロック信
号の各立ち上がりエッジによりカウンタ３がクロック動
作する都度歩進する。例示した実施例では、ＲＯＭルッ
クアップテーブル４はアドレス値が増加する順に格納さ
れた所望の２の冪乗長の疑似乱数雑音系列を含む２のＮ
乗×１ビットのＲＯＭである。かくして、疑似乱数雑音
系列の最初のビットはアドレス「０…０００」に格納さ
れ、そして第二ビットがアドレス「０…００１」に格納
され、以下同様である。ＲＯＭアドレス入力がシステム
クロック信号の各立ち上がりエッジで歩進すると、疑似
乱数雑音系列の次のビットがＲＯＭデータ出力から出力
され、それがシフト出力信号となる。
な外部装置により決定され、オフセット零に対する２の
Ｎ乗疑似乱数雑音系列のオフセットを変化させる目的で
レジスタ１に書込まれる。レジスタ１の出力は、加算器
２内でＮビットバイナリカウンタ３の出力に加算され、
加算器２の出力に信号を生成するが、この加算器２は、
レジスタ１の出力の一定値に向け、システムクロック信
号の各立ち上がりエッジによりカウンタ３がクロック動
作する都度歩進する。例示した実施例では、ＲＯＭルッ
クアップテーブル４はアドレス値が増加する順に格納さ
れた所望の２の冪乗長の疑似乱数雑音系列を含む２のＮ
乗×１ビットのＲＯＭである。かくして、疑似乱数雑音
系列の最初のビットはアドレス「０…０００」に格納さ
れ、そして第二ビットがアドレス「０…００１」に格納
され、以下同様である。ＲＯＭアドレス入力がシステム
クロック信号の各立ち上がりエッジで歩進すると、疑似
乱数雑音系列の次のビットがＲＯＭデータ出力から出力
され、それがシフト出力信号となる。
【００２４】疑似乱数雑音系列の零オフセットは、レジ
スタ１に格納されたＮビットオフセット値が全て零とな
ったときに生成されるシフト出力信号であると考えるこ
とができる。オフセットの新値がそこでレジスタ１に書
込まれると、その値はＮビットバイナリカウンタ３の出
力に加算され、その積算値がＲＯＭルックアップテーブ
ル４のアドレス入力に送られ、かくしてアドレス入力値
に飛び越しを生じさせ、かつシフト出力信号にオフセッ
トすなわち位相シフトを招く。オフセット信号の値は、
零オフセット疑似乱数雑音系列に対する疑似乱数雑音系
列シフト出力信号に生じたオフセットとビットが等し
い。続くＸビットの正の位相シフトに対しては、旧値よ
りも大きい新オフセット値Ｘがレジスタ１に書込まれね
ばならない筈である。かくして、本発明実施例装置で
は、シフト出力信号内に位相シフトを引き起こす目的で
オフセット値に基づくマスク値を計算する必要がなくな
る。
スタ１に格納されたＮビットオフセット値が全て零とな
ったときに生成されるシフト出力信号であると考えるこ
とができる。オフセットの新値がそこでレジスタ１に書
込まれると、その値はＮビットバイナリカウンタ３の出
力に加算され、その積算値がＲＯＭルックアップテーブ
ル４のアドレス入力に送られ、かくしてアドレス入力値
に飛び越しを生じさせ、かつシフト出力信号にオフセッ
トすなわち位相シフトを招く。オフセット信号の値は、
零オフセット疑似乱数雑音系列に対する疑似乱数雑音系
列シフト出力信号に生じたオフセットとビットが等し
い。続くＸビットの正の位相シフトに対しては、旧値よ
りも大きい新オフセット値Ｘがレジスタ１に書込まれね
ばならない筈である。かくして、本発明実施例装置で
は、シフト出力信号内に位相シフトを引き起こす目的で
オフセット値に基づくマスク値を計算する必要がなくな
る。
【００２５】ここで従来例技術を振り返ると、ＣＰＵの
ような外部装置によるオフセット値からのマスク値の計
算が要求される。ＱｕａｌｃｏｍｍのＣＤＭＡ（ＩＳ９
５）システムでは、そうした更新はしばしば要求され
る。オフセット値からのマスク値計算は、頻繁なオフセ
ット変化が要求される（ＩＳ９５では事実そうである）
ケースにとって、ＣＰＵによる多量の処理が要求され、
そうした計算がＣＰＵの処理動作全体にかなりの部分を
占めることになる。かくして、マスクの計算は、ＣＰＵ
に対して負担を課すことになる。本発明によれば、２の
冪乗長の疑似乱数雑音系列の出力に所望の位相シフトを
実行する目的で、オフセット値からマスク値を計算する
必要がない。その代わりに、本発明は、新オフセット値
が内部レジスタに書き込まれたときに、出力中にそのま
ま位相シフトを取り込む。これにより、この問題は解決
される。また、本発明によれば、マスク計算時間がもは
や不要となるため、位相シフトの実行に遅延を生ずるこ
とはない。
ような外部装置によるオフセット値からのマスク値の計
算が要求される。ＱｕａｌｃｏｍｍのＣＤＭＡ（ＩＳ９
５）システムでは、そうした更新はしばしば要求され
る。オフセット値からのマスク値計算は、頻繁なオフセ
ット変化が要求される（ＩＳ９５では事実そうである）
ケースにとって、ＣＰＵによる多量の処理が要求され、
そうした計算がＣＰＵの処理動作全体にかなりの部分を
占めることになる。かくして、マスクの計算は、ＣＰＵ
に対して負担を課すことになる。本発明によれば、２の
冪乗長の疑似乱数雑音系列の出力に所望の位相シフトを
実行する目的で、オフセット値からマスク値を計算する
必要がない。その代わりに、本発明は、新オフセット値
が内部レジスタに書き込まれたときに、出力中にそのま
ま位相シフトを取り込む。これにより、この問題は解決
される。また、本発明によれば、マスク計算時間がもは
や不要となるため、位相シフトの実行に遅延を生ずるこ
とはない。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
系列をシフトさせるためにマスクを用いずに直接所望の
オフセット値を使用するプログラム可能なオフセットを
伴った２の冪乗長の改良された疑似乱数雑音発生装置を
実現することができる。これにより、演算時間の高速
化、回路規模の縮小が図れる。
系列をシフトさせるためにマスクを用いずに直接所望の
オフセット値を使用するプログラム可能なオフセットを
伴った２の冪乗長の改良された疑似乱数雑音発生装置を
実現することができる。これにより、演算時間の高速
化、回路規模の縮小が図れる。
【図１】本発明実施例装置のブロック構成図。
【図２】従来例装置のブロック構成図。
【図３】その他の従来例装置のブロック構成図。
１ レジスタ ２ 加算器 ３ Ｎビットバイナリカウンタ ４ ＲＯＭルックアップテーブル １０ Ｎビットマスクバス １１ ＮビットＬＳＳＲ １２ ビット挿入回路 １３ マスク回路 １４ 訂正回路 ２０ Ｎビットオフセットバス ３０ シフト出力 ４０ 状態出力バス ５０ システムクロック信号 ６１ データシフト回路 ６２ アドレスラッチ回路 ６３ メモリ ６４ パターン出力線 ６５ アドレス ６６ データ ６７ データ設定線
Claims (4)
- 【請求項１】 所定長の疑似乱数雑音（ＰＮ）系列を表
すビット信号がそのアドレスにランダムな順序で記録さ
れた大型メモリと、このメモリのアドレス入力に周期的
なアドレス信号を与えるアドレス発生回路とを備え、実
質的に疑似乱数雑音を発生させる疑似乱数雑音発生装置
において、 前記アドレス入力にオフセット値を加算する手段を設け
たことを特徴とする疑似乱数雑音発生装置。 - 【請求項２】 前記メモリはそのアドレス入力がＮビッ
トのＲＯＭである請求項１記載の疑似乱数雑音発生装
置。 - 【請求項３】 前記オフセット値を加算する手段は、オ
フセット信号を入力としＮビットのオフセット値を一時
蓄積するレジスタと、このレジスタ出力を前記周期的な
アドレス信号に加算する加算回路とを含む請求項２記載
の疑似乱数雑音発生装置。 - 【請求項４】 前記アドレス発生回路はＮビットのバイ
ナリカウンタである請求項３記載の疑似乱数雑音発生装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323001A JPH08181679A (ja) | 1994-12-26 | 1994-12-26 | 疑似乱数雑音発生装置 |
| CA002165595A CA2165595A1 (en) | 1994-12-26 | 1995-12-19 | Device and method for generating pesudorandom noise sequence |
| AU40639/95A AU699160B2 (en) | 1994-12-26 | 1995-12-21 | Device and method for generating pseudorandom noise sequence |
| KR1019950055611A KR0175416B1 (ko) | 1994-12-26 | 1995-12-23 | 의사난수 잡음 발생 장치 및 방법 |
| EP95120612A EP0720327A2 (en) | 1994-12-26 | 1995-12-27 | Device and method for generating pseudorandom noise sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323001A JPH08181679A (ja) | 1994-12-26 | 1994-12-26 | 疑似乱数雑音発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181679A true JPH08181679A (ja) | 1996-07-12 |
Family
ID=18150037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323001A Pending JPH08181679A (ja) | 1994-12-26 | 1994-12-26 | 疑似乱数雑音発生装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0720327A2 (ja) |
| JP (1) | JPH08181679A (ja) |
| KR (1) | KR0175416B1 (ja) |
| AU (1) | AU699160B2 (ja) |
| CA (1) | CA2165595A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10164015A (ja) * | 1996-11-29 | 1998-06-19 | Nec Corp | スペクトラム拡散用符号発生装置 |
| US6275558B1 (en) | 1997-05-06 | 2001-08-14 | Nec Corporation | Circuit and method for arbitrarily shifting M-sequence |
| KR20030049803A (ko) * | 2001-12-17 | 2003-06-25 | (주) 윌텍정보통신 | 부가성 백색잡음 발생 장치 |
| JP2003524324A (ja) * | 2000-01-10 | 2003-08-12 | クゥアルコム・インコーポレイテッド | 無線通信チャネルを試験するための方法及び装置 |
| US7403617B2 (en) | 1998-01-08 | 2008-07-22 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
| US8300832B2 (en) | 1998-01-08 | 2012-10-30 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810477B1 (fr) * | 2000-06-14 | 2002-07-26 | Commissariat Energie Atomique | Generateur de jeux repetitifs de sequences d'etalement |
| GB2379140B (en) * | 2001-08-22 | 2004-11-10 | Ubinetics Ltd | Code generation |
| AU2003244990A1 (en) * | 2002-07-08 | 2004-01-23 | Koninklijke Philips Electronics N.V. | Information carrier provided with a transitional region between the clambing area and the information area |
| US7190791B2 (en) * | 2002-11-20 | 2007-03-13 | Stephen Laurence Boren | Method of encryption using multi-key process to create a variable-length key |
| KR100853391B1 (ko) * | 2007-10-19 | 2008-08-21 | 주식회사 솔탑 | Ｃｃｓｄｓ ｐｎ 고속처리 방법 |
| DE102018107479A1 (de) * | 2017-09-14 | 2019-03-14 | Huf Hülsbeck & Fürst Gmbh & Co. Kg | Anordnung für eine Auswertung bei einer kapazitiven Sensorvorrichtung bei einem Fahrzeug |
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Family Cites Families (3)
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| JPS648717A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Pseudo noise series code generating circuit |
| EP0301383B1 (en) * | 1987-07-31 | 1994-03-16 | Advantest Corporation | Pseudo random pattern generating device |
| US4876659A (en) * | 1988-05-02 | 1989-10-24 | The Johns Hopkins University | Pseudo-Random code generator for use with a global positioning system |
-
1994
- 1994-12-26 JP JP6323001A patent/JPH08181679A/ja active Pending
-
1995
- 1995-12-19 CA CA002165595A patent/CA2165595A1/en not_active Abandoned
- 1995-12-21 AU AU40639/95A patent/AU699160B2/en not_active Ceased
- 1995-12-23 KR KR1019950055611A patent/KR0175416B1/ko not_active Expired - Fee Related
- 1995-12-27 EP EP95120612A patent/EP0720327A2/en not_active Withdrawn
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| AU699160B2 (en) | 1998-11-26 |
| AU4063995A (en) | 1996-07-18 |
| EP0720327A2 (en) | 1996-07-03 |
| CA2165595A1 (en) | 1996-06-27 |
| KR960027615A (ko) | 1996-07-22 |
| KR0175416B1 (ko) | 1999-04-01 |
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