JPH08181683A - 符号変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 バイフェーズ信号からＮＲＺ信号に復号する
際において、復号用クロックをデータ抽出クロックを２
分周して得る場合に、分周出力の位相が不確定となり、
よって復号ＮＲＺ信号の位相曖昧度が生ずるが、これを
防止する。 【構成】 データａからの抽出クロックｇを分周器７で
１／２した一対の正逆相クロックｈ，ｉの一つと、抽出
クロックｇとにより、バイフェーズデータａの１シンボ
ルの前半と後半のレベルの所定期間における一致回数ｅ
をカウンタ８で計数する。同様に，相隣る２シンボルの
後半と前半のレベルの同一期間における一致回数ｆをカ
ウンタ９で計数する。これ等カウンタ８，９の計数値
ｌ，ｍの大小を比較器１０で比較し、その大小に応じて
セレクタ１１を制御し、分周器７の一対の正逆相クロッ
クｈ，ｉの一方を、ＮＲＺ用リタイミングに用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は符号変換回路に関し、特
に送信側でＮＲＺ信号をバイフェーズ符号化して伝送
し、受信側でこのバイフェーズ化された受信信号をＮＲ
Ｚ信号に再変換するための符号変換回路に関するもので
ある。

【０００２】

【従来の技術】従来のこの種の符号変換回路を使用した
信号伝送システムのブロック図を図３に示し、図３の各
ブロックの具体例を図４（ａ）〜（ｄ）に示し、図５を
動作を示す各部信号波形を示している。

【０００３】尚、図６にＮＲＺ対バイフェーズ符号の対
応例を示しており、Ｔｉはデータ速度（周期）を、Ｔｓ
は伝送速度（周期）を夫々示している。この図６に示す
ように、ＮＲＺ符号はクロックの周期Ｔｉの長さの
“１”または“０”レベルの１ビット情報を有するもの
であり、これに対してバイフェーズ符号は周期Ｔｉの周
期を有するが半分の周期Ｔｓの長さの“１”または
“０”レベルの１ビット情報を有するものである。

【０００４】図３〜図５を使用しつつ動作の詳細を説明
する。先ず、１ビットの信号周期がＴの送信データＡ
は、差動符号化回路１３のＥＸＯＲ（排他的論理和）ゲ
ート１９及びＦ／Ｆ（フリツプフロップ）２０により、
周期ＴのクロックＢにより１ビット前の差動符号化デー
タとのＥＸＯＲがとられ、差動符号化データＣに変換さ
れる。

【０００５】この差動符号化データＣは、バイフェーズ
符号化回路１４のＥＸＯＲゲート２１にてクロックＤと
のＥＸＯＲがとられ、バイフェーズ符号化データＥに変
換される。このバイフェーズ符号化データＥは変調回路
１５において変調信号に変換されて伝送路Ｎを介して復
調回路１６へ供給される。

【０００６】尚、バイフェーズ符号化回路１４には２逓
倍回路２６が設けられており、周期ＴのクロックＤを２
逓倍して周期Ｔ／２のクロックＦを生成し、このクロッ
クＦが変調回路１５へ入力されている。

【０００７】復調回路１６は伝送路Ｎからの変調信号か
らデータＨ及びクロックＩを復調し、バイフェーズ復号
化回路１７へ導出する。このバイフェーズ復号化回路１
７では、分周器２３により周期Ｔ／２の入力クロックＩ
を２分周して周期ＴのクロックＫを生成し、このクロッ
クＫにより入力データＨをＦ／Ｆ２２にてリタイミング
することにより、バイフェーズ復号化データであるＮＲ
Ｚ信号が生成される。

【０００８】この場合、バイフェーズ復号化回路１７に
おいては、入力クロックＩを分周器２３で２分周すると
きに１８０度の位相曖昧度が生ずるために、クロックＫ
は正相または逆相のいずれかとなり定まらない。そのた
めに、データＨのリタイミング位置もクロックＫの位相
により定まらず、バイフェーズ信号の前半ビットか後半
ビットのいずれかとなり、従って、復号化データＪにも
１８０度の位相曖昧度が発生し、送信データＡに対して
正相または逆相のいずれかとなる。

【０００９】次にこのバイフェーズ復号化データＪは差
動復号化回路１８に入力される。差動復号化回路１８で
は、Ｆ／Ｆ２４とＥＸＯＲゲート２５とにより、復号化
データＪと１ビット以前の復号化データとの排他的論理
和をとり差動復号化データＬを出力する。この操作によ
りバイフェーズ復号データＪが送信側の差動復号化デー
タＣの位相に対して正相又は逆相いずれの位相で入力さ
れても、差動復号化データＬはクロックＭの立ち上がり
エッジに対し、送信データＡと同位相のデータとなる。

【００１０】他の従来例として、特開昭６１−１４１２
３３号公報に開示の技術がある。この技術では、入力デ
ータ中に予めユニークなパターンを有するユニークワー
ドを挿入しておき、受信側でこのユニークワードを検出
する方法が採用されている。

【００１１】すなわち、受信側で周期Ｔ／２のクロック
を分周器で２分周して得られる一対の正逆相クロックで
入力データを夫々リタイミングし、このリタイミング後
のデータにユニークワードが検出された方のクロックを
ＮＲＺ復号用クロックとして用いるというものである。

【００１２】

【発明が解決しようとする課題】図３，４に示した従来
の回路では、クロックを分周する際における分周クロッ
クの位相曖昧度を除去するために、差動符号、復号回路
１３，１８が必要であり、差動復号化回路１８ではデー
タを１ビット前のデータとＥＸＯＲをとることにより復
号化しているので、復号化されたデータに１ビットのビ
ットエラーが存在すると、復号後のデータとその１ビッ
ト後のデータにビットエラーが生じ、誤り率が２倍に増
加するという欠点がある。

【００１３】また、特開昭６１−１４１２３３号公報の
技術では、データ中のユニークワードを用いる方式のた
めに、ユニークワードのないデータの場合には適用でき
ず汎用性に欠けると共に、最初のユニークワードで検出
が失敗すれば、次のユニークワードまで待つ必要があ
る。

【００１４】特に、ユニークワードはデータのフレーム
の先頭（フレームヘッダ）に挿入されて同期検出のため
に用いられることが多く、そのためにユニークワードは
データのフレーム周期と一致している。よって、このユ
ニークワードを検出する方式では、前述した如く、最初
のユニークワードで検出が失敗すれば、１フレーム周期
後となり、動作速度が遅くなるという欠点がある。

【００１５】本発明の目的は、ビット誤り率を２倍とす
る差動復号化回路を用いる必要のない符号変換回路を提
供することである。

【００１６】本発明の他の目的は、ユニークワードを用
いることなく高速かつ汎用性のある符号変換回路を提供
することである。

【００１７】

【課題を解決するための手段】本発明によれば、バイフ
ェーズ符号化された入力データから抽出されこの入力デ
ータのビット周期の半分の繰り返し周期を有するタイミ
ング信号を２分周して互いに逆相の一対のクロックパル
スを生成する分周手段と、この一対のクロックパルスの
一方のタイミングにより前記入力データをリタイミング
してＮＲＺ符号に変換して導出するリタイミング手段と
を含む符号変換回路であって、前記タイミング信号と前
記一対のクロックパルスの一方との各タイミングを使用
して、前記入力データのバイフェーズ符号の１シンボル
の前半と後半のレベルの所定期間における一致回数を検
出する第１の一致検出手段と、前記タイミング信号と前
記一対のクロックパルスの一方との各タイミングを使用
して、前記入力データのバイフェーズ符号の互いに相隣
り合う２シンボルの後半と前半のレベルの所定期間にお
ける一致回数を検出する第２の一致検出手段と、前記第
１及び第２の一致検出手段の両検出結果を比較してこの
比較結果に応じて前記一対のクロックパルスを択一的に
導出して前記リタイミング手段のリタイミング用クロッ
クパルスとする選択手段と、を含むことを特徴とする符
号変換回路画得られる。

【００１８】

【作用】バイフェーズ符号化された入力データの１シン
ボルの前半と後半のレベルの所定期間における一致回数
と、互いに隣り合う２シンボルの後半と前半のレベルの
当該所定期間における一致回数とは、ＮＲＺ符号へ復号
するためのリタイミング用クロックを生成する分周回路
の出力クロックの位相により大小が定まる。

【００１９】本発明ではこの事実を利用してこれ等一致
回数を検出比較し、この比較結果により分周回路の出力
クロックの位相決定を行い、分周クロックの位相曖昧度
を解決するものである。

【００２０】

【実施例】以下に図面を用いて本発明の実施例について
詳述する。

【００２１】図１は本発明の実施例のブロック図であ
り、図２は図１のブロックの動作を示す各部信号波形図
である。

【００２２】図１を参照すると、本発明の符号変換回路
はバイフェーズ符号化された１ビットの周期がＴの入力
データａを、繰り返し周期がＴ／２の入力クロックｇで
１ビット遅延させるＦ／Ｆ１と、入力データａとＦ／Ｆ
１出力の極性（レベル）が一致しているか否かを判定す
るＥＸＯＲゲート３と、このＥＸＯＲゲート３の出力を
入力クロックｇでＴ／２遅延させるＦ／Ｆ４と、入力ク
ロックを１／２分周し周期Ｔの正転及び反転のクロック
ｈ、ｉをそれぞれ出力する分周器７と、クロックｈによ
りＥＸＯＲゲート３の出力ｃ及びＦ／Ｆ４の出力ｄをそ
れぞれ周期ＴでリタイミングするＦ／Ｆ５，６と、Ｆ／
Ｆ５，６出力の正極性のパルス数を、クロックｈで予め
定められたクロック数を周期としてそれぞれカウントす
るカウンタ８，９と、カウンタ８，９の出力の大小を比
較する比較器１０と、比較器１０の出力によりクロック
ｈ，ｉのいずれかを出力クロックとして選択するセレク
タ１１と、セレクタ１１により選択されたクロックによ
り入力データをリタイミングするＦ／Ｆ１２から構成さ
れる。

【００２３】次に図１及び図２を参照して本実施例の動
作について説明する。入力データａと、入力データａを
Ｆ／Ｆ１で入力クロックｇにより１ビット遅延させた信
号ｂはＥＸＯＲゲート３に入力される。ＥＸＯＲゲート
３は隣り合うビットが同符号の時０を出力し、異符号の
時１を出力する。ＥＸＯＲゲート３の出力ｃは分岐し
て、一方はＦ／Ｆ４にもう一方はＦ／Ｆ５に入力力され
る。Ｆ／Ｆ４はクロックｇにより出力ｃをＴ／２遅延さ
せた信号ｄを出力する。

【００２４】Ｆ／Ｆ５及び６は分周器７でクロックｇを
１／２に分周したクロックｈにより信号ｃとｄをリタイ
ミングし、信号ｅとｆを出力する。

【００２５】ここで分周器７のクロック出力ｈ，ｉは１
８０度の位相関係があるが、分周器の位相曖昧度によっ
て、どちらの位相がクロックｈまたはクロックｉに現れ
るかは不定である。図２に示す実施例の位相関係の場
合、Ｆ／Ｆ５の出力信号ｅには図２中バイフェーズ符号
の１シンボル内の前半・後半ビットの組み合わせである
ＴX0ＴX1（X は自然数）を排他的論理和した結果が現
れ、Ｆ／Ｆ６の出力信号ｆには異なるシンボルの後半・
前半ビットである。

【００２６】ＴX1Ｔ(X+1)0を排他的論理和した結果が現
れる。もしクロックｈ，ｉの位相が反転している場合は
信号ｅ，ｆの結果は入れ替わる。

【００２７】次にカウンタ８，９はクロックｈにより、
予め定められた計測時間、同時に信号ｅ，ｆの１の数を
カウントする。計測時間はｎ×Ｔ（ｎは自然数）で表さ
れる。カウンタ８，９の出力ｌ、ｍはＮビット（Ｎは自
然数）の２進数でｎ×Ｔ間隔で比較器１０に入力され
る。ここで、ｎは１０前後とすることができるが、大き
い程信頼性があるが、大とすると検出に時間がかかるの
で、これ等を見て所望にｎの値が決定される。

【００２８】比較器１０はセレクタ１１の出力をカウン
ト値がｌ≧ｍの時ｊ＝ｉ、カウント値がｌ＜ｍの時ｊ＝
ｈとなる様信号ｐを制御する。

【００２９】この制御についてもう少し詳しく説明する
と、バイフェーズ符号の同一シンボル内の隣り合う２ビ
ットの組み合わせＴX0ＴX1は常に“１０”又は“０１”
の異符号になり排他的論理和の出力は常に１となるが、
異なるシンボルの隣り合う２ビットの組み合わせＴX1Ｔ
(X+1)0の場合排他的論理和の出力は“１”又は“０”の
どちらも取り得るので、この二つの状態についてある定
められた時間排他的論理和の出力を積算すると積算値に
は大きな差が発生する。

【００３０】この結果はすなわちカウンタ８，９の出力
ｌ，ｍであり、ｌ又はｍの値を比較することで、どちら
側でＴX0ＴX1の組み合わせの排他的論理和をカウントし
たかを判断し、この結果により分周クロックの位相を選
択する。図２においてはＴly（ｙは０または１）からカ
ウントを開始したと仮定するとＴ7yでのカウント値はｌ
＝７，ｍ＝２となっている。

【００３１】本実施例の場合はｌ側にＴX0ＴX1の組み合
わせが来ているため、ｌ≧ｍとなりセレクタ１１出力は
ｊ＝ｉとなる。

【００３２】以上の操作で位相選択されたクロックｊに
より、入力データａをＦ／Ｆ２でリタイミングする事に
より、バイフェーズ符号の前半ビットのみが抜き出され
送信側と同位相のＮＲＺ信号がＦ／Ｆ１２より出力デー
タｋとして出力される。

【００３３】また、バイフェーズ符号の後半ビットのみ
を抜き出したい場合には、比較器１０の論理を反転し、
ｌ≧ｍの時ｊ＝ｈ、ｌ＜ｍの時ｊ＝ｉとすればよい。

【００３４】また本符号変換回路は先ほども述べたよう
にｎ×Ｔごとにクロックの位相制御をしているため、信
号の切断が起きた場合でも２ｎ×Ｔ以内でクロックの位
相が確定する。

【００３５】

【発明の効果】以上説明したように本発明によれば、バ
イフェーズ符号の同一符号内の隣り合う前半・後半ビッ
トは必ず“０１”又は“１０”の異符号の組み合わせと
なり、１シンボル異なる符号の後半・前半ビットは“０
０”，“０１”，“１０”，“１１”の全ての組み合わ
せを取り得る性質を利用し、上記２つの状態について、
前後２ビットの排他的論理和の結果を入力クロック１／
２分周クロックである定めた時間積算し、この積算結果
を比較することで１／２分周クロックの位相選択をする
構成となっているため、バイフェーズ符号の前半ビット
または後半ビットのどちらか必要なビットのみを抜き出
すことが可能となり、復号データの位相曖昧度が生ずる
ことなく常に一定の位相でＮＲＺ信号に復号できるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１のブロックの動作を示す各部信号のタイミ
ングチャートである。

【図３】従来のバイフェーズ符号を用いた伝送システム
のブロック図である。

【図４】（ａ）〜（ｄ）は図３の各部回路の具体例を示
す図である。

【図５】図３，４のブロックの動作を示す各部信号のタ
イミングチャートである。

【図６】ＮＲＺ対バイフェーズの符号対応表を示す図で
ある。

【符号の説明】

１，４，５，６，１２ Ｆ／Ｆ（フリツプフロップ） ３ ＥＸＯＲ（排他的論理和）ゲート ７ 分周器 ８，９ カウンタ １０ 比較器 １１ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 バイフェーズ符号化された入力データか
   ら抽出されこの入力データのビット周期の半分の繰り返
   し周期を有するタイミング信号を２分周して互いに逆相
   の一対のクロックパルスを生成する分周手段と、この一
   対のクロックパルスの一方のタイミングにより前記入力
   データをリタイミングしてＮＲＺ符号に変換して導出す
   るリタイミング手段とを含む符号変換回路であって、 前記タイミング信号と前記一対のクロックパルスの一方
   との各タイミングを使用して、前記入力データのバイフ
   ェーズ符号の１シンボルの前半と後半のレベルの所定期
   間における一致回数を検出する第１の一致検出手段と、 前記タイミング信号と前記一対のクロックパルスの一方
   との各タイミングを使用して、前記入力データのバイフ
   ェーズ符号の互いに相隣り合う２シンボルの後半と前半
   のレベルの所定期間における一致回数を検出する第２の
   一致検出手段と、 前記第１及び第２の一致検出手段の
   両検出結果を比較してこの比較結果に応じて前記一対の
   クロックパルスを択一的に導出して前記リタイミング手
   段のリタイミング用クロックパルスとする選択手段と、 を含むことを特徴とする符号変換回路。
2. 【請求項２】 前記第１及び第２の一致検出手段は、前
   記入力データを前記タイミング信号の１周期分遅延せし
   める第１のフリツプフロップと、前記入力データと前記
   第１のフリツプフロップの出力とのレベルの一致を検出
   する排他的論理和手段と、この排他的論理和手段の出力
   を前記タイミング信号の１周期分遅延せしめる第２のフ
   リツプフロップと、前記排他的論理和手段の出力及び前
   記第２のフリツプフロップの出力を夫々前記一対のクロ
   ックパルスの一方のタイミングによりリタイミングする
   第３及び第４のフリツプフロップと、前記第３及び第４
   のフリツプフロップの各一方のレベルを前記所定期間夫
   々計数する第１及び第２の計数手段とを含み、前記第１
   及び第２の計数手段の各計数出力を前記第１及び第２の
   一致検出手段の一致回数出力とすることを特徴とする請
   求項１記載の符号変換回路。
3. 【請求項３】 前記リタイミング手段は前記選択手段の
   選択クロックパルスにより前記入力データをリタイミン
   グするフリツプフロップを有することを特徴とする請求
   項１または２記載の符号変換回路。