JPH07120952B2 - Ｃｍｉ復号化回路 - Google Patents
Ｃｍｉ復号化回路Info
- Publication number
- JPH07120952B2 JPH07120952B2 JP63225418A JP22541888A JPH07120952B2 JP H07120952 B2 JPH07120952 B2 JP H07120952B2 JP 63225418 A JP63225418 A JP 63225418A JP 22541888 A JP22541888 A JP 22541888A JP H07120952 B2 JPH07120952 B2 JP H07120952B2
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- Japan
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- cmi
- code
- clock
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMI符号をNRZ符号に復号するCMI復号化回路に
関する。
関する。
一般に、CMI符号はタイミング情報の抽出法として、受
信CMI符号系列よりタイミング波を得る自己タイミング
方式の符号として知られている。従来、この種のCMI復
号化回路は、CMI符号速度2fCの符号の立ち上り，又は立
ち下り情報よりタイミング抽出を行い、NRZ符号のデー
タ速度をfCとしたときに、CMI符号に同期した速度fCの
クロックと、その反転クロックの２系列のクロックにて
CMI符号を２系列に分けて復号する方式が用いられてい
る。
信CMI符号系列よりタイミング波を得る自己タイミング
方式の符号として知られている。従来、この種のCMI復
号化回路は、CMI符号速度2fCの符号の立ち上り，又は立
ち下り情報よりタイミング抽出を行い、NRZ符号のデー
タ速度をfCとしたときに、CMI符号に同期した速度fCの
クロックと、その反転クロックの２系列のクロックにて
CMI符号を２系列に分けて復号する方式が用いられてい
る。
上述した従来のCMI復号回路では、受信CMI符号を識別再
生する場合に、CMI符号速度の1/2の２つの位相のクロッ
クにて２系列に識別再生する必要があり、受信識別再生
回路,CMI複号化回路の分離が難しく、CMI符号専用の受
信識別再生回路を必要とする問題がある。
生する場合に、CMI符号速度の1/2の２つの位相のクロッ
クにて２系列に識別再生する必要があり、受信識別再生
回路,CMI複号化回路の分離が難しく、CMI符号専用の受
信識別再生回路を必要とする問題がある。
本発明は単一のクロックで複号化を可能とし、回路の簡
略化を実現するCMI復号化回路を提供することを目的と
する。
略化を実現するCMI復号化回路を提供することを目的と
する。
本発明のCMI復号化回路は、CMI符号則がNRZ符号の“0"
を“10"と交換する場合は“01"を、またこれを“01"と
交換する場合は“10"をCMI符号から検出する手段と、CM
I符号速度のクロック信号を1/2分周する手段と、この分
周されたクロックとその反転クロックを出力させる手段
と、前記検出手段で検出された“01"又は“10"の信号に
基づいてそれぞれパルスを出力する手段と、これらの出
力されたパルス数を計数し、かつ計数されたパルス数の
比較を行ってCMI符号の復号位相を判定し、判定された
位相により分周クロックの位相を選択する手段とを備
え、この選択された位相の分周クロックで同期をとって
CMI符号を復号とする構成としている。
を“10"と交換する場合は“01"を、またこれを“01"と
交換する場合は“10"をCMI符号から検出する手段と、CM
I符号速度のクロック信号を1/2分周する手段と、この分
周されたクロックとその反転クロックを出力させる手段
と、前記検出手段で検出された“01"又は“10"の信号に
基づいてそれぞれパルスを出力する手段と、これらの出
力されたパルス数を計数し、かつ計数されたパルス数の
比較を行ってCMI符号の復号位相を判定し、判定された
位相により分周クロックの位相を選択する手段とを備
え、この選択された位相の分周クロックで同期をとって
CMI符号を復号とする構成としている。
上述した構成では、選択された分周クロックによりCMI
符号を復号化でき、CMI符号速度と同じ速度である単一
クロックでの復号を可能とする。
符号を復号化でき、CMI符号速度と同じ速度である単一
クロックでの復号を可能とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。なお、
この実施例では簡略化のため、CMI符号則はNRZ符号の
“0"が“01"に変換される例を示している。
この実施例では簡略化のため、CMI符号則はNRZ符号の
“0"が“01"に変換される例を示している。
CMI符号入力端１に入力されたCMI符号は、2fCクロック
入力端２に入力される2fCクロックによりフリップフロ
ップ3,4に夫々読み込まれる。そして、先のデータを読
み込んだフリップフロップ４のＱ出力（読み込んだデー
タと同極性のデータ）と後のデータを読み込んだフリッ
プフロップ３の出力（読み込んだデータの反転出力）
を夫々アンド回路7,8に夫々入力する。
入力端２に入力される2fCクロックによりフリップフロ
ップ3,4に夫々読み込まれる。そして、先のデータを読
み込んだフリップフロップ４のＱ出力（読み込んだデー
タと同極性のデータ）と後のデータを読み込んだフリッ
プフロップ３の出力（読み込んだデータの反転出力）
を夫々アンド回路7,8に夫々入力する。
また、各フリップフロップ3,4のＱ出力は排他的論理和
回路９に入力され、更にこの排他的論理和回路９の出力
はフリップフロップ12に読み込まれる。このフリップフ
ロップ12には後述するセレクタ10の出力をクロックとし
て動作し、NRZ符号をNRZ出力端13に出力する。
回路９に入力され、更にこの排他的論理和回路９の出力
はフリップフロップ12に読み込まれる。このフリップフ
ロップ12には後述するセレクタ10の出力をクロックとし
て動作し、NRZ符号をNRZ出力端13に出力する。
一方、これらアンド回路7,8には、2fCクロックを反転回
路５で反転したクロックを夫々入力し、グリッジ等を取
り除くためのRZパルスとしている。更に、2fCクロック
を1/2分周回路６で分周し、一方の正極性のクロックを
アンド回路７に、その反転クロックをアンド回路８に入
力する。なお、これら正極性，反転の各fCクロックは夫
々後述するセレクタ10にも入力する。
路５で反転したクロックを夫々入力し、グリッジ等を取
り除くためのRZパルスとしている。更に、2fCクロック
を1/2分周回路６で分周し、一方の正極性のクロックを
アンド回路７に、その反転クロックをアンド回路８に入
力する。なお、これら正極性，反転の各fCクロックは夫
々後述するセレクタ10にも入力する。
更に、アンド回路7,8の出力はパルス数検出回路11に入
力され、ここでパルスが多く出力される側が判定され
る。この判定結果の出力はセレクタ10に入力され、この
セレクタ10に入力されている1/2分周されたfCのクロッ
クを選択してフリップフロップ12及びクロック出力端14
に出力させる。
力され、ここでパルスが多く出力される側が判定され
る。この判定結果の出力はセレクタ10に入力され、この
セレクタ10に入力されている1/2分周されたfCのクロッ
クを選択してフリップフロップ12及びクロック出力端14
に出力させる。
以上の構成によれば、第２図に各部における信号ａ〜ｇ
を示すように、入力されるCMI符号ａは2fCクロックｂで
フリップフロップ3,4に読み込まれ、フリップフロップ
３の出力とフリップフロップ４のＱ出力が夫々アンド
回路7,8に出力される。そして、このアンド回路7,8では
正極性fCクロックｅと反転fCクロックｆのタイミングで
フリップフロップ3,4からの出力を通過させ、“10"を検
出したときにパルスを出力する。ｃはアンド回路８から
出力されるパルスである。このパルスはパルス数検出回
路11で検出され、パルスが多く出力される側を判定す
る。そして、この判定出力によりセレクタ10ではパルス
数の多い側の位相のfCクロックを選択し、この選択した
fCクロックによってフリップフロップ12を動作させる。
これにより、排他的論理和回路９の出力ｄはNRZ符号ｇ
として出力されることになる。
を示すように、入力されるCMI符号ａは2fCクロックｂで
フリップフロップ3,4に読み込まれ、フリップフロップ
３の出力とフリップフロップ４のＱ出力が夫々アンド
回路7,8に出力される。そして、このアンド回路7,8では
正極性fCクロックｅと反転fCクロックｆのタイミングで
フリップフロップ3,4からの出力を通過させ、“10"を検
出したときにパルスを出力する。ｃはアンド回路８から
出力されるパルスである。このパルスはパルス数検出回
路11で検出され、パルスが多く出力される側を判定す
る。そして、この判定出力によりセレクタ10ではパルス
数の多い側の位相のfCクロックを選択し、この選択した
fCクロックによってフリップフロップ12を動作させる。
これにより、排他的論理和回路９の出力ｄはNRZ符号ｇ
として出力されることになる。
したがって、この回路では2fCクロックだけでCMI復号を
実現でき、受信識別再生回路等は不要となる。
実現でき、受信識別再生回路等は不要となる。
なお、NRZ符号の“0"を“10"に変換する場合には、パル
ス数検出回路11では“01"を検出した側の位相をセレク
タ10で選択するように構成する。
ス数検出回路11では“01"を検出した側の位相をセレク
タ10で選択するように構成する。
また、パルス数検出回路11はCMI符号のバイオレーショ
ンを考慮して競合型カウンタ，又はアナログの積分回路
等でパルスが多く出力される側を検出する回路にて実施
できる。
ンを考慮して競合型カウンタ，又はアナログの積分回路
等でパルスが多く出力される側を検出する回路にて実施
できる。
以上説明したように本発明は、CMI符号を検出した上
で、分周クロックの位相を選択し、この選択された分周
クロックによりCMI符号を復号化しているので、CMI符号
速度と同じ速度の単一クロックにて復号することが可能
となり、特殊な受信符号識別再生回路を必要とせず、回
路の簡略化を図ることができる効果がある。また、本発
明は、“01″と“10"を検出して得られたパルス数を計
数した上でこれを比較することによりCMI符号の復号位
相を判定しているので、CMI符号則違反による副信号が
多重されていても、CMI符号誤りが発生しても選択手段
におけるパルス計数判定用のビット数を増やすことによ
りCMIの位相同期が可能となり、かつ誤り検出も可能に
なるという効果も得られる。
で、分周クロックの位相を選択し、この選択された分周
クロックによりCMI符号を復号化しているので、CMI符号
速度と同じ速度の単一クロックにて復号することが可能
となり、特殊な受信符号識別再生回路を必要とせず、回
路の簡略化を図ることができる効果がある。また、本発
明は、“01″と“10"を検出して得られたパルス数を計
数した上でこれを比較することによりCMI符号の復号位
相を判定しているので、CMI符号則違反による副信号が
多重されていても、CMI符号誤りが発生しても選択手段
におけるパルス計数判定用のビット数を増やすことによ
りCMIの位相同期が可能となり、かつ誤り検出も可能に
なるという効果も得られる。
第１図は本発明の一実施例のブロック図、第２図は第１
図のａ〜ｇの各信号の波形図である。 １……CMI符号入力端、２……2fCクロック入力端、3,4
……フリップフロップ、５……反転回路、６……1/2分
周回路、7,8……アンド回路、９……排他的論理和回
路、10……セレクタ、11……パルス数検出回路、12……
フリップフロップ、13……NRZ出力端、13……fCクロッ
ク出力端。
図のａ〜ｇの各信号の波形図である。 １……CMI符号入力端、２……2fCクロック入力端、3,4
……フリップフロップ、５……反転回路、６……1/2分
周回路、7,8……アンド回路、９……排他的論理和回
路、10……セレクタ、11……パルス数検出回路、12……
フリップフロップ、13……NRZ出力端、13……fCクロッ
ク出力端。
Claims (1)
- 【請求項１】CMI符号則がNRZ符号の“0"を“10"と変換
する場合は“01"を、またこれを“01"と変換する場合は
“10"をCMI符号から検出する手段と、CMI符号速度のク
ロック信号を1/2分周する手段と、この分周されたクロ
ックとその反転クロックを出力させる手段と、前記検出
手段で検出された“01"又は“10"の信号に基づいてそれ
ぞれパルスを出力する手段と、これらの出力されたパル
ス数を計数し、かつ計数されたパルス数の比較を行って
CMI符号の復号位相を判定し、判定された位相により分
周クロックの位相を選択する手段とを備え、この選択さ
れた位相の分周クロックで同期をとってCMI符号を復号
するように構成したことを特徴とするCMI復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225418A JPH07120952B2 (ja) | 1988-09-08 | 1988-09-08 | Ｃｍｉ復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225418A JPH07120952B2 (ja) | 1988-09-08 | 1988-09-08 | Ｃｍｉ復号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273724A JPH0273724A (ja) | 1990-03-13 |
| JPH07120952B2 true JPH07120952B2 (ja) | 1995-12-20 |
Family
ID=16829061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225418A Expired - Lifetime JPH07120952B2 (ja) | 1988-09-08 | 1988-09-08 | Ｃｍｉ復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120952B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817323B2 (ja) * | 1992-10-22 | 1996-02-21 | 日本電気株式会社 | 位相比較回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558646A (en) * | 1978-10-27 | 1980-05-01 | Hitachi Ltd | Conversion system of phase division code to nrz code |
| JPS59144248A (ja) * | 1983-02-08 | 1984-08-18 | Nec Corp | Ｃｍｉ符号復号化回路 |
-
1988
- 1988-09-08 JP JP63225418A patent/JPH07120952B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0273724A (ja) | 1990-03-13 |
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