JPH0818565A - データ処理装置 - Google Patents
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- JPH0818565A JPH0818565A JP6145100A JP14510094A JPH0818565A JP H0818565 A JPH0818565 A JP H0818565A JP 6145100 A JP6145100 A JP 6145100A JP 14510094 A JP14510094 A JP 14510094A JP H0818565 A JPH0818565 A JP H0818565A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】
【目的】複数パケットで構成される一連のデータを１マ
シンサイクルでセレクタを通過させることによりネット
ワークのスループットを向上させる。 【構成】プロセッサ間あるいはプロセッサとメモリ間の
完全結合網において、２つのバッファ６，７は、それぞ
れ複数のパケットで構成される一連のデータをパケット
単位に入力して保持し、同時に読みだすことが可能であ
る。２つのセレクタ１０，１１は、バッファ６，７の出
力を同時に通過させることが可能であり、また、一連の
データを構成する複数のパケットの全てがバッファ６，
７に保持されていない時は、他の入力ポートに保持され
ている一連のデータを構成する複数のパケットの一部と
を合わせて通過させる。
シンサイクルでセレクタを通過させることによりネット
ワークのスループットを向上させる。 【構成】プロセッサ間あるいはプロセッサとメモリ間の
完全結合網において、２つのバッファ６，７は、それぞ
れ複数のパケットで構成される一連のデータをパケット
単位に入力して保持し、同時に読みだすことが可能であ
る。２つのセレクタ１０，１１は、バッファ６，７の出
力を同時に通過させることが可能であり、また、一連の
データを構成する複数のパケットの全てがバッファ６，
７に保持されていない時は、他の入力ポートに保持され
ている一連のデータを構成する複数のパケットの一部と
を合わせて通過させる。
Description
【０００１】
【産業上の利用分野】本発明は並列コンピュータシステ
ムにおける、プロセッサとメモリ間のインターコネクシ
ョンネットワークの高速処理方式に関する。
ムにおける、プロセッサとメモリ間のインターコネクシ
ョンネットワークの高速処理方式に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの高並列
化、プロセッサの飛躍的な処理能力の向上に伴い、プロ
セッサとメモリをつなぐインターコネクションネットワ
ークにも、高い性能が求められるようになってきた。
化、プロセッサの飛躍的な処理能力の向上に伴い、プロ
セッサとメモリをつなぐインターコネクションネットワ
ークにも、高い性能が求められるようになってきた。
【０００３】従来、この種のネットワークの方式とし
て、入力ポート側にポートごとにバッファをもち、各出
力ポートごとに入力ポートに対して優先権を与えるため
の競合調停回路が存在し、その競合調停回路で優先権が
与えられた入力ポートのバッファからデータを取り出
し、出力ポートへデータを送る構成が知られている。
て、入力ポート側にポートごとにバッファをもち、各出
力ポートごとに入力ポートに対して優先権を与えるため
の競合調停回路が存在し、その競合調停回路で優先権が
与えられた入力ポートのバッファからデータを取り出
し、出力ポートへデータを送る構成が知られている。
【０００４】図１５は、その一例を示すブロック図であ
り、本例では入力ポートが２つ、出力ポートが２つの構
成となっており、各入力ポート４４，４５からの制御信
号を一時的に保持する制御バッファ４８，４９と各入力
ポート４４，４５からの入力データを一時的に保持する
ためのデータバッファ５０，５１と、どの入力ポートに
優先権を与えるかを決めるリクエスト競合調停回路（ア
ービタ）５２，５３と、データバッファ５０の出力かデ
ータバッファ５１の出力かを選択するセレクタ５４，５
５とからなる。
り、本例では入力ポートが２つ、出力ポートが２つの構
成となっており、各入力ポート４４，４５からの制御信
号を一時的に保持する制御バッファ４８，４９と各入力
ポート４４，４５からの入力データを一時的に保持する
ためのデータバッファ５０，５１と、どの入力ポートに
優先権を与えるかを決めるリクエスト競合調停回路（ア
ービタ）５２，５３と、データバッファ５０の出力かデ
ータバッファ５１の出力かを選択するセレクタ５４，５
５とからなる。
【０００５】例えば、データが２パケットで構成されて
いるとすると、アービタ５２で優先権があたえられた入
力ポート４４のデータバッファ５０からデータを取り出
し、セレクタ５４を通過させるのに２マシンサイクル必
要になる。これはセレクタが５５マシンサイクルでデー
タの１パケット分しか通過させることができないためで
ある。
いるとすると、アービタ５２で優先権があたえられた入
力ポート４４のデータバッファ５０からデータを取り出
し、セレクタ５４を通過させるのに２マシンサイクル必
要になる。これはセレクタが５５マシンサイクルでデー
タの１パケット分しか通過させることができないためで
ある。
【０００６】
【発明が解決しようとする課題】上述した従来のインタ
ーコネクションネットワークでは、複数パケットで構成
されている一連のデータを、１パケットづつクロスバを
通過させるためにパケット数分だけ時間がかかり、前の
リクエストにより、現在、目的とする出力ポートへ行け
なくなる時間（ブロッキングの時間）が長いという欠点
がある。
ーコネクションネットワークでは、複数パケットで構成
されている一連のデータを、１パケットづつクロスバを
通過させるためにパケット数分だけ時間がかかり、前の
リクエストにより、現在、目的とする出力ポートへ行け
なくなる時間（ブロッキングの時間）が長いという欠点
がある。
【０００７】
【課題を解決するための手段】本発明のインターコネク
ションネットワークは、並列コンピュータシステムのプ
ロセッサとメモリ間で入力ポート及び出力ポートを介し
て、複数のパケットで構成された一連のデータをパケッ
ト単位に時分割し、連続して転送するインターコネクシ
ョンネットワークにおいて、前記一連のデータをパケッ
ト単位に入力して保持し、１マシンサイクルで全て読み
だすことが可能な前記入力ポートごとのバッファと、前
記バッファの出力を同時に通過させることが可能であ
り、前記一連のデータを構成するパケット群の全てが前
記バッファに保持されていない時は、前記バッファに保
持されているパケットだけで前記セレクタを通過させ、
残りのパケットについては前記バッファに到着次第、そ
のパケットだけを通過させることが可能な前記バッファ
と同数のセレクタと、前記セレクタを通過した一連のデ
ータを構成するパケット群を一時的に保持し、一連のデ
ータを構成するパケット群を前記出力ポートに連続して
出力するための他のバッファとを設けたことを特徴とす
る。
ションネットワークは、並列コンピュータシステムのプ
ロセッサとメモリ間で入力ポート及び出力ポートを介し
て、複数のパケットで構成された一連のデータをパケッ
ト単位に時分割し、連続して転送するインターコネクシ
ョンネットワークにおいて、前記一連のデータをパケッ
ト単位に入力して保持し、１マシンサイクルで全て読み
だすことが可能な前記入力ポートごとのバッファと、前
記バッファの出力を同時に通過させることが可能であ
り、前記一連のデータを構成するパケット群の全てが前
記バッファに保持されていない時は、前記バッファに保
持されているパケットだけで前記セレクタを通過させ、
残りのパケットについては前記バッファに到着次第、そ
のパケットだけを通過させることが可能な前記バッファ
と同数のセレクタと、前記セレクタを通過した一連のデ
ータを構成するパケット群を一時的に保持し、一連のデ
ータを構成するパケット群を前記出力ポートに連続して
出力するための他のバッファとを設けたことを特徴とす
る。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図２は本発明の対象となるコンピュータシス
テム構成の一例を表した図であり、２つのプロセッサ０
００，１００とこの２つのプロセッサ０００，１００が
共有する２つのメモリ２００，３００をネットワークを
通じて接続した並列コンピュータシステムを示す。
説明する。図２は本発明の対象となるコンピュータシス
テム構成の一例を表した図であり、２つのプロセッサ０
００，１００とこの２つのプロセッサ０００，１００が
共有する２つのメモリ２００，３００をネットワークを
通じて接続した並列コンピュータシステムを示す。
【０００９】図１は図２に示したインターコネクション
ネットワークの詳細図であり、プロセッサ０００に対応
する入力ポート００１，プロセッサ１００に対応する入
力ポート１０１，共有メモリ２００に対応する出力ポー
ト２０１，共有メモリ３００に対応する出力ポート３０
１を有する。また、一連のデータは第１パケットと第２
パケットの２つのパケットで構成されていて、それぞれ
の入力ポートに１マシンサイクルで１パケットが入力さ
れ、データの有効信号と行き先指定はデータの第１パケ
ットに同期して入力される。
ネットワークの詳細図であり、プロセッサ０００に対応
する入力ポート００１，プロセッサ１００に対応する入
力ポート１０１，共有メモリ２００に対応する出力ポー
ト２０１，共有メモリ３００に対応する出力ポート３０
１を有する。また、一連のデータは第１パケットと第２
パケットの２つのパケットで構成されていて、それぞれ
の入力ポートに１マシンサイクルで１パケットが入力さ
れ、データの有効信号と行き先指定はデータの第１パケ
ットに同期して入力される。
【００１０】図１において、レジスタ０，１は入力ポー
ト００１，１０１からのデータの第１パケットに同期し
て入力される有効信号（Ｖ）と行き先を示す信号（ここ
では共有メモリの２００と３００の別を示し、“０”で
共有メモリ２００“１”で共有メモリ３００へアクセス
することを意味する。以後この信号をＲＡ（ルーティン
グアドレス）と呼ぶ）を受け取り、レジスタ２，３は入
力ポート００１，１０１からのリクエストデータを受け
取る。
ト００１，１０１からのデータの第１パケットに同期し
て入力される有効信号（Ｖ）と行き先を示す信号（ここ
では共有メモリの２００と３００の別を示し、“０”で
共有メモリ２００“１”で共有メモリ３００へアクセス
することを意味する。以後この信号をＲＡ（ルーティン
グアドレス）と呼ぶ）を受け取り、レジスタ２，３は入
力ポート００１，１０１からのリクエストデータを受け
取る。
【００１１】つまり、レジスタ０に”１０”がセットさ
れているタイミングでは、レジスタ２には共有メモリ２
００へアクセスするリクエストデータの第１パケットが
存在し、その次のタイミングではレジスタ２には共有メ
モリ２００へアクセスするリクエストデータの第２パケ
ットが存在することになる。また、レジスタ１に”１
１”がセットされているタイミングでは、レジスタ３に
は共有メモリ３００ヘアクセスするリクエストデータの
第１パケットが存在し、その次のタイミングではレジス
タ３に共有メモリ３００へアクセスするリクエストの第
２パケットが存在する。
れているタイミングでは、レジスタ２には共有メモリ２
００へアクセスするリクエストデータの第１パケットが
存在し、その次のタイミングではレジスタ２には共有メ
モリ２００へアクセスするリクエストデータの第２パケ
ットが存在することになる。また、レジスタ１に”１
１”がセットされているタイミングでは、レジスタ３に
は共有メモリ３００ヘアクセスするリクエストデータの
第１パケットが存在し、その次のタイミングではレジス
タ３に共有メモリ３００へアクセスするリクエストの第
２パケットが存在する。
【００１２】次にバッファ４，５はアービタ８（出力ポ
ート２０１のリクエスト競合調停回路）あるいはアービ
タ９（出力ポート３０１のリクエスト競合調停回路）で
優先権が与えられなかったときにレジスタ０，１の内容
を一時的に保持するためのバッファである。同じよう
に、バッファ６，７もアービタ８あるいはアービタ９で
優先権が与えられなかったときにリクエストデータを一
時的に保持するためのバッファで、このバッファ６，７
はリクエストデータの第１パケットと第２パケットを同
時に書き込み、さらに任意のタイミングで同時に読み出
すことが可能なバッファである。
ート２０１のリクエスト競合調停回路）あるいはアービ
タ９（出力ポート３０１のリクエスト競合調停回路）で
優先権が与えられなかったときにレジスタ０，１の内容
を一時的に保持するためのバッファである。同じよう
に、バッファ６，７もアービタ８あるいはアービタ９で
優先権が与えられなかったときにリクエストデータを一
時的に保持するためのバッファで、このバッファ６，７
はリクエストデータの第１パケットと第２パケットを同
時に書き込み、さらに任意のタイミングで同時に読み出
すことが可能なバッファである。
【００１３】アービタ８は図３に詳細を示すように、リ
クエスト有効信号生成回路３０とリクエスト競合調停回
路３１と２つのフリップフロップ３２，３３から構成さ
れている。
クエスト有効信号生成回路３０とリクエスト競合調停回
路３１と２つのフリップフロップ３２，３３から構成さ
れている。
【００１４】リクエスト有効信号生成回路３０は図４に
その真理値表を示すとおり、入力ポート００１からのリ
クエストに基づくレジスタ０の出力０−０，バッファ４
の出力４−０及び入力ポート１０１からのリクエストに
基づくレジスタ１の出力１−０，バッファ５の出力が、
出力ポート２０１に向かう（ＲＡ＝０）有効な（Ｖ＝
１）リクエストの場合だけ、リクエスト競合調停回路３
１に送出している。
その真理値表を示すとおり、入力ポート００１からのリ
クエストに基づくレジスタ０の出力０−０，バッファ４
の出力４−０及び入力ポート１０１からのリクエストに
基づくレジスタ１の出力１−０，バッファ５の出力が、
出力ポート２０１に向かう（ＲＡ＝０）有効な（Ｖ＝
１）リクエストの場合だけ、リクエスト競合調停回路３
１に送出している。
【００１５】リクエスト競合調停回路３１は図５にその
真理値表を示すとおり、入力ポート００１と入力ポート
１０１が競合した場合は、必ず入力ポート００１を優先
し、同一入力ポート内では先に入力ポートに到着したリ
クエスト、例えば、レジスタ０に存在するリクエストと
バッファ４に格納されているリクエストではバッファ４
に格納されているリクエストを優先する。また、フリッ
プフロップ３２は入力ポート００１対応のレジスタ０か
らのリクエストが優先されとときに”１”が点灯する。
真理値表を示すとおり、入力ポート００１と入力ポート
１０１が競合した場合は、必ず入力ポート００１を優先
し、同一入力ポート内では先に入力ポートに到着したリ
クエスト、例えば、レジスタ０に存在するリクエストと
バッファ４に格納されているリクエストではバッファ４
に格納されているリクエストを優先する。また、フリッ
プフロップ３２は入力ポート００１対応のレジスタ０か
らのリクエストが優先されとときに”１”が点灯する。
【００１６】この時、同時にレジスタ０をホールドし、
第１パケット目を保持しておく。この構成により、入力
ポート００１のリクエストデータの第１パケットだけが
セレクタ１０を通過した場合、次のタイミングでレジス
タ２に存在する第２パケットを通過させる際に、レジス
タ０に第１パケット目の情報が残っているので再度入力
ポート００１を選択することができる。同様にフリップ
フロップ３３も入力ポート１０１対応のレジスタ１から
のリクエストが優先されたときに”１”が点灯する。こ
の時、同時にレジスタ１をホールドし、第１パケット目
を保持しておく。点灯した次のタイミングでレジスタ３
に存在する第２パケットを通過させる際に、レジスタ１
に第１パケット目の情報が残っているので再度入力ポー
ト１０１を選択することができる。
第１パケット目を保持しておく。この構成により、入力
ポート００１のリクエストデータの第１パケットだけが
セレクタ１０を通過した場合、次のタイミングでレジス
タ２に存在する第２パケットを通過させる際に、レジス
タ０に第１パケット目の情報が残っているので再度入力
ポート００１を選択することができる。同様にフリップ
フロップ３３も入力ポート１０１対応のレジスタ１から
のリクエストが優先されたときに”１”が点灯する。こ
の時、同時にレジスタ１をホールドし、第１パケット目
を保持しておく。点灯した次のタイミングでレジスタ３
に存在する第２パケットを通過させる際に、レジスタ１
に第１パケット目の情報が残っているので再度入力ポー
ト１０１を選択することができる。
【００１７】アービタ９は図６に詳細を示すように、リ
クエスト有効信号生成回路４０とリクエスト競合調停回
路４１と２つのフリップフロップ４２，４３から構成さ
れている。
クエスト有効信号生成回路４０とリクエスト競合調停回
路４１と２つのフリップフロップ４２，４３から構成さ
れている。
【００１８】リクエスト有効信号生成回路４０は図７に
その真理値表を示すとおり、入力ポート００１からのリ
クエストに基づくレジスタ０の出力０−０，バッファ４
の出力及び入力ポート１０１からのリクエストに基づく
レジスタ１の出力１−０，バッファ５の出力５−０が、
出力ポート３０１に向かう（ＲＡ＝１）有効な（Ｖ＝
１）リクエストの場合だけ、リクエスト競合調停回路４
１に送出している。
その真理値表を示すとおり、入力ポート００１からのリ
クエストに基づくレジスタ０の出力０−０，バッファ４
の出力及び入力ポート１０１からのリクエストに基づく
レジスタ１の出力１−０，バッファ５の出力５−０が、
出力ポート３０１に向かう（ＲＡ＝１）有効な（Ｖ＝
１）リクエストの場合だけ、リクエスト競合調停回路４
１に送出している。
【００１９】リクエスト競合調停回路４１は図８にその
真理値表を示すとおり、アービタ８の制御方式と同じで
ある。また、フリップフロップ４２は入力ポート００１
対応のレジスタ０からのリクエストが優先されたとき
に”１”が点灯する。この時、同時にレジスタ０をホー
ルドし、第１パケット目を保持しておく。この構成によ
り、入力ポート００１のリクエストデータの第１パケッ
トだけがセレクタ１１を通過した場合、次のタイミング
でレジスタ２に存在する第２パケットを通過させる際
に、レジスタ０に第１パケット目の情報が残っているの
で再度入力ポート００１を選択することができる。同様
にフリップフロップ４３も入力ポート１のレジスタ１か
らのリクエストが優先されたときに”１”が点灯する。
この時、同時に入力ポート１０１対応のレジスタ１をホ
ールドし、第１パケット目を保持しておく。点灯した次
のタイミングでレジスタ３に存在する第２パケットを通
過される際に、レジスタ１に第１パケット目の情報が残
っているので再度入力ポート１０１を選択することがで
きる。
真理値表を示すとおり、アービタ８の制御方式と同じで
ある。また、フリップフロップ４２は入力ポート００１
対応のレジスタ０からのリクエストが優先されたとき
に”１”が点灯する。この時、同時にレジスタ０をホー
ルドし、第１パケット目を保持しておく。この構成によ
り、入力ポート００１のリクエストデータの第１パケッ
トだけがセレクタ１１を通過した場合、次のタイミング
でレジスタ２に存在する第２パケットを通過させる際
に、レジスタ０に第１パケット目の情報が残っているの
で再度入力ポート００１を選択することができる。同様
にフリップフロップ４３も入力ポート１のレジスタ１か
らのリクエストが優先されたときに”１”が点灯する。
この時、同時に入力ポート１０１対応のレジスタ１をホ
ールドし、第１パケット目を保持しておく。点灯した次
のタイミングでレジスタ３に存在する第２パケットを通
過される際に、レジスタ１に第１パケット目の情報が残
っているので再度入力ポート１０１を選択することがで
きる。
【００２０】セレクタ１０はアービア８の出力であるセ
レクト信号８−１により入力データ２−０，６−０，３
−０，７−０の中から１つを選択するためのセレクタ
で、選択論理は図９の選択論理表に示したとおりであ
る。また、セレクタ１１はアービタ９の出力であるセレ
クト信号９−１により入力データ２−０，６−０，３−
０，７−０の中から１つを選択するためのセレクタで、
図１０のセレクタ１１の選択論理表に示したとおりであ
る。
レクト信号８−１により入力データ２−０，６−０，３
−０，７−０の中から１つを選択するためのセレクタ
で、選択論理は図９の選択論理表に示したとおりであ
る。また、セレクタ１１はアービタ９の出力であるセレ
クト信号９−１により入力データ２−０，６−０，３−
０，７−０の中から１つを選択するためのセレクタで、
図１０のセレクタ１１の選択論理表に示したとおりであ
る。
【００２１】セレクタ１２はアービタ８の出力であるセ
レクト信号８−２により、１０−０か１０−１を選択
し、リクエストデータの第２パケットとしてバッファ１
６へ送出する。これは、セレクタ１０でレジスタ２かレ
ジスタ３を選択したときに、１０−０は１マシンサイク
ル目は第１パケットであるが、２マシンサイクル目は第
２パケットであるため、２マシンサイクル目にセレクタ
１２で１０−０（第２パケット）を選択するためのセレ
クタである。この選択論理は図１１のセレクタ１２の選
択論理表に示したとおりである。
レクト信号８−２により、１０−０か１０−１を選択
し、リクエストデータの第２パケットとしてバッファ１
６へ送出する。これは、セレクタ１０でレジスタ２かレ
ジスタ３を選択したときに、１０−０は１マシンサイク
ル目は第１パケットであるが、２マシンサイクル目は第
２パケットであるため、２マシンサイクル目にセレクタ
１２で１０−０（第２パケット）を選択するためのセレ
クタである。この選択論理は図１１のセレクタ１２の選
択論理表に示したとおりである。
【００２２】同様に、セレクタ１３はアービタ９の出力
であるセレクト信号９−２により、１１−０か１１−１
を選択し、リクエストデータの第２パケットとしてバッ
ファ１７へ送出する。これは、セレクタ１１でレジスタ
２かレジスタ３を選択したときに、１１−０は１マシン
サイクル目は第１パケットであるが、２マシンサイクル
目は第２パケットであるため、２マシンサイクル目にセ
レクタ１２で１１−０（第２パケット）を選択するため
のセレクタである。選択論理は図５のセレクタ１３の選
択論理表に示したとおりである。
であるセレクト信号９−２により、１１−０か１１−１
を選択し、リクエストデータの第２パケットとしてバッ
ファ１７へ送出する。これは、セレクタ１１でレジスタ
２かレジスタ３を選択したときに、１１−０は１マシン
サイクル目は第１パケットであるが、２マシンサイクル
目は第２パケットであるため、２マシンサイクル目にセ
レクタ１２で１１−０（第２パケット）を選択するため
のセレクタである。選択論理は図５のセレクタ１３の選
択論理表に示したとおりである。
【００２３】バッファ１４、１５はそれぞれアービタ
８、９の出力であるリクエスト有効信号Ｖとメモリから
プロセッサへリプライデータを返すためのリプライルー
ティングアドレス（ＲＲＡ）である８−０，９−０をデ
ータの第１パケットと同期して出力ポートへ出力するた
めのバッファである。例えば、入力ポート００１からメ
モリへアクセスするリクエストの場合、Ｖ＝１，ＲＲＡ
＝０となり、また、入力ポート１０１からメモリへアク
セスする場合はＶ＝１，ＲＲＡ＝１となる。これらの情
報はメモリで持ち回ってリプライデータの第１パケット
と同期してプロセッサへ返す時にルーティングアドレス
として用いられる。
８、９の出力であるリクエスト有効信号Ｖとメモリから
プロセッサへリプライデータを返すためのリプライルー
ティングアドレス（ＲＲＡ）である８−０，９−０をデ
ータの第１パケットと同期して出力ポートへ出力するた
めのバッファである。例えば、入力ポート００１からメ
モリへアクセスするリクエストの場合、Ｖ＝１，ＲＲＡ
＝０となり、また、入力ポート１０１からメモリへアク
セスする場合はＶ＝１，ＲＲＡ＝１となる。これらの情
報はメモリで持ち回ってリプライデータの第１パケット
と同期してプロセッサへ返す時にルーティングアドレス
として用いられる。
【００２４】バッファ１６，１７はそれぞれ出力ポート
２０１，３０１へ出力するリクエストデータを一時的に
格納しておくためのバッファで、バッファ６，７と同様
にリクエストデータの第１パケットと第２パケットを同
期に書き込むことが可能で、つ、第１パケットだけを書
き込んだ次のタイミングで第１パケットと同じワードに
第１パケットのデータを破壊せずに第２パケットを書き
込むことが可能な構成になっている。
２０１，３０１へ出力するリクエストデータを一時的に
格納しておくためのバッファで、バッファ６，７と同様
にリクエストデータの第１パケットと第２パケットを同
期に書き込むことが可能で、つ、第１パケットだけを書
き込んだ次のタイミングで第１パケットと同じワードに
第１パケットのデータを破壊せずに第２パケットを書き
込むことが可能な構成になっている。
【００２５】セレクタ２２，２３はそれぞれ出力ポート
２０１，３０１へ出力するデータを第１パケットと第２
パケットから選択するセレクタで選択論理は、図１３の
セレクタ２２の選択論理表、図１４のセレクタ２３の選
択論理表に示したとおりである。フリップフロップ１
８，１９はそれぞれセレクタ２２，２３において、リク
エストデータの第１パケットである１６−０，１７−０
を選択した次のタイミングでリクエストデータの第２パ
ケットである１６−１，１７−１を選択するための制御
フラグである。バッファ１４，１５の出力と制御フラグ
１８，１９の反転出力とをアンドゲート２０，２１で論
理積をとりセレクタ２２，２３を制御する。つまり、制
御フラグ１８，１９が”０”でバッファ１４，１５の出
力が”１”のときアンドゲート２０，２１の出力は”
１”になり、リクエストデータの第１パケットである１
６−０，１７−０が選択されると同時に制御フラグ１
８，１９に”１”がセットされる。次のタイミングでは
制御フラグ１８，１９の反転出力が”０”なので、バッ
ファ１４，１５の出力値にかかわらずにアンドゲート２
０，２１の出力は”０”になり、セレクタ２２，２３で
第２パケットである１６−１，１７−１が選択され、そ
れぞれ出力ポート２０１，３０１へ出力される。
２０１，３０１へ出力するデータを第１パケットと第２
パケットから選択するセレクタで選択論理は、図１３の
セレクタ２２の選択論理表、図１４のセレクタ２３の選
択論理表に示したとおりである。フリップフロップ１
８，１９はそれぞれセレクタ２２，２３において、リク
エストデータの第１パケットである１６−０，１７−０
を選択した次のタイミングでリクエストデータの第２パ
ケットである１６−１，１７−１を選択するための制御
フラグである。バッファ１４，１５の出力と制御フラグ
１８，１９の反転出力とをアンドゲート２０，２１で論
理積をとりセレクタ２２，２３を制御する。つまり、制
御フラグ１８，１９が”０”でバッファ１４，１５の出
力が”１”のときアンドゲート２０，２１の出力は”
１”になり、リクエストデータの第１パケットである１
６−０，１７−０が選択されると同時に制御フラグ１
８，１９に”１”がセットされる。次のタイミングでは
制御フラグ１８，１９の反転出力が”０”なので、バッ
ファ１４，１５の出力値にかかわらずにアンドゲート２
０，２１の出力は”０”になり、セレクタ２２，２３で
第２パケットである１６−１，１７−１が選択され、そ
れぞれ出力ポート２０１，３０１へ出力される。
【００２６】以上に説明した実施例は、プロセッサ００
０，１００から共有メモリ２００，３００に向うデータ
についてのネットワーク構成に関するものであるが、共
有メモリ２００，３００からプロセッサ０００，１００
へのリプライデータのネットワーク構成は図１となんら
変わりはなく、入力ポート００１，１０１が共有メモリ
２００，３００に、出力ポート２０１，３０１がプロセ
ッサ０００，１００に制御するだけでよく、その他、制
御方式等も上述の説明内容と同じである。
０，１００から共有メモリ２００，３００に向うデータ
についてのネットワーク構成に関するものであるが、共
有メモリ２００，３００からプロセッサ０００，１００
へのリプライデータのネットワーク構成は図１となんら
変わりはなく、入力ポート００１，１０１が共有メモリ
２００，３００に、出力ポート２０１，３０１がプロセ
ッサ０００，１００に制御するだけでよく、その他、制
御方式等も上述の説明内容と同じである。
【００２７】
【発明の効果】一連のデータを複数のパケットに分割し
て転送するインターコネクションネットワークにおい
て、従来は一連のデータがクロスバを通過するのに一連
のデータを構成するパケット数分のマシンサイクルが必
要だったが、本発明によれば、１マシンサイクルで一連
のデータを構成する全パケットを通過させることができ
るため、前のリクエストにより現在の目的とする出力ポ
ートへ行けなくなる時間（ブロッキングの時間）が少な
くなるので、ネットワークの処理速度が向上する。つま
り、優先権を与えられた入力ポートの一連のデータを構
成する全てのパケットがそろっていれば、１マシンサイ
クルでクロスバを通過させてしまうため従来の方式と比
べてパケット数分の１の処理速度になり、ブロッキング
時間もパケット数分の１になるためネットワークの処理
速度も向上する。
て転送するインターコネクションネットワークにおい
て、従来は一連のデータがクロスバを通過するのに一連
のデータを構成するパケット数分のマシンサイクルが必
要だったが、本発明によれば、１マシンサイクルで一連
のデータを構成する全パケットを通過させることができ
るため、前のリクエストにより現在の目的とする出力ポ
ートへ行けなくなる時間（ブロッキングの時間）が少な
くなるので、ネットワークの処理速度が向上する。つま
り、優先権を与えられた入力ポートの一連のデータを構
成する全てのパケットがそろっていれば、１マシンサイ
クルでクロスバを通過させてしまうため従来の方式と比
べてパケット数分の１の処理速度になり、ブロッキング
時間もパケット数分の１になるためネットワークの処理
速度も向上する。
【００２８】また、一連のデータを構成する複数のパケ
ットの少なくとも１パケットが入力ポート側の保持手段
に存在する際に、残りのパケットを待つことなく現在入
力ポートの保持手段に存在するパケットだけでクロスバ
を通過させ、残りのパケットについては入力ポートに到
着次第順次クロスバを通過させることにより、データの
先頭パケットがネットワークに入力されてからデータの
最終パケットが出力されるまでの時間を最小限にするこ
とができる。
ットの少なくとも１パケットが入力ポート側の保持手段
に存在する際に、残りのパケットを待つことなく現在入
力ポートの保持手段に存在するパケットだけでクロスバ
を通過させ、残りのパケットについては入力ポートに到
着次第順次クロスバを通過させることにより、データの
先頭パケットがネットワークに入力されてからデータの
最終パケットが出力されるまでの時間を最小限にするこ
とができる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の対象となるコンピュータシステム構成
図の一例を示す図である。
図の一例を示す図である。
【図３】図１の実施例におけるアービタ８の詳細図であ
る。
る。
【図４】図３のアービス８内のリクエスト有効信号生成
回路３０の真理値表を示す図である。
回路３０の真理値表を示す図である。
【図５】図３のアービタ８内のリクエスト競合調停回路
３１の真理値表を示す図である。
３１の真理値表を示す図である。
【図６】図１の実施例におけるアービタ９の詳細図であ
る。
る。
【図７】図６のアービス９内のリクエスト有効信号生成
回路４０の真理値表を示す図である。
回路４０の真理値表を示す図である。
【図８】図６のアービタ９内のリクエスト競合調停回路
４１の真理値表を示す図である。
４１の真理値表を示す図である。
【図９】図１の実施例におけるセレクタ１０の選択論理
表を示す図である。
表を示す図である。
【図１０】図１の実施例におけるセレクタ１１の選択論
理表を示す図である。
理表を示す図である。
【図１１】図１の実施例におけるセレクタ１２の選択論
理表を示す図である。
理表を示す図である。
【図１２】図１の実施例におけるセレクタ１３の選択論
理表を示す図である。
理表を示す図である。
【図１３】図１の実施例におけるセレクタ２２の選択論
理表を示す図である。
理表を示す図である。
【図１４】図１の実施例におけるセレクタ２３の選択論
理表を示す図である。
理表を示す図である。
【図１５】従来例を示すブロック図である。
０，１，２，３ レジスタ ４，５，６，７，１４，１５，１６，１７ バッファ ８，９ アービタ １０，１１，１２，１３，２２，２３ セレクタ １８，１９ フリップフロップ ２０，２１ アンドゲート ３０ リクエスト有効信号生成回路 ３１ リクエスト競合調停回路 ３２，３３ フリップフロップ ４０ リクエスト有効信号生成回路 ４１ リクエスト競合調停回路 ４２，４３ フリップフロップ ４４，４５ 入力ポート ４６，４７ 出力ポート ４８，４９ 制御バッファ ５０，５１ データバッファ ５２，５３ アービタ ５４，５５ セレクタ ０００，１００ プロセッサ ２００，３００ 共有メモリ ００１，１０１ 入力ポート ２０１，３０１ 出力ポート。
Claims (3)
- 【請求項１】 並列コンピュータシステムのプロセッサ
とメモリ間で入力ポート及び出力ポートを介して、複数
のパケットで構成された一連のデータをパケット単位に
時分割し、連続して転送するインターコネクションネッ
トワークにおいて、 前記一連のデータをパケット単位に入力して保持し、１
マシンサイクルで全て読みだすことが可能な前記入力ポ
ートごとのバッファと、 前記バッファの出力を同時に通過させることが可能であ
り、前記一連のデータを構成するパケット群の全てが前
記バッファに保持されていない時は、前記バッファに保
持されているパケットだけで前記セレクタを通過させ、
残りのパケットについては前記バッファに到着次第、そ
のパケットだけを通過させることが可能な前記バッファ
と同数のセレクタと、 前記セレクタを通過した一連のデータを構成するパケッ
ト群を一時的に保持し、一連のデータを構成するパケッ
ト群を前記出力ポートに連続して出力するための他のバ
ッファとを設けたことを特徴とするインターコネクショ
ンネットワーク。 - 【請求項２】 前記入力ポートは前記プロセッサ対応、
前記出力ポートは前記メモリ対応に設けたこと特徴とす
る請求項１記載のインターコネクションネットワーク。 - 【請求項３】 前記入力ポートは前記メモリ対応、前記
出力ポートは前記プロセッサ対応に設けたことを特徴と
する請求項１記載のインターコネクションネットワー
ク。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145100A JP2644185B2 (ja) | 1994-06-27 | 1994-06-27 | データ処理装置 |
| EP95109743A EP0690390B1 (en) | 1994-06-27 | 1995-06-22 | Network for transferring consecutive packets between processor and memory with a reduced blocking time |
| DE69519825T DE69519825T2 (de) | 1994-06-27 | 1995-06-22 | Netzwerk zur Übertragung von aufeinanderfolgenden Paketen zwischen Prozessor und Speicher mit einer verkürzten Blockierzeit |
| CA002152637A CA2152637C (en) | 1994-06-27 | 1995-06-26 | Network for transferring consecutive packets between processor and memory with a reduced blocking time |
| BR9502279A BR9502279A (pt) | 1994-06-27 | 1995-06-27 | Rede de interconexao para uso entre uma unidade de processador uma unidade de memória |
| US08/975,682 US5857078A (en) | 1994-06-27 | 1997-11-21 | Network for transferring consecutive packets between processor and memory with a reduced blocking time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145100A JP2644185B2 (ja) | 1994-06-27 | 1994-06-27 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818565A true JPH0818565A (ja) | 1996-01-19 |
| JP2644185B2 JP2644185B2 (ja) | 1997-08-25 |
Family
ID=15377378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6145100A Expired - Fee Related JP2644185B2 (ja) | 1994-06-27 | 1994-06-27 | データ処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5857078A (ja) |
| EP (1) | EP0690390B1 (ja) |
| JP (1) | JP2644185B2 (ja) |
| BR (1) | BR9502279A (ja) |
| CA (1) | CA2152637C (ja) |
| DE (1) | DE69519825T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012155440A (ja) * | 2011-01-25 | 2012-08-16 | Nec Corp | 相互結合網制御システム、相互結合網制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295563B2 (en) * | 2001-10-01 | 2007-11-13 | Advanced Micro Devices, Inc. | Method and apparatus for routing packets that have ordering requirements |
| US7274692B1 (en) | 2001-10-01 | 2007-09-25 | Advanced Micro Devices, Inc. | Method and apparatus for routing packets that have multiple destinations |
| US7221678B1 (en) * | 2001-10-01 | 2007-05-22 | Advanced Micro Devices, Inc. | Method and apparatus for routing packets |
| US7353317B2 (en) * | 2004-12-28 | 2008-04-01 | Intel Corporation | Method and apparatus for implementing heterogeneous interconnects |
| US9137173B2 (en) * | 2012-06-19 | 2015-09-15 | Advanced Micro Devices, Inc. | Devices and methods for interconnecting server nodes |
| US11275632B2 (en) | 2018-09-14 | 2022-03-15 | Advanced Micro Devices, Inc. | Broadcast command and response |
| CN113010173A (zh) | 2019-12-19 | 2021-06-22 | 超威半导体(上海)有限公司 | 并行处理中矩阵数据广播的方法 |
| CN113094099A (zh) | 2019-12-23 | 2021-07-09 | 超威半导体(上海)有限公司 | 矩阵数据广播架构 |
| US11403221B2 (en) | 2020-09-24 | 2022-08-02 | Advanced Micro Devices, Inc. | Memory access response merging in a memory hierarchy |
Family Cites Families (14)
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|---|---|---|---|---|
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| US4560985B1 (en) * | 1982-05-07 | 1994-04-12 | Digital Equipment Corp | Dual-count, round-robin ditributed arbitration technique for serial buses |
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| JPH01221042A (ja) * | 1988-02-29 | 1989-09-04 | Toshiba Corp | パケット交換機の輻輳制御方法 |
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| US5339313A (en) * | 1991-06-28 | 1994-08-16 | Digital Equipment Corporation | Method and apparatus for traffic congestion control in a communication network bridge device |
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| MX9308193A (es) * | 1993-01-29 | 1995-01-31 | Ericsson Telefon Ab L M | Conmutador atm de acceso controlado. |
-
1994
- 1994-06-27 JP JP6145100A patent/JP2644185B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-22 DE DE69519825T patent/DE69519825T2/de not_active Expired - Fee Related
- 1995-06-22 EP EP95109743A patent/EP0690390B1/en not_active Expired - Lifetime
- 1995-06-26 CA CA002152637A patent/CA2152637C/en not_active Expired - Fee Related
- 1995-06-27 BR BR9502279A patent/BR9502279A/pt not_active IP Right Cessation
-
1997
- 1997-11-21 US US08/975,682 patent/US5857078A/en not_active Expired - Fee Related
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| JP2012155440A (ja) * | 2011-01-25 | 2012-08-16 | Nec Corp | 相互結合網制御システム、相互結合網制御方法 |
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| DE69519825D1 (de) | 2001-02-15 |
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| DE69519825T2 (de) | 2001-08-02 |
| CA2152637C (en) | 1999-08-17 |
| BR9502279A (pt) | 1996-02-27 |
| CA2152637A1 (en) | 1995-12-28 |
| EP0690390B1 (en) | 2001-01-10 |
| US5857078A (en) | 1999-01-05 |
| EP0690390A3 (ja) | 1996-01-17 |
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