JPH08186234A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH08186234A JPH08186234A JP7000304A JP30495A JPH08186234A JP H08186234 A JPH08186234 A JP H08186234A JP 7000304 A JP7000304 A JP 7000304A JP 30495 A JP30495 A JP 30495A JP H08186234 A JPH08186234 A JP H08186234A
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- 239000010410 layer Substances 0.000 claims abstract description 32
- 230000005669 field effect Effects 0.000 claims abstract description 28
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- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 従来技術と比較して工程を複雑にすることな
しに、メモリセル面積を低減する。 【構成】 基板上に電界効果トランジスタとフィールド
酸化膜３が形成されている。その上に層間絶縁膜をはさ
んで、ビット線４が二つの電界効果トランジスタの共通
の拡散層１−１に接続される形で形成されている。ビッ
ト線４上には、平坦化された層間絶縁膜をはさんで、下
部電極５、強誘電体膜６、上部電極７から成る強誘電体
容量が形成され、上部電極７は配線層８によって、共通
になっていない方の拡散層１−２に接続され、かつ共通
の拡散層１−１を持つ二つのトランジスタに接続された
それぞれの強誘電体容量が、共通の拡散層１−１に対し
て左右対称に配置されておらず、強誘電体容量と配線に
よる接続部以外の部分に、強誘電体容量と配線による接
続部が電気的に短絡しないための最小限の絶縁膜のみ存
在している。
しに、メモリセル面積を低減する。 【構成】 基板上に電界効果トランジスタとフィールド
酸化膜３が形成されている。その上に層間絶縁膜をはさ
んで、ビット線４が二つの電界効果トランジスタの共通
の拡散層１−１に接続される形で形成されている。ビッ
ト線４上には、平坦化された層間絶縁膜をはさんで、下
部電極５、強誘電体膜６、上部電極７から成る強誘電体
容量が形成され、上部電極７は配線層８によって、共通
になっていない方の拡散層１−２に接続され、かつ共通
の拡散層１−１を持つ二つのトランジスタに接続された
それぞれの強誘電体容量が、共通の拡散層１−１に対し
て左右対称に配置されておらず、強誘電体容量と配線に
よる接続部以外の部分に、強誘電体容量と配線による接
続部が電気的に短絡しないための最小限の絶縁膜のみ存
在している。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体メモリに関し、
特に強誘電体の残留分極を利用する不揮発性メモリに関
する。
特に強誘電体の残留分極を利用する不揮発性メモリに関
する。
【０００２】
【従来の技術】強誘電体メモリに用いられる強誘電体容
量は、図２に示すように、二つの電界効果トランジスタ
で共通に用いられているソース・ドレインに対して対称
になっており、また、電界効果トランジスタと強誘電体
容量とを接続するための配線層とビット線の層とが同じ
層で形成されているメモリセル構造になっている（Ｒ．
Ｗｏｍａｃｋ他 ＤＩＧＥＳＴ ｏｆ Ｔｅｃｈ．Ｐａ
ｐｅｒｓ ＩＳＳＣＣ１９８９）。
量は、図２に示すように、二つの電界効果トランジスタ
で共通に用いられているソース・ドレインに対して対称
になっており、また、電界効果トランジスタと強誘電体
容量とを接続するための配線層とビット線の層とが同じ
層で形成されているメモリセル構造になっている（Ｒ．
Ｗｏｍａｃｋ他 ＤＩＧＥＳＴ ｏｆ Ｔｅｃｈ．Ｐａ
ｐｅｒｓ ＩＳＳＣＣ１９８９）。
【０００３】
【発明が解決しようとする課題】メモリの集積度を高く
するためには、メモリセル面積を縮小する必要があるが
従来の構造を用いると、図２に示したように、フィール
ド酸化膜３上に強誘電体容量または強誘電体容量とメモ
リセルトランジスタとを接続する配線層のいずれも形成
されない領域が生じるために、例えばＤＲＡＭで用いら
れている図３のようなメモリセル構造と比較すると、セ
ル面積が２倍以上になってしまう。
するためには、メモリセル面積を縮小する必要があるが
従来の構造を用いると、図２に示したように、フィール
ド酸化膜３上に強誘電体容量または強誘電体容量とメモ
リセルトランジスタとを接続する配線層のいずれも形成
されない領域が生じるために、例えばＤＲＡＭで用いら
れている図３のようなメモリセル構造と比較すると、セ
ル面積が２倍以上になってしまう。
【０００４】一方、図３に示したような、容量と電界効
果トランジスタとを直接コンタクト電極で接続するＤＲ
ＡＭのメモリセル構造を用いると、以下に示す問題点が
生じる。すなわち、強誘電体容量では、下部電極として
耐酸化性に優れた材料が要求され、一般的にはＰｔが広
く用いられている。また、コンタクトプラグの材料とし
ては、ＤＲＡＭではシリコンが広く用いられているが、
強誘電体容量の電極とコンタクトプラグとが反応するの
を防ぐ必要があるため、バリア層を用いる必要があり、
そのバリア層としても耐酸化性あるいは、酸化されても
導電性であることが要求される。さらに、コンタクトプ
ラグが酸化されるのを防ぐ必要があるため、酸化のバリ
ア層が必要となり、これらのバリア層の材料選定は非常
に困難であるか、または選定できたとしても、電極が多
層膜構造になるため、強誘電体容量の作製工程が複雑に
なることは避けられない。
果トランジスタとを直接コンタクト電極で接続するＤＲ
ＡＭのメモリセル構造を用いると、以下に示す問題点が
生じる。すなわち、強誘電体容量では、下部電極として
耐酸化性に優れた材料が要求され、一般的にはＰｔが広
く用いられている。また、コンタクトプラグの材料とし
ては、ＤＲＡＭではシリコンが広く用いられているが、
強誘電体容量の電極とコンタクトプラグとが反応するの
を防ぐ必要があるため、バリア層を用いる必要があり、
そのバリア層としても耐酸化性あるいは、酸化されても
導電性であることが要求される。さらに、コンタクトプ
ラグが酸化されるのを防ぐ必要があるため、酸化のバリ
ア層が必要となり、これらのバリア層の材料選定は非常
に困難であるか、または選定できたとしても、電極が多
層膜構造になるため、強誘電体容量の作製工程が複雑に
なることは避けられない。
【０００５】本発明の目的は、従来から用いられてい
る、強誘電体容量の上部電極とメモリセルトランジスタ
とを他の配線層を用いて接続する方法を用いることによ
り、工程を複雑にすることなしにメモリセル面積を低減
することが可能な、強誘電体メモリ用のメモリセル構造
を提供することにある。
る、強誘電体容量の上部電極とメモリセルトランジスタ
とを他の配線層を用いて接続する方法を用いることによ
り、工程を複雑にすることなしにメモリセル面積を低減
することが可能な、強誘電体メモリ用のメモリセル構造
を提供することにある。
【０００６】
【課題を解決するための手段】本発明にかかるメモリセ
ル構造は、ソース・ドレインの一方が共通となっている
二つのトランジスタを一組とし、その共通となっている
ソース・ドレインと接続されたビット線電界効果トラン
ジスタを間に層間絶縁膜をはさんで電界効果トランジス
タ上に形成され、ビット線上に平坦化された層間絶縁膜
をはさんで、電界効果トランジスタのソース・ドレイン
のうち、ビット線が接続されていない方と上部電極とが
他の配線層によって接続された強誘電体容量が形成さ
れ、かつ一組になっている二つの電界効果トランジスタ
のそれぞれに接続された強誘電体容量が、ビット線と平
行方向の断面において、ビット線が接続されているソー
ス・ドレインに対して対称でない位置に形成されている
メモリセル構造を用いることにより、メモリセル面積を
低減することができる。
ル構造は、ソース・ドレインの一方が共通となっている
二つのトランジスタを一組とし、その共通となっている
ソース・ドレインと接続されたビット線電界効果トラン
ジスタを間に層間絶縁膜をはさんで電界効果トランジス
タ上に形成され、ビット線上に平坦化された層間絶縁膜
をはさんで、電界効果トランジスタのソース・ドレイン
のうち、ビット線が接続されていない方と上部電極とが
他の配線層によって接続された強誘電体容量が形成さ
れ、かつ一組になっている二つの電界効果トランジスタ
のそれぞれに接続された強誘電体容量が、ビット線と平
行方向の断面において、ビット線が接続されているソー
ス・ドレインに対して対称でない位置に形成されている
メモリセル構造を用いることにより、メモリセル面積を
低減することができる。
【０００７】ここで、強誘電体容量を平坦化した層間絶
縁膜上に形成しているが、層間絶縁膜の平坦化を行わな
いと、一組になっている電界効果トランジスタのそれぞ
れに接続された強誘電体容量が異なる形状の下地上に形
成されるために、電気特性に差異が生じ、特性ばらつき
の原因となってしまう。
縁膜上に形成しているが、層間絶縁膜の平坦化を行わな
いと、一組になっている電界効果トランジスタのそれぞ
れに接続された強誘電体容量が異なる形状の下地上に形
成されるために、電気特性に差異が生じ、特性ばらつき
の原因となってしまう。
【０００８】なお特開平２−９４５５３号公報には、本
発明と異なるタイプのセルではあるが隣接する容量が本
発明と同様にビット線に対して対称でない位置に形成さ
れている。このセル構造の断面を図４に示す。ソース・
ドレイン拡散層１１，１２、ゲート電極（ワード線）
２、ゲート絶縁膜を有する電界効果トランジスタがフィ
ールド酸化膜３で１つずつ素子分離されて基板１０上に
形成されており、ビット線４が拡散層１１と接続されて
いる。ビット線４と接続されていない方の拡散層１２に
強誘電体容量の下部電極５が接続され、その上に強誘電
体容量６と上部電極７が全体に形成されている。
発明と異なるタイプのセルではあるが隣接する容量が本
発明と同様にビット線に対して対称でない位置に形成さ
れている。このセル構造の断面を図４に示す。ソース・
ドレイン拡散層１１，１２、ゲート電極（ワード線）
２、ゲート絶縁膜を有する電界効果トランジスタがフィ
ールド酸化膜３で１つずつ素子分離されて基板１０上に
形成されており、ビット線４が拡散層１１と接続されて
いる。ビット線４と接続されていない方の拡散層１２に
強誘電体容量の下部電極５が接続され、その上に強誘電
体容量６と上部電極７が全体に形成されている。
【０００９】この例で、隣接する容量を見ると本発明と
同様にビット線に対して対称でない位置に形成されてい
るが、容量からトランジスタを見ると本発明と異なり全
く対称な形状である。しかし本発明では対称でないので
層間絶縁膜を平坦化しないと前述のように特性ばらつき
の原因になる。
同様にビット線に対して対称でない位置に形成されてい
るが、容量からトランジスタを見ると本発明と異なり全
く対称な形状である。しかし本発明では対称でないので
層間絶縁膜を平坦化しないと前述のように特性ばらつき
の原因になる。
【００１０】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
説明する。
【００１１】（実施例１）図１に示したように、Ｓｉ基
板上にソース・ドレイン拡散層１、ゲート電極２から成
る電界効果トランジスタと、フィールド酸化膜３が形成
されている。その上に層間絶縁膜をはさんで、ビット線
４が二つの電界効果トランジスタの共通の拡散層１−１
に接続される形で形成されている。ビット線４上には、
平坦化された層間絶縁膜をはさんで、下部電極５、強誘
電体膜６、上部電極７から成る強誘電体容量が形成さ
れ、上部電極７は配線層８によって、電界効果トランジ
スタの共通になっていない方の拡散層１−２に接続され
ている。
板上にソース・ドレイン拡散層１、ゲート電極２から成
る電界効果トランジスタと、フィールド酸化膜３が形成
されている。その上に層間絶縁膜をはさんで、ビット線
４が二つの電界効果トランジスタの共通の拡散層１−１
に接続される形で形成されている。ビット線４上には、
平坦化された層間絶縁膜をはさんで、下部電極５、強誘
電体膜６、上部電極７から成る強誘電体容量が形成さ
れ、上部電極７は配線層８によって、電界効果トランジ
スタの共通になっていない方の拡散層１−２に接続され
ている。
【００１２】本実施例では二つの電界効果トランジスタ
のそれぞれの強誘電体容量が、一つはフィールド絶縁膜
３上に位置し、他方は共通の拡散層１−１上に位置す
る。
のそれぞれの強誘電体容量が、一つはフィールド絶縁膜
３上に位置し、他方は共通の拡散層１−１上に位置す
る。
【００１３】図２に示した従来例では、拡散層１−１に
対して左右対称になるように強誘電体容量１５が形成さ
れているためにフィールド酸化膜３上に、強誘電体容量
１５または配線による接続部のいずれも形成されていな
い領域が広く存在するが、本実施例では、図１に示した
ように、拡散層１−１に対して強誘電体容量が左右対称
には配置されておらず、強誘電体容量と配線による接続
部以外の部分に、強誘電体容量と配線による接続部が電
気的に短絡しないための最小限の絶縁膜が存在している
だけなので、従来構造と比較してメモリセル面積を５０
％程度に縮小することができ、図３に示したＤＲＡＭの
メモリセル構造と比較しても２割増程度の面積におさえ
ることができる。
対して左右対称になるように強誘電体容量１５が形成さ
れているためにフィールド酸化膜３上に、強誘電体容量
１５または配線による接続部のいずれも形成されていな
い領域が広く存在するが、本実施例では、図１に示した
ように、拡散層１−１に対して強誘電体容量が左右対称
には配置されておらず、強誘電体容量と配線による接続
部以外の部分に、強誘電体容量と配線による接続部が電
気的に短絡しないための最小限の絶縁膜が存在している
だけなので、従来構造と比較してメモリセル面積を５０
％程度に縮小することができ、図３に示したＤＲＡＭの
メモリセル構造と比較しても２割増程度の面積におさえ
ることができる。
【００１４】
【発明の効果】以上説明したように、ソース・ドレイン
の一方が共通となっている二つのトランジスタを一組と
し、その共通となっているソース・ドレインと接続され
たビット線電界効果トランジスタを間に層間絶縁膜をは
さんで電界効果トランジスタ上に形成され、ビット線上
に平坦化された層間絶縁膜をはさんで、電界効果トラン
ジスタのソース・ドレインのうち、ビット線が接続され
ていない方と上部電極とが他の配線層によって接続され
た強誘電体容量が形成され、かつ一組になっている二つ
の電界効果トランジスタのそれぞれに接続された強誘電
体容量が、ビット線と平行方向の断面において、ビット
線が接続されているソース・ドレインに対して対称でな
い位置に形成されているメモリセル構造を用いることに
より、従来技術と比較して工程を複雑にすることなし
に、メモリセル面積を低減することができる。
の一方が共通となっている二つのトランジスタを一組と
し、その共通となっているソース・ドレインと接続され
たビット線電界効果トランジスタを間に層間絶縁膜をは
さんで電界効果トランジスタ上に形成され、ビット線上
に平坦化された層間絶縁膜をはさんで、電界効果トラン
ジスタのソース・ドレインのうち、ビット線が接続され
ていない方と上部電極とが他の配線層によって接続され
た強誘電体容量が形成され、かつ一組になっている二つ
の電界効果トランジスタのそれぞれに接続された強誘電
体容量が、ビット線と平行方向の断面において、ビット
線が接続されているソース・ドレインに対して対称でな
い位置に形成されているメモリセル構造を用いることに
より、従来技術と比較して工程を複雑にすることなし
に、メモリセル面積を低減することができる。
【図１】本発明の第１の実施例を説明する断面図であ
る。
る。
【図２】従来技術の説明図である。
【図３】ＤＲＡＭに用いられている従来技術の説明図で
ある。
ある。
【図４】従来技術を説明する断面図である。
１−１ 電界効果トランジスタの拡散層（共通） １−２ 電界効果トランジスタの拡散層（非共通） ２ 電界効果トランジスタのゲート電極、兼ワード線 ３ フィールド酸化膜 ４ ビット線 ５ 強誘電体容量の下部電極 ６ 強誘電体膜 ７ 強誘電体容量の上部電極 ８ 配線層 １５ 強誘電体容量 ２５ スタック容量 ２８ コンタクト電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】基板上に形成された、二つのトランジスタ
が一組となっていて、そのソース・ドレインの一方が共
通となっている電界効果トランジスタと、前記電界効果
トランジスタを電気的に分離するためのフィールド絶縁
膜と、前記電界効果トランジスタ上に層間絶縁膜をはさ
んで形成され、かつ前記電界効果トランジスタの共通と
なっているソース・ドレインと接続されたビット線と、
前記ビット線上に平坦化された層間絶縁膜をはさんで形
成され、かつ前記電界効果トランジスタのソース・ドレ
インのうち、ビット線が接続されていない方と上部電極
とが他の配線層によって接続された強誘電体容量とによ
って構成され、かつ一組になっている二つの電界効果ト
ランジスタのそれぞれに接続された強誘電体容量が、ビ
ット線と平行方向の断面において、ビット線が接続され
ているソース・ドレインに対して対称でない位置に形成
されていることを特徴とする強誘電体メモリ。 - 【請求項２】二つの電界効果トランジスタのそれぞれの
強誘電体容量が、一つはフィールド絶縁膜上に位置し、
他方は共通の拡散層上に位置する請求項１記載の強誘電
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000304A JP2643892B2 (ja) | 1995-01-05 | 1995-01-05 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000304A JP2643892B2 (ja) | 1995-01-05 | 1995-01-05 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186234A true JPH08186234A (ja) | 1996-07-16 |
| JP2643892B2 JP2643892B2 (ja) | 1997-08-20 |
Family
ID=11470170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000304A Expired - Fee Related JP2643892B2 (ja) | 1995-01-05 | 1995-01-05 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643892B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415543B1 (ko) * | 2001-06-30 | 2004-01-24 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀구조 및 그 제조방법 |
| KR100551932B1 (ko) * | 1999-12-28 | 2006-02-16 | 후지쯔 가부시끼가이샤 | 불휘발성 강유전체 반도체 기억 장치 |
-
1995
- 1995-01-05 JP JP7000304A patent/JP2643892B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100551932B1 (ko) * | 1999-12-28 | 2006-02-16 | 후지쯔 가부시끼가이샤 | 불휘발성 강유전체 반도체 기억 장치 |
| KR100415543B1 (ko) * | 2001-06-30 | 2004-01-24 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀구조 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643892B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |
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