JPH08186496A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH08186496A JPH08186496A JP6327220A JP32722094A JPH08186496A JP H08186496 A JPH08186496 A JP H08186496A JP 6327220 A JP6327220 A JP 6327220A JP 32722094 A JP32722094 A JP 32722094A JP H08186496 A JPH08186496 A JP H08186496A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】フルスイングのアナログ出力波形に生じるオー
バーシュートを減らし、セトリング時間の高速化を図
り、高い出力コンプライアンスを得るＤ／Ａ変換装置を
提供する。 【構成】差動スイッチ回路１５と、定バイアストランジ
スタ（ＭＮＡ１，ＭＮＡ２）のゲートバイアスに、各ブ
ロック独立して設けられた基準電圧源回路１８より定バ
イアス電圧が供給される。この基準電圧源回路１８と差
動スイッチ回路１５を一対とする単位電流源を複数配置
し差動スイッチ回路１５の動作をデコーダ出力に接続
し、制御することにより任意のＤ／Ａ変換装置が実現で
きる。
バーシュートを減らし、セトリング時間の高速化を図
り、高い出力コンプライアンスを得るＤ／Ａ変換装置を
提供する。 【構成】差動スイッチ回路１５と、定バイアストランジ
スタ（ＭＮＡ１，ＭＮＡ２）のゲートバイアスに、各ブ
ロック独立して設けられた基準電圧源回路１８より定バ
イアス電圧が供給される。この基準電圧源回路１８と差
動スイッチ回路１５を一対とする単位電流源を複数配置
し差動スイッチ回路１５の動作をデコーダ出力に接続
し、制御することにより任意のＤ／Ａ変換装置が実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換装置に関し、
特にアナログ出力コンプライアンスの向上と、アナログ
出力のフルスイング時のオーバーシュート、アンダーシ
ュートと減らし、セトリング時間の高速化対応のＤ／Ａ
変換装置に関する。
特にアナログ出力コンプライアンスの向上と、アナログ
出力のフルスイング時のオーバーシュート、アンダーシ
ュートと減らし、セトリング時間の高速化対応のＤ／Ａ
変換装置に関する。
【０００２】
【従来の技術】従来、この種のＤ／Ａ変換装置は、例え
ば、特開平４−３１００２０号公報に開示されている。
ば、特開平４−３１００２０号公報に開示されている。
【０００３】この第１の従来技術のＤ／Ａ変換装置を図
５および図６を参照して説明する。
５および図６を参照して説明する。
【０００４】図５および図６のそれぞれは、Ｎ型半導体
基板上に形成された従来技術の３ビット入力のＤ／Ａ変
換装置の一構成例を示す図である。
基板上に形成された従来技術の３ビット入力のＤ／Ａ変
換装置の一構成例を示す図である。
【０００５】図５を参照すると、第１の従来のＤ／Ａ変
換装置は、３ビットのディジタル入力端子（Ｄ１〜Ｄ
３）を入力とし、ディジタル信号出力とその反転ディジ
タル信号出力の７組（Ｄｉｎ１，反転Ｄｉｎ１，〜Ｄｉ
ｎ７，反転Ｄｉｎ７）を出力するデコーダ５１と、この
１対のデコーダ出力信号により一定の電流値Ｉを電流出
力端子（Ｉ０Ｘ，反転Ｉ０Ｘ（Ｘ＝１〜７））のどちら
から電流を引くか決定する７個の単位電流生成回路（５
２Ａ〜５２Ｇ）とから主に構成されている。
換装置は、３ビットのディジタル入力端子（Ｄ１〜Ｄ
３）を入力とし、ディジタル信号出力とその反転ディジ
タル信号出力の７組（Ｄｉｎ１，反転Ｄｉｎ１，〜Ｄｉ
ｎ７，反転Ｄｉｎ７）を出力するデコーダ５１と、この
１対のデコーダ出力信号により一定の電流値Ｉを電流出
力端子（Ｉ０Ｘ，反転Ｉ０Ｘ（Ｘ＝１〜７））のどちら
から電流を引くか決定する７個の単位電流生成回路（５
２Ａ〜５２Ｇ）とから主に構成されている。
【０００６】次に、図６を参照すると、この単位電流生
成回路（５２Ａ〜５２Ｇ）の内部回路は、一定電流値Ｉ
をゲートバイアス電位ＶＢＯで生成するＮ型定電流用Ｍ
ＯＳトランジスタＭＮＣ１と、このＮ型定電流用ＭＯＳ
トランジスタＭＮＣ１のドレイン電極に、ソース電極を
接続する１対のＮ型ＭＯＳスイッチトランジスタ（ＭＮ
Ｂ１，ＭＮＢ２）と、Ｎ型ＭＯＳスイッチトランジスタ
ＭＮＢ１のドレイン電極にソース電極が接続され、一定
電位ＶｒｅｆでゲートをバイアスしたＮ型定バイアスＭ
ＯＳトランジスタＭＮＡ１およびＮ型ＭＯＳスイッチト
ランジスタＭＮＢ２のドレイン電極にソース電極が接続
され一定電位でゲートをバイアスしたＮ型定バイアスＭ
ＯＳトランジスタＭＮＢ２と、このＮ型定バイアスＭＯ
Ｓトランジスタ（ＭＮＡ１，ＭＮＡ２）のドレイン電極
端のそれぞれを電流出力端子（５８Ａ，５８Ｂ）とを有
する構成である。
成回路（５２Ａ〜５２Ｇ）の内部回路は、一定電流値Ｉ
をゲートバイアス電位ＶＢＯで生成するＮ型定電流用Ｍ
ＯＳトランジスタＭＮＣ１と、このＮ型定電流用ＭＯＳ
トランジスタＭＮＣ１のドレイン電極に、ソース電極を
接続する１対のＮ型ＭＯＳスイッチトランジスタ（ＭＮ
Ｂ１，ＭＮＢ２）と、Ｎ型ＭＯＳスイッチトランジスタ
ＭＮＢ１のドレイン電極にソース電極が接続され、一定
電位ＶｒｅｆでゲートをバイアスしたＮ型定バイアスＭ
ＯＳトランジスタＭＮＡ１およびＮ型ＭＯＳスイッチト
ランジスタＭＮＢ２のドレイン電極にソース電極が接続
され一定電位でゲートをバイアスしたＮ型定バイアスＭ
ＯＳトランジスタＭＮＢ２と、このＮ型定バイアスＭＯ
Ｓトランジスタ（ＭＮＡ１，ＭＮＡ２）のドレイン電極
端のそれぞれを電流出力端子（５８Ａ，５８Ｂ）とを有
する構成である。
【０００７】また、Ｎ型ＭＯＳスイッチトランジスタ
（ＭＮＢ１，ＭＮＢ２）のゲート電極のそれぞれは、デ
コーダ５１の相反するディジタル信号出力（Ｄｉｎｘ，
反転Ｄｉｎｘ（ｘ＝１〜７））に接続されている。さら
にＮ型定バイアスＭＯＳトランジスタ（ＭＮＡ１，ＭＮ
Ａ２）のゲート電極のそれぞれは、基準電圧入力端子６
０Ａに接続されこの端子６０Ａには電位Ｖｒｅｆが与え
られている構成である。
（ＭＮＢ１，ＭＮＢ２）のゲート電極のそれぞれは、デ
コーダ５１の相反するディジタル信号出力（Ｄｉｎｘ，
反転Ｄｉｎｘ（ｘ＝１〜７））に接続されている。さら
にＮ型定バイアスＭＯＳトランジスタ（ＭＮＡ１，ＭＮ
Ａ２）のゲート電極のそれぞれは、基準電圧入力端子６
０Ａに接続されこの端子６０Ａには電位Ｖｒｅｆが与え
られている構成である。
【０００８】定電流生成回路（５２Ａ〜５２Ｇ）の内部
動作はデコーダ５１のデイタル信号出力（ＤｉｎＸ，
（Ｘ＝１〜７））がディジタル信号“１”であり、ディ
ジタル信号出力の反転信号（反転ＤｉｎＸ，（Ｘ＝１〜
７））がディジタル信号“０”である時、トランジスタ
ＭＮＢ１がＯＮし、トランジスタＭＮＢ２がＯＦＦとな
り、トランジスタＭＮＣ１で制御される定電流Ｉは、電
流出力端子５８Ａ側から電流を引く動作を行う。
動作はデコーダ５１のデイタル信号出力（ＤｉｎＸ，
（Ｘ＝１〜７））がディジタル信号“１”であり、ディ
ジタル信号出力の反転信号（反転ＤｉｎＸ，（Ｘ＝１〜
７））がディジタル信号“０”である時、トランジスタ
ＭＮＢ１がＯＮし、トランジスタＭＮＢ２がＯＦＦとな
り、トランジスタＭＮＣ１で制御される定電流Ｉは、電
流出力端子５８Ａ側から電流を引く動作を行う。
【０００９】逆に、ディジタル信号出力（ＤｉｎＸ，
（Ｘ＝１〜７））がディジタル信号“０”であり、ディ
ジタル信号出力の反転信号（反転ＤｉｎＸ，（Ｘ＝１〜
７））がディジタル信号“１”である時は、電流出力端
子５８Ｂ側から電流を引くことになる。
（Ｘ＝１〜７））がディジタル信号“０”であり、ディ
ジタル信号出力の反転信号（反転ＤｉｎＸ，（Ｘ＝１〜
７））がディジタル信号“１”である時は、電流出力端
子５８Ｂ側から電流を引くことになる。
【００１０】定電流生成回路（５２Ａ〜５２Ｇ）の電流
出力端子（５８Ａ，５８Ｂ）のそれぞれは、すべてがア
ナログ出力端子５４と反転アナログ出力端子５５に接続
され、さらに、このアナログ出力端子５４と電源端子６
の間に抵抗値ＲＬを有する出力負荷抵抗１２Ａを接続す
ることにより、アナログ出力端子５４には、ディジタル
入力に対応したアナログ出力電圧Ｖｏｕｔを得ることが
できる。
出力端子（５８Ａ，５８Ｂ）のそれぞれは、すべてがア
ナログ出力端子５４と反転アナログ出力端子５５に接続
され、さらに、このアナログ出力端子５４と電源端子６
の間に抵抗値ＲＬを有する出力負荷抵抗１２Ａを接続す
ることにより、アナログ出力端子５４には、ディジタル
入力に対応したアナログ出力電圧Ｖｏｕｔを得ることが
できる。
【００１１】この出力電圧Ｖｏｕｔを式で示すとＶｏｕ
ｔ＝ＶＤＤ−ＲＬ・Ｉ〔Ｄｉｎ１＋Ｄｉｎ２＋Ｄｉｎ３
＋Ｄｉｎ４＋Ｄｉｎ５＋Ｄｉｎ６＋Ｄｉｎ７〕となる。
ｔ＝ＶＤＤ−ＲＬ・Ｉ〔Ｄｉｎ１＋Ｄｉｎ２＋Ｄｉｎ３
＋Ｄｉｎ４＋Ｄｉｎ５＋Ｄｉｎ６＋Ｄｉｎ７〕となる。
【００１２】同様にアナログ出力端子５５にはアナログ
出力電圧反転Ｖｏｕｔを得ることができる。
出力電圧反転Ｖｏｕｔを得ることができる。
【００１３】また、Ｄ１を最小位ビット（ＬＳＢ）、Ｄ
３を最重要ビット（ＭＳＢ）とするとデコーダ５１は、
入力（Ｄ１〜Ｄ３）と出力（Ｄｉｎ１〜Ｄｉｎ７）の関
係については、図８に示す真理値表に従う。
３を最重要ビット（ＭＳＢ）とするとデコーダ５１は、
入力（Ｄ１〜Ｄ３）と出力（Ｄｉｎ１〜Ｄｉｎ７）の関
係については、図８に示す真理値表に従う。
【００１４】次に、図９に示す回路構成で単位電流生成
回路（５２Ａ〜５２Ｇ）の内部回路が、図１０に示す回
路構成である第２の従来のＤ／Ａ変換装置について説明
する。この従来例は、「Ａ １００ ＭＨｚ ＣＭＯＳ
ＤＡＣ ｆｏｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃ Ｓｙ
ｓｔｅｍ」と題する論文（ＩＥＥＥ ＪＯＵＲＮＡＬＯ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＴＩＳ，Ｖｏ
Ｌ．２４，Ｎｏ．３，ＪＵＮＥ１９８９ ｐｐ６３５−
６３９）に開示されている。
回路（５２Ａ〜５２Ｇ）の内部回路が、図１０に示す回
路構成である第２の従来のＤ／Ａ変換装置について説明
する。この従来例は、「Ａ １００ ＭＨｚ ＣＭＯＳ
ＤＡＣ ｆｏｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃ Ｓｙ
ｓｔｅｍ」と題する論文（ＩＥＥＥ ＪＯＵＲＮＡＬＯ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＴＩＳ，Ｖｏ
Ｌ．２４，Ｎｏ．３，ＪＵＮＥ１９８９ ｐｐ６３５−
６３９）に開示されている。
【００１５】この第２の従来のＤ／Ａ変換装置は、定電
位ＶＢ１を有する以外は第１の従来のＤ／Ａ変換装置の
回路ブロック全体の構成は同じである。
位ＶＢ１を有する以外は第１の従来のＤ／Ａ変換装置の
回路ブロック全体の構成は同じである。
【００１６】しかし、単位電流生成回路は（５２Ａ〜５
２Ｇ）は図６に示す基準電位Ｖｒｅｆでバイアスされる
Ｎ型定バイアスＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ
２）を除いて、ＭＯＳスイッチトランジスタ（ＭＮＢ
１，ＭＮＢ２）のドレインをそれぞれ電流出力端子（５
８Ａ，５８Ｂ）に接続する差動スイッチ回路１５と、第
２の差動スイッチ回路１６の２つの差動スイッチ回路と
から構成されている。
２Ｇ）は図６に示す基準電位Ｖｒｅｆでバイアスされる
Ｎ型定バイアスＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ
２）を除いて、ＭＯＳスイッチトランジスタ（ＭＮＢ
１，ＭＮＢ２）のドレインをそれぞれ電流出力端子（５
８Ａ，５８Ｂ）に接続する差動スイッチ回路１５と、第
２の差動スイッチ回路１６の２つの差動スイッチ回路と
から構成されている。
【００１７】また、この差動スイッチ回路１６は、ソー
ス電極を電源端子６に接続し、電位Ｖｒｅｆをゲート電
極に受けるＰ型定バイアスＭＯＳトランジスタ（ＭＰＡ
１，ＭＰＡ２）と、ソース電極を接地端子７に接続し電
位ＶＢ１をゲートに受け、電流ＩＢを生成するＮ型定電
流用ＭＯＳトランジスタＭＮＤ１と、このＰ型定バイア
ストランジスタ（ＭＰＡ１，ＭＰＡ２）のそれぞれのド
レイン電極とＮ型定電流用ＭＯＳトランジスタＭＮＤ１
のドレイン電極間に、Ｎ型ＭＯＳスイッチトランジスタ
（ＭＮＥ１，ＭＮＥ２）のドレイン電極およびソース電
極をそれぞれ接続し、残りのゲート電極は、デコーダ５
１の出力であるディジタルスイッチ信号入力ライン（６
９Ａ，６９Ｂ）に接続する構成である。
ス電極を電源端子６に接続し、電位Ｖｒｅｆをゲート電
極に受けるＰ型定バイアスＭＯＳトランジスタ（ＭＰＡ
１，ＭＰＡ２）と、ソース電極を接地端子７に接続し電
位ＶＢ１をゲートに受け、電流ＩＢを生成するＮ型定電
流用ＭＯＳトランジスタＭＮＤ１と、このＰ型定バイア
ストランジスタ（ＭＰＡ１，ＭＰＡ２）のそれぞれのド
レイン電極とＮ型定電流用ＭＯＳトランジスタＭＮＤ１
のドレイン電極間に、Ｎ型ＭＯＳスイッチトランジスタ
（ＭＮＥ１，ＭＮＥ２）のドレイン電極およびソース電
極をそれぞれ接続し、残りのゲート電極は、デコーダ５
１の出力であるディジタルスイッチ信号入力ライン（６
９Ａ，６９Ｂ）に接続する構成である。
【００１８】この差動スイッチ回路１６の動作は、ディ
ジタルスイッチ信号入力ライン（６９Ａ，６９Ｂ）に伝
わるディジタル信号が、電源端子６の電位ＶＤＤから接
地端子７の電位ＧＮＤまでのフルスイング信号であるこ
とに対し、デジタルスイッチ信号入力ライン（６９
Ａ′，６９Ｂ′）には、フルスイング未満の小さな信号
レベルが入力されるようにしている。信号レベルについ
ては、電源電圧ＶＤＤが“０”レベルで、“１”の時
は、Ｐ型定バイアストランジスタ（ＭＰＡ２，ＭＰＡ
１）に定電流ＩＢの電流が流れることによって生じるソ
ース，ドレイン間電位差ＶＳＤによって（ＶＤＤ−ＶＳ
Ｄ）の電位が生じる。この結果ディジタルスイッチ信号
（６９Ａ′，６９Ｂ′）の振幅レベルは、ＶＳＤに減少
する。
ジタルスイッチ信号入力ライン（６９Ａ，６９Ｂ）に伝
わるディジタル信号が、電源端子６の電位ＶＤＤから接
地端子７の電位ＧＮＤまでのフルスイング信号であるこ
とに対し、デジタルスイッチ信号入力ライン（６９
Ａ′，６９Ｂ′）には、フルスイング未満の小さな信号
レベルが入力されるようにしている。信号レベルについ
ては、電源電圧ＶＤＤが“０”レベルで、“１”の時
は、Ｐ型定バイアストランジスタ（ＭＰＡ２，ＭＰＡ
１）に定電流ＩＢの電流が流れることによって生じるソ
ース，ドレイン間電位差ＶＳＤによって（ＶＤＤ−ＶＳ
Ｄ）の電位が生じる。この結果ディジタルスイッチ信号
（６９Ａ′，６９Ｂ′）の振幅レベルは、ＶＳＤに減少
する。
【００１９】また、この第２の従来のＤ／Ａ変換装置の
ディジタル−アナログ変換動作は、第１の従来のＤ／Ａ
変換装置の動作と全く同じであるためその詳細な説明は
省略する。
ディジタル−アナログ変換動作は、第１の従来のＤ／Ａ
変換装置の動作と全く同じであるためその詳細な説明は
省略する。
【００２０】最後に、第３の従来のＤ／Ａ変換装置を図
１１および図１２を参照して説明する。この従来例は、
ＵＳＰ第４８３４２８２号に開示されている。
１１および図１２を参照して説明する。この従来例は、
ＵＳＰ第４８３４２８２号に開示されている。
【００２１】この第３の従来のＤ／Ａ変換装置の全体の
構成は、図１１に示すように、デコーダ５１の相反する
ディジタルスイッチ信号入力ＤｉｎＸおよび反転Ｄｉｎ
Ｘ｛Ｘ＝１，２，…７｝の一方の入力ＤｉｎＸを除い
て、構成されるようにしたデコーダ１０１と、単位電流
生成回路（１０２Ａ〜１０２Ｇ）とを有する。
構成は、図１１に示すように、デコーダ５１の相反する
ディジタルスイッチ信号入力ＤｉｎＸおよび反転Ｄｉｎ
Ｘ｛Ｘ＝１，２，…７｝の一方の入力ＤｉｎＸを除い
て、構成されるようにしたデコーダ１０１と、単位電流
生成回路（１０２Ａ〜１０２Ｇ）とを有する。
【００２２】単位電流生成回路（１０２Ａ〜１０２Ｇ）
の内部は、図６に示すＮ型定バイアスＭＯＳトランジス
タ（ＭＮＡ１，ＭＮＡ２）を除き、Ｎ型ＭＯＳスイッチ
トランジスタ（ＭＮＢ１，ＭＮＢ２）のドレイン電極を
それぞれ相反する電流出力端子（５８Ａ，５８Ｂ）と
し、Ｎ型ＭＯＳスイッチトランジスタＭＮＢ１のゲート
電極を、図１１に示すディジタルスイッチ信号入力６９
Ｂ（（ＤｉｎＸ）Ｘ＝１，２，３，…７）から、一定の
バイアス電位Ｖｒｅｆで与える基準電圧入力端子１１４
に接続することで構成される。
の内部は、図６に示すＮ型定バイアスＭＯＳトランジス
タ（ＭＮＡ１，ＭＮＡ２）を除き、Ｎ型ＭＯＳスイッチ
トランジスタ（ＭＮＢ１，ＭＮＢ２）のドレイン電極を
それぞれ相反する電流出力端子（５８Ａ，５８Ｂ）と
し、Ｎ型ＭＯＳスイッチトランジスタＭＮＢ１のゲート
電極を、図１１に示すディジタルスイッチ信号入力６９
Ｂ（（ＤｉｎＸ）Ｘ＝１，２，３，…７）から、一定の
バイアス電位Ｖｒｅｆで与える基準電圧入力端子１１４
に接続することで構成される。
【００２３】ディジタル・アナログ変換動作について
は、図８の真理値表に従っており、第１の従来例のＤ／
Ａ変換装置と同一であるため説明は省略する。
は、図８の真理値表に従っており、第１の従来例のＤ／
Ａ変換装置と同一であるため説明は省略する。
【００２４】
【発明が解決しようとする課題】図５および図６に示す
第１の従来例のＤ／Ａ変換装置における有利な点は、デ
ィジタル・スイッチ信号入力ライン（６９Ａ，６９Ｂ）
に相反するディジタル信号が入力された場合、この相反
するディジタル信号により、アナログ出力端子５８Ａ，
反転アナログ出力端子５８ＢにはＮ型定バイアスＭＯＳ
トランジスタ（ＭＮＡ１，ＭＮ２）が加わることによ
り、アナログ出力端子５４に、Ｎ型ＭＯＳスイッチトラ
ンジスタ（ＭＮＢ１，ＭＮＢ２）で発生するスイッチン
グノイズを抑えることである。
第１の従来例のＤ／Ａ変換装置における有利な点は、デ
ィジタル・スイッチ信号入力ライン（６９Ａ，６９Ｂ）
に相反するディジタル信号が入力された場合、この相反
するディジタル信号により、アナログ出力端子５８Ａ，
反転アナログ出力端子５８ＢにはＮ型定バイアスＭＯＳ
トランジスタ（ＭＮＡ１，ＭＮ２）が加わることによ
り、アナログ出力端子５４に、Ｎ型ＭＯＳスイッチトラ
ンジスタ（ＭＮＢ１，ＭＮＢ２）で発生するスイッチン
グノイズを抑えることである。
【００２５】しかし、一方では、基準電圧入力バイアス
ラインには、ディジタル・スイッチ信号入力ライン（６
９Ａ，６９Ｂ）に入力される相反するディジサル信号の
急峻な変化により、Ｎ型ＭＯＳスイッチトランジスタ
（ＭＮＢ１，ＭＮＢ２）のゲート・ドレイン間容量（Ｃ
ＧＤＢ１，ＣＧＤＢ２），Ｎ型定バイアスＭＯＳトラン
ジスタ（ＭＮＡ１，ＭＮＡ２）のソースゲート間容量
（ＣＧＳＡ１，ＣＧＳＡ２）を介して回わり込むスイッ
チングノイズによる短時間の基準電圧Ｖｒｅｆの変動が
起こる。
ラインには、ディジタル・スイッチ信号入力ライン（６
９Ａ，６９Ｂ）に入力される相反するディジサル信号の
急峻な変化により、Ｎ型ＭＯＳスイッチトランジスタ
（ＭＮＢ１，ＭＮＢ２）のゲート・ドレイン間容量（Ｃ
ＧＤＢ１，ＣＧＤＢ２），Ｎ型定バイアスＭＯＳトラン
ジスタ（ＭＮＡ１，ＭＮＡ２）のソースゲート間容量
（ＣＧＳＡ１，ＣＧＳＡ２）を介して回わり込むスイッ
チングノイズによる短時間の基準電圧Ｖｒｅｆの変動が
起こる。
【００２６】この基準電圧入力バイアスライン６１の電
位変動は、定常的な電位Ｖｒｅｆに戻るまで、基準電圧
入力バイアスライン６１の布線インピーダンス及び、Ｎ
型定バイアスＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ
２）のゲート容量，基準電圧入力端子６４に接続される
バイアス源のインピーダンスにより生じる時定数から、
一定の時間を要していた。
位変動は、定常的な電位Ｖｒｅｆに戻るまで、基準電圧
入力バイアスライン６１の布線インピーダンス及び、Ｎ
型定バイアスＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ
２）のゲート容量，基準電圧入力端子６４に接続される
バイアス源のインピーダンスにより生じる時定数から、
一定の時間を要していた。
【００２７】この基準電圧入力バイアスライン６１が定
常状態に戻るまでの遅れは、図６に示す共通ソース接続
点２０Ｂのセトリング時間も遅らせていた。共通ソース
接続点２０Ｂのセトリング時間の遅れる理由は、共通ソ
ース接続点２０Ｂの電位がＶｒｅｆ−（ＶＧＳＡ１，Ｖ
ＧＳＡ２）で決まるためである。
常状態に戻るまでの遅れは、図６に示す共通ソース接続
点２０Ｂのセトリング時間も遅らせていた。共通ソース
接続点２０Ｂのセトリング時間の遅れる理由は、共通ソ
ース接続点２０Ｂの電位がＶｒｅｆ−（ＶＧＳＡ１，Ｖ
ＧＳＡ２）で決まるためである。
【００２８】（ＶＧＳＡ１，ＶＧＳＡ２）は、Ｎ型定バ
イアスＭＯＳトランジスタＭＮＡ１，ＭＮＡ２に、Ｎ型
定電流用ＭＯＳトランジスタＭＮＣ１で決まる電流値Ｉ
が流れた時に生じるゲート、ソース間電圧であり、
イアスＭＯＳトランジスタＭＮＡ１，ＭＮＡ２に、Ｎ型
定電流用ＭＯＳトランジスタＭＮＣ１で決まる電流値Ｉ
が流れた時に生じるゲート、ソース間電圧であり、
【００２９】
【００３０】で示される。この式より電流値Ｉが多少変
化しても、（１／２）乗に比例するため、ほとんど一定
となる。
化しても、（１／２）乗に比例するため、ほとんど一定
となる。
【００３１】つまり、ＭＯＳスイッチトランジスタ（Ｍ
ＮＢ１，ＭＮＢ２）により、どちらか一方が完全にＯＮ
し、残りが完全にＯＦＦした場合、図６に示す共通ソー
ス接続点２０Ｂのセトリング波形は、基準電圧入力バイ
アスライン６１Ｂの電位Ｖｒｅｆのセトリング波形と、
オフセットはあるがほとんど同等の過渡応答を示す。一
方、共通ソース接続点２０Ｂの変動は、Ｎ型定電流用Ｍ
ＯＳトランジスタＭＮＣ１のドレイン電位を変動させる
ため、このＮ型定電流用ＭＯＳトランジスタＭＮＣ１の
アーリー電圧効果より、定電流値Ｉを微少であるが変動
させる。
ＮＢ１，ＭＮＢ２）により、どちらか一方が完全にＯＮ
し、残りが完全にＯＦＦした場合、図６に示す共通ソー
ス接続点２０Ｂのセトリング波形は、基準電圧入力バイ
アスライン６１Ｂの電位Ｖｒｅｆのセトリング波形と、
オフセットはあるがほとんど同等の過渡応答を示す。一
方、共通ソース接続点２０Ｂの変動は、Ｎ型定電流用Ｍ
ＯＳトランジスタＭＮＣ１のドレイン電位を変動させる
ため、このＮ型定電流用ＭＯＳトランジスタＭＮＣ１の
アーリー電圧効果より、定電流値Ｉを微少であるが変動
させる。
【００３２】さらに、図５に示す基準電圧入力バイアス
ライン６１は、すべての単位電流生成回路（５２Ａ〜５
２Ｇ）に共通して接続されているため、ディジタルスイ
ッチ信号入力ライン（６９Ａ，６９Ｂ）のディジタル信
号が変化しない別の単位電流生成回路（５２Ａ〜５２
Ｇ）の接続点２０Ｂの電位も同様に変化させる。
ライン６１は、すべての単位電流生成回路（５２Ａ〜５
２Ｇ）に共通して接続されているため、ディジタルスイ
ッチ信号入力ライン（６９Ａ，６９Ｂ）のディジタル信
号が変化しない別の単位電流生成回路（５２Ａ〜５２
Ｇ）の接続点２０Ｂの電位も同様に変化させる。
【００３３】この結果、ディジタル入力（Ｄ１〜Ｄ３）
に対応した単位電流生成回路（５２Ａ〜５２Ｇ）の電流
値の和として現れるアナログ出力電圧Ｖｏｕｔのセトリ
ングを遅らせる欠点を生じていた。このタイミングを図
７に示す。接続点２２Ｂおよび２３Ｂのそれぞれは、Ｎ
型ＭＯＳスイッチトランジスタ（ＭＮＢ１，ＭＮＢ２）
が、ＯＦＦからＯＮに変化した時に、ＧＮＤ側へ急峻に
変化することに対し、逆に、ＯＮからＯＦＦする時には
緩やかな変化をする傾向にある。
に対応した単位電流生成回路（５２Ａ〜５２Ｇ）の電流
値の和として現れるアナログ出力電圧Ｖｏｕｔのセトリ
ングを遅らせる欠点を生じていた。このタイミングを図
７に示す。接続点２２Ｂおよび２３Ｂのそれぞれは、Ｎ
型ＭＯＳスイッチトランジスタ（ＭＮＢ１，ＭＮＢ２）
が、ＯＦＦからＯＮに変化した時に、ＧＮＤ側へ急峻に
変化することに対し、逆に、ＯＮからＯＦＦする時には
緩やかな変化をする傾向にある。
【００３４】この理由は、Ｎ型ＭＯＳスイッチトランジ
スタ（ＭＮＢ１，又はＭＮＢ２）がＯＦＦからＯＮに変
化した場合、接続点２２Ｂ、又は接続点２３Ｂの電荷
が、電流値ＩでＧＮＤ側へ引かれるためで、この結果、
接続点（２２Ｂ，２３Ｂ）の電位変化が短時間に完了す
る。
スタ（ＭＮＢ１，又はＭＮＢ２）がＯＦＦからＯＮに変
化した場合、接続点２２Ｂ、又は接続点２３Ｂの電荷
が、電流値ＩでＧＮＤ側へ引かれるためで、この結果、
接続点（２２Ｂ，２３Ｂ）の電位変化が短時間に完了す
る。
【００３５】一方、Ｎ型ＭＯＳトランジスタ（ＭＮＢ１
又はＭＮＢ２）がＯＮからＯＦＦに変化した場合、飽和
飽領で動作し、非常にインピーダンスの高い、Ｎ型定バ
イアスＭＯＳトランジスタ（ＭＮＡ１又はＭＮＡ２）を
介して、電荷が充電されるため接続点（２２Ｂ，２３
Ｂ）の電位変化に時間を要する。
又はＭＮＢ２）がＯＮからＯＦＦに変化した場合、飽和
飽領で動作し、非常にインピーダンスの高い、Ｎ型定バ
イアスＭＯＳトランジスタ（ＭＮＡ１又はＭＮＡ２）を
介して、電荷が充電されるため接続点（２２Ｂ，２３
Ｂ）の電位変化に時間を要する。
【００３６】この接続点（２２Ｂ，２３Ｂ）の電位変化
が、Ｎ型定バイアスＭＯＳトランジスタ（ＭＮＡ１，Ｍ
ＮＡ２）のゲート・ソース間容量（ＣＧＳＡ１，ＣＧＳ
Ａ２）を介して、電位Ｖｒｅｆバイアスラインを変動さ
せ、更には、接続点２０Ｂの電位も変動させる。基準電
圧入力バイアスライン６１と、接続点２０Ｂのこのよう
な変動、つまりスパイクノイズは、時間ｔ０，ｔ１およ
びｔ２のそれぞれにおいて、接続点（２２Ｂ，２３Ｂ）
の電位変化のうちのｄＶ／ｄｔの大きい方の影響を受け
るため、必然的に、ＧＮＤ側に、大きなスパイクノイズ
が発生する。
が、Ｎ型定バイアスＭＯＳトランジスタ（ＭＮＡ１，Ｍ
ＮＡ２）のゲート・ソース間容量（ＣＧＳＡ１，ＣＧＳ
Ａ２）を介して、電位Ｖｒｅｆバイアスラインを変動さ
せ、更には、接続点２０Ｂの電位も変動させる。基準電
圧入力バイアスライン６１と、接続点２０Ｂのこのよう
な変動、つまりスパイクノイズは、時間ｔ０，ｔ１およ
びｔ２のそれぞれにおいて、接続点（２２Ｂ，２３Ｂ）
の電位変化のうちのｄＶ／ｄｔの大きい方の影響を受け
るため、必然的に、ＧＮＤ側に、大きなスパイクノイズ
が発生する。
【００３７】このスパイクノイズは、定電流用ＭＯＳト
ランジスタＭＮＣ１で制御電流Ｉを短時間小さくする方
向に働くため、アナログ出力Ｖｏｕｔの波形は、立下が
り時、オーバーシュートはなくなるが、立下がり時間を
大きくする傾向を生じさせていた。ただし、アナログ出
力Ｖｏｕｔの立上がり時は、ＶＤＤ側から出力負荷抵抗
６２Ａを通しての電荷充電であるため、Ｖｒｅｆバイス
ライン６１の変動の影響は受けない。
ランジスタＭＮＣ１で制御電流Ｉを短時間小さくする方
向に働くため、アナログ出力Ｖｏｕｔの波形は、立下が
り時、オーバーシュートはなくなるが、立下がり時間を
大きくする傾向を生じさせていた。ただし、アナログ出
力Ｖｏｕｔの立上がり時は、ＶＤＤ側から出力負荷抵抗
６２Ａを通しての電荷充電であるため、Ｖｒｅｆバイス
ライン６１の変動の影響は受けない。
【００３８】このＶｒｅｆバイアスライン６１のスパイ
クノイズを減少させ、アナログ出力Ｖｏｕｔのストリン
グ時間を速くするための対策として、「Ａ １０ ｂｉ
ｔ８０ ＭＨｚ Ｇｌｉｔｃｈｌｅｓｓ ＣＭＯＳ Ｄ
／Ａ Ｃｏｎｖｅｎｔｅｒ」と題する論文（ＣＩＣＣ’
９１ テクニカルペーパ２６．５．１〜２６．５．４）
に記載されたＤ／Ａ変換装置ように電源端子６に接続し
ていた。しかし、このＶｒｅｆバイアスライン６１の電
源端子６への接続は、およそＶＤＤ−Ｖｒｅｆ＋Ｖ
TH（ＶTHはトランジスタ（ＭＮＡ１，ＭＮＡ２）のしき
い値の絶対値）となる。アナログ出力コンプライアンス
（アナログ出力電流の精度を維持できるアナログ出力Ｖ
ｏｕｔの最大振幅）をトランジスタのしきい値ＶTHの１
Ｖ未満と小さくする欠点があった。
クノイズを減少させ、アナログ出力Ｖｏｕｔのストリン
グ時間を速くするための対策として、「Ａ １０ ｂｉ
ｔ８０ ＭＨｚ Ｇｌｉｔｃｈｌｅｓｓ ＣＭＯＳ Ｄ
／Ａ Ｃｏｎｖｅｎｔｅｒ」と題する論文（ＣＩＣＣ’
９１ テクニカルペーパ２６．５．１〜２６．５．４）
に記載されたＤ／Ａ変換装置ように電源端子６に接続し
ていた。しかし、このＶｒｅｆバイアスライン６１の電
源端子６への接続は、およそＶＤＤ−Ｖｒｅｆ＋Ｖ
TH（ＶTHはトランジスタ（ＭＮＡ１，ＭＮＡ２）のしき
い値の絶対値）となる。アナログ出力コンプライアンス
（アナログ出力電流の精度を維持できるアナログ出力Ｖ
ｏｕｔの最大振幅）をトランジスタのしきい値ＶTHの１
Ｖ未満と小さくする欠点があった。
【００３９】又、アナログ出力コンプライアンスを、大
きくするため、基準電圧Ｖｒｅｆを電源電圧ＶＤＤ未満
にした場合、基準電圧入力端子６４に接続される基準電
圧源として、非常に高帯域で、低インピーダンスの電圧
フォロアー形の増幅器もしくは、電源電圧ＶＤＤ以外の
別の電源を必要とする問題点もあった。
きくするため、基準電圧Ｖｒｅｆを電源電圧ＶＤＤ未満
にした場合、基準電圧入力端子６４に接続される基準電
圧源として、非常に高帯域で、低インピーダンスの電圧
フォロアー形の増幅器もしくは、電源電圧ＶＤＤ以外の
別の電源を必要とする問題点もあった。
【００４０】一方、第２の従来例は、「Ａ １００ Ｍ
Ｈｚ ＣＭＯＳ ＤＡＣ ｆｏｒＶｉｄｅｏＧｒａｐｈ
ｉｃ Ｓｙｓｔｅｍ」と題する論文にも述べているよう
に図１０に示す基準電圧入力バイアスライン６１の変動
が影響を与えないよう、２段形式の差動スイッチを使用
している。
Ｈｚ ＣＭＯＳ ＤＡＣ ｆｏｒＶｉｄｅｏＧｒａｐｈ
ｉｃ Ｓｙｓｔｅｍ」と題する論文にも述べているよう
に図１０に示す基準電圧入力バイアスライン６１の変動
が影響を与えないよう、２段形式の差動スイッチを使用
している。
【００４１】しかしながら、差動スイッチ回路１６を新
たに設けたことによる消費電流増と、差動スイッチ回路
１６を構成するために、新たに、３素子のトランジスタ
が必要とすることによるチップ面積増加の欠点があっ
た。
たに設けたことによる消費電流増と、差動スイッチ回路
１６を構成するために、新たに、３素子のトランジスタ
が必要とすることによるチップ面積増加の欠点があっ
た。
【００４２】第１および第２の実施例の欠点を改善する
一例として、ＵＳＰ第４８３１２８２号に開示されるＤ
／Ａ変換装置（図１２参照）は、その動作タイミングを
示す図１３を参照すると、接続点２０の電位変動が｜Ｖ
ＤＤ−Ｖｒｅｆ｜程度と大きく、さらに、この電位変動
は、短時間で定常状態に戻るのではなく、ＭＯＳスイッ
チトランジスタＭＮＢ２が、ＯＮ状態またはＯＦＦ状態
により、電位がシフトする性質がある。接続点２０の変
動は通常１Ｖ程度と大きな値のため、基準電圧入力バイ
アスライン６１は、定バイアスライン６７をそれぞれソ
ース・ゲート間容量ＶＧＳＢ２またはドレイン・ソース
間容量ＣＧＤＣ１を介して変動させていた。第１及び第
２の従来例による図６および図１０のそれぞれに示す接
続点２０の電位変動が、数百ｍＶでスパイクノイズとし
て現れることに対し、図１２に示す第３の従来例では、
１Ｖシフトと大きいため、定バイアスライン１１７も数
十ｍＶ程度シフトさせる欠点があった。
一例として、ＵＳＰ第４８３１２８２号に開示されるＤ
／Ａ変換装置（図１２参照）は、その動作タイミングを
示す図１３を参照すると、接続点２０の電位変動が｜Ｖ
ＤＤ−Ｖｒｅｆ｜程度と大きく、さらに、この電位変動
は、短時間で定常状態に戻るのではなく、ＭＯＳスイッ
チトランジスタＭＮＢ２が、ＯＮ状態またはＯＦＦ状態
により、電位がシフトする性質がある。接続点２０の変
動は通常１Ｖ程度と大きな値のため、基準電圧入力バイ
アスライン６１は、定バイアスライン６７をそれぞれソ
ース・ゲート間容量ＶＧＳＢ２またはドレイン・ソース
間容量ＣＧＤＣ１を介して変動させていた。第１及び第
２の従来例による図６および図１０のそれぞれに示す接
続点２０の電位変動が、数百ｍＶでスパイクノイズとし
て現れることに対し、図１２に示す第３の従来例では、
１Ｖシフトと大きいため、定バイアスライン１１７も数
十ｍＶ程度シフトさせる欠点があった。
【００４３】スパイクノイズであれば、元のバイアス状
態に近い状態に戻るため、電流値Ｉの変動は、スパイク
ノイズの出ている時間以内で元に戻ったが、図１２に示
すように、接続点２２０の電圧シフトは、定バイアスラ
イン１１７の電位もシフトさせ、この電位変化は、この
定バイアスライン１１７の布線インピーダンス及びバイ
アス源のインピーダンス定電流用ＭＯＳトランジスタＭ
ＮＣ１のゲート容量で決まる時定数により、元のバイア
スＶＢＯに戻るのが一般的な考えであった。
態に近い状態に戻るため、電流値Ｉの変動は、スパイク
ノイズの出ている時間以内で元に戻ったが、図１２に示
すように、接続点２２０の電圧シフトは、定バイアスラ
イン１１７の電位もシフトさせ、この電位変化は、この
定バイアスライン１１７の布線インピーダンス及びバイ
アス源のインピーダンス定電流用ＭＯＳトランジスタＭ
ＮＣ１のゲート容量で決まる時定数により、元のバイア
スＶＢＯに戻るのが一般的な考えであった。
【００４４】 この結果、Ｉ＝Ｋ・（Ｗ／Ｌ）・（ＶＧＳ−ＶT ）2 （ただし、ＫはトランジスタＭＮＣ１のトランスコンダ
クタンスであり、Ｗ，ＬはトランジスタＭＮＣ１のゲー
トサイズ、ＶＧＳはゲートソース間電圧，ＶTはしきい
値である。）で示されるように、ＶＧＳの２乗でＩが変
化することから、第１および第２の従来例よりも、アナ
ログ出力の立下がり時間が遅くなる欠点があり、素子数
を少く出来る反面、変換速度の高速化には不向きであっ
た。
クタンスであり、Ｗ，ＬはトランジスタＭＮＣ１のゲー
トサイズ、ＶＧＳはゲートソース間電圧，ＶTはしきい
値である。）で示されるように、ＶＧＳの２乗でＩが変
化することから、第１および第２の従来例よりも、アナ
ログ出力の立下がり時間が遅くなる欠点があり、素子数
を少く出来る反面、変換速度の高速化には不向きであっ
た。
【００４５】この問題を改善するために、定バイアス入
力端子１１０Ｂに接続されるバイアスラインの定インピ
ーダンス化さらには高帯域増幅器が必要となるが、１０
０ＭＨｚ程度のディジタル・アナログ変換速度では、こ
の高帯域増幅の帯域は、変換速度の３倍の３００ＭＨｚ
程度となり、かつ定インピーダンスが必要なためシリコ
ン半導体基板上で実現させることはかなり困難である。
力端子１１０Ｂに接続されるバイアスラインの定インピ
ーダンス化さらには高帯域増幅器が必要となるが、１０
０ＭＨｚ程度のディジタル・アナログ変換速度では、こ
の高帯域増幅の帯域は、変換速度の３倍の３００ＭＨｚ
程度となり、かつ定インピーダンスが必要なためシリコ
ン半導体基板上で実現させることはかなり困難である。
【００４６】
【課題を解決するための手段】本発明のＤ／Ａ変換装置
は、ｎビット（ｎ＞０の自然数）のディジタル入力値を
受けこのｎビットディジタル入力値にそれぞれ対応した
複数組の相反したディジタル信号を出力するデコーダ回
路と、このデコーダ回路のそれぞれ１組の相反したディ
ジタル信号を相反する差動入力とし２つの相反する電流
出力端子と１ないし複数のバイアス電圧入力と、基準電
圧入力より構成される差動スイッチ回路と、前記基準電
圧入力に接続される基準電圧源回路より構成される単位
電流生成回路とを備え、この単位電流生成回路を行列状
または一列状に前記デコーダ回路の複数組の相反したデ
ィジタル出力信号組数と等しい数となるよう配置し、前
記単位電流生成回路内の差動スイッチ回路の相反する２
つの電流出力端子をそれぞれの単位電流生成回路間で接
続し、この接続を相反する２つのアナログ電流出力端子
とし、このアナログ出力端子のそれぞれと接地端子もし
くは電源端子に負荷回路を接続して前記アナログ電流出
力端子に前記ｎビットのディジタル入力端子に入力され
るディジタル信号に対応したアナログ出力電圧を得る構
成である。
は、ｎビット（ｎ＞０の自然数）のディジタル入力値を
受けこのｎビットディジタル入力値にそれぞれ対応した
複数組の相反したディジタル信号を出力するデコーダ回
路と、このデコーダ回路のそれぞれ１組の相反したディ
ジタル信号を相反する差動入力とし２つの相反する電流
出力端子と１ないし複数のバイアス電圧入力と、基準電
圧入力より構成される差動スイッチ回路と、前記基準電
圧入力に接続される基準電圧源回路より構成される単位
電流生成回路とを備え、この単位電流生成回路を行列状
または一列状に前記デコーダ回路の複数組の相反したデ
ィジタル出力信号組数と等しい数となるよう配置し、前
記単位電流生成回路内の差動スイッチ回路の相反する２
つの電流出力端子をそれぞれの単位電流生成回路間で接
続し、この接続を相反する２つのアナログ電流出力端子
とし、このアナログ出力端子のそれぞれと接地端子もし
くは電源端子に負荷回路を接続して前記アナログ電流出
力端子に前記ｎビットのディジタル入力端子に入力され
るディジタル信号に対応したアナログ出力電圧を得る構
成である。
【００４７】また、本発明のＤ／Ａ変換装置の前記差動
スイッチ回路は、電源端子または接地端子にソース電極
端を接続し、ゲート電極を前記バイアス電圧入力に接続
される第１の停電流用ＭＯＳトランジスタもしくは、こ
の第１の定電流用ＭＯＳトランジスタを複数直列接続し
た、第１〜第ｍ（ｍ＞０の整数）の定電流用ＭＯＳトラ
ンジスタと、さらに前記第１の定電流用ＭＯＳトランジ
スタもしくは前記定電流用ＭＯＳトランジスタ中の第ｍ
の定電流用ＭＯＳトランジスタのドレイン電極端には前
記第１の定電流用ＭＯＳトランジスタと同一の導電性チ
ャネルを形成する第１及び第２のＭＯＳトランジスタの
ソース電極を互いに接続し、前記第１及び第２のＭＯＳ
トランジスタの残りのゲート電極には、それぞれ、前記
相反する差動入力の一方が入力され、残りのドレイン電
極には前記第１及び第２のＭＯＳスイッチトランジスタ
と同一の導電性チャネルを形成する第１及び第２の定バ
イアスＭＯＳトランジスタのソース電極をそれぞれ接続
し、前記第１及び第２の定バイアスＭＯＳトランジスタ
のドレイン電極端をそれぞれ前記相反する２つの電流出
力端子とし残りのゲート電極を前記基準電圧入力とし前
記基準電圧入力の電位に前記第１および第２の定バイア
スＭＯＳトランジスタを常に導通状態とするような電位
が入力される構成とすることもできる。
スイッチ回路は、電源端子または接地端子にソース電極
端を接続し、ゲート電極を前記バイアス電圧入力に接続
される第１の停電流用ＭＯＳトランジスタもしくは、こ
の第１の定電流用ＭＯＳトランジスタを複数直列接続し
た、第１〜第ｍ（ｍ＞０の整数）の定電流用ＭＯＳトラ
ンジスタと、さらに前記第１の定電流用ＭＯＳトランジ
スタもしくは前記定電流用ＭＯＳトランジスタ中の第ｍ
の定電流用ＭＯＳトランジスタのドレイン電極端には前
記第１の定電流用ＭＯＳトランジスタと同一の導電性チ
ャネルを形成する第１及び第２のＭＯＳトランジスタの
ソース電極を互いに接続し、前記第１及び第２のＭＯＳ
トランジスタの残りのゲート電極には、それぞれ、前記
相反する差動入力の一方が入力され、残りのドレイン電
極には前記第１及び第２のＭＯＳスイッチトランジスタ
と同一の導電性チャネルを形成する第１及び第２の定バ
イアスＭＯＳトランジスタのソース電極をそれぞれ接続
し、前記第１及び第２の定バイアスＭＯＳトランジスタ
のドレイン電極端をそれぞれ前記相反する２つの電流出
力端子とし残りのゲート電極を前記基準電圧入力とし前
記基準電圧入力の電位に前記第１および第２の定バイア
スＭＯＳトランジスタを常に導通状態とするような電位
が入力される構成とすることもできる。
【００４８】さらに、本発明のＤ／Ａ変換装置の前記基
準電圧源回路は、前記単位電流生成回路それぞれに独立
して構成され前記基準電圧源回路の基準電圧出力は電源
電位および接地電位のそれぞれとは異なるほぼ等しい電
圧が出力される構成とすることもできる。
準電圧源回路は、前記単位電流生成回路それぞれに独立
して構成され前記基準電圧源回路の基準電圧出力は電源
電位および接地電位のそれぞれとは異なるほぼ等しい電
圧が出力される構成とすることもできる。
【００４９】さらにまた、本発明のＤ／Ａ変換装置の前
記基準電圧源回路は、前記定電流用ＭＯＳトランジスタ
と逆の導電チャネルを形成する定電流源ＭＯＳトランジ
スタと負荷用ＭＯＳトランジスタもしくは負荷用抵抗と
で構成され、前記定電流源ＭＯＳトランジスタのソース
電極は前記第１の定電流用ＭＯＳトランジスタのソース
電極端が接続されている電源端子もしくは接地端子とは
極性を逆にして接続され、前記定電流源ＭＯＳトランジ
スタのゲート電極とドレイン電極は、短絡接続として前
記ドレイン電極を基準電圧出力とし、前記ドレイン電極
と前記第１の定電流用ＭＯＳトランジスタのソース電極
端とが接続される電源端子ないし接地端子と同一の電源
端子もしくは接地端子間には前記負荷用抵抗の両端また
は前記定電流源ＭＯＳトランジスタと逆の導電性チャネ
ルを有する前記負荷用ＭＯＳトランジスタのドレイン電
極およびソース電極端がそれぞれ接続され、前記負荷用
ＭＯＳトランジスタの残りのゲート電極には、前記定電
流源ＭＯＳトランジスタのソース電極の電位とほぼ同一
の電位が入力される構成とすることもできる。
記基準電圧源回路は、前記定電流用ＭＯＳトランジスタ
と逆の導電チャネルを形成する定電流源ＭＯＳトランジ
スタと負荷用ＭＯＳトランジスタもしくは負荷用抵抗と
で構成され、前記定電流源ＭＯＳトランジスタのソース
電極は前記第１の定電流用ＭＯＳトランジスタのソース
電極端が接続されている電源端子もしくは接地端子とは
極性を逆にして接続され、前記定電流源ＭＯＳトランジ
スタのゲート電極とドレイン電極は、短絡接続として前
記ドレイン電極を基準電圧出力とし、前記ドレイン電極
と前記第１の定電流用ＭＯＳトランジスタのソース電極
端とが接続される電源端子ないし接地端子と同一の電源
端子もしくは接地端子間には前記負荷用抵抗の両端また
は前記定電流源ＭＯＳトランジスタと逆の導電性チャネ
ルを有する前記負荷用ＭＯＳトランジスタのドレイン電
極およびソース電極端がそれぞれ接続され、前記負荷用
ＭＯＳトランジスタの残りのゲート電極には、前記定電
流源ＭＯＳトランジスタのソース電極の電位とほぼ同一
の電位が入力される構成とすることもできる。
【００５０】
【実施例】本発明の第１の実施例のＤ／Ａ変換装置につ
いて図１、図２および図３のそれぞれを参照して説明す
る。
いて図１、図２および図３のそれぞれを参照して説明す
る。
【００５１】この第１の実施例は、３ビットのディジタ
ル信号を対応するアナログ信号に変換するＤ／Ａ変換装
置である。
ル信号を対応するアナログ信号に変換するＤ／Ａ変換装
置である。
【００５２】図１は、第１の実施例のＤ／Ａ変換装置の
全体ブロック図を示す。
全体ブロック図を示す。
【００５３】図１を参照すると、この第１の実施例は、
３ビットのディジタル入力信号端子（３Ａ〜３Ｃ（この
内、３Ａが最小位ビット３Ｃが最重要ビットである））
を介してディジタル信号Ｄ１〜Ｄ３がデコーダ１に入力
されると、デコーダ１は、従来例に示したデコーダ５１
と全く同一の動作をし、図８に示す真理値表に従って、
一対の信号（Ｄｉｎ１，反転Ｄｉｎ１）を、７組，（Ｄ
ｉｎ１〜Ｄｉｎ７）に対して出力する構成である。
３ビットのディジタル入力信号端子（３Ａ〜３Ｃ（この
内、３Ａが最小位ビット３Ｃが最重要ビットである））
を介してディジタル信号Ｄ１〜Ｄ３がデコーダ１に入力
されると、デコーダ１は、従来例に示したデコーダ５１
と全く同一の動作をし、図８に示す真理値表に従って、
一対の信号（Ｄｉｎ１，反転Ｄｉｎ１）を、７組，（Ｄ
ｉｎ１〜Ｄｉｎ７）に対して出力する構成である。
【００５４】この出力信号は、単位電流生成回路（２Ａ
〜２Ｇ）内のディジタルスイッチ信号入力ライン（９
Ａ，９Ｂ）にそれぞれ入力される。そして、このディジ
タルスイッチ信号（９Ａ，９Ｂ）のディジタル信号値に
より、単位電流生成回路（２Ａ〜２Ｇ）で生成される電
流値Ｉが、電流出力端子（８Ａ，８Ｂ）のどちらか一方
より、流入電流として、出力される。
〜２Ｇ）内のディジタルスイッチ信号入力ライン（９
Ａ，９Ｂ）にそれぞれ入力される。そして、このディジ
タルスイッチ信号（９Ａ，９Ｂ）のディジタル信号値に
より、単位電流生成回路（２Ａ〜２Ｇ）で生成される電
流値Ｉが、電流出力端子（８Ａ，８Ｂ）のどちらか一方
より、流入電流として、出力される。
【００５５】また、単位電流生成回路（２Ａ〜２Ｇ）の
電流出力端子（８Ａ，８Ｂ）は、それぞれ、同一のアナ
ログ出力端子４及び反転アナログ出力端子５に接続さ
れ、さらに、このアナログ出力端子４と電源端子６間と
に、抵抗値ＲＬを有する出力負荷抵抗１２Ａを接続する
構成により、アナログ出力端子４であるアナログ出力電
圧Ｖｏｕｔが現れる機能を持っている。
電流出力端子（８Ａ，８Ｂ）は、それぞれ、同一のアナ
ログ出力端子４及び反転アナログ出力端子５に接続さ
れ、さらに、このアナログ出力端子４と電源端子６間と
に、抵抗値ＲＬを有する出力負荷抵抗１２Ａを接続する
構成により、アナログ出力端子４であるアナログ出力電
圧Ｖｏｕｔが現れる機能を持っている。
【００５６】さらに、図１に示す単位電流生成回路（２
Ａ〜２Ｇ）の内部回路について説明する。
Ａ〜２Ｇ）の内部回路について説明する。
【００５７】図２を参照すると、単位電流生成回路（２
Ａ〜２Ｇ）のそれぞれは、差動スイッチ回路１５と、基
準電圧回路１８を有する構成である。
Ａ〜２Ｇ）のそれぞれは、差動スイッチ回路１５と、基
準電圧回路１８を有する構成である。
【００５８】まず、差動スイッチ回路１５の構成につい
て説明する。
て説明する。
【００５９】この差動スイッチ回路１５は、電位ＶＢＯ
でバイアスされる定バイアス入力端子１０Ｂにゲート電
極を接続しソースを接地端子７に接続するＮ型定電流用
ＭＯＳトランジスタＭＮＣ１と、このＮ型定電流用ＭＯ
ＳトランジスタＭＮＣ１のドレイン電極を接続点２０と
し、この接続点２０にソース電極を接続する２つのＮ型
ＭＯＳスイッチトランジスタ（ＭＮＢ１，ＭＮＢ２）
と、このＮ型ＭＯＳスイッチトランジスタ（ＭＮＢ１，
ＭＮＢ２）のそれぞれのドレイン電極にＮ型定バイアス
ＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ２）のソース電
極を接続し、一方のドレイン電極をそれぞれ電流出力端
子（８Ａ，８Ｂ）とする構成である。
でバイアスされる定バイアス入力端子１０Ｂにゲート電
極を接続しソースを接地端子７に接続するＮ型定電流用
ＭＯＳトランジスタＭＮＣ１と、このＮ型定電流用ＭＯ
ＳトランジスタＭＮＣ１のドレイン電極を接続点２０と
し、この接続点２０にソース電極を接続する２つのＮ型
ＭＯＳスイッチトランジスタ（ＭＮＢ１，ＭＮＢ２）
と、このＮ型ＭＯＳスイッチトランジスタ（ＭＮＢ１，
ＭＮＢ２）のそれぞれのドレイン電極にＮ型定バイアス
ＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ２）のソース電
極を接続し、一方のドレイン電極をそれぞれ電流出力端
子（８Ａ，８Ｂ）とする構成である。
【００６０】Ｎ型ＭＯＳトランジスタ（ＭＮＡ１，ＭＮ
Ａ２）のゲート電極は１つの基準電圧入力バイアスライ
ン１１′を介して、基準電圧源回路１８の基準電圧出力
に接続されている。同様に、Ｎ型ＭＯＳスイッチトラン
ジスタ（ＭＮＢ１，ＭＮＢ２）のゲート電極は、それぞ
れディジタルスイッチ信号入力ライン（９Ａ，９Ｂ）を
介して、デコーダ１の１対のディジタル出力（Ｄｉｎ
Ｘ，反転ＤｉｎＸ）に接続されている。
Ａ２）のゲート電極は１つの基準電圧入力バイアスライ
ン１１′を介して、基準電圧源回路１８の基準電圧出力
に接続されている。同様に、Ｎ型ＭＯＳスイッチトラン
ジスタ（ＭＮＢ１，ＭＮＢ２）のゲート電極は、それぞ
れディジタルスイッチ信号入力ライン（９Ａ，９Ｂ）を
介して、デコーダ１の１対のディジタル出力（Ｄｉｎ
Ｘ，反転ＤｉｎＸ）に接続されている。
【００６１】次に、基準電圧源回路１８の構成について
説明する。
説明する。
【００６２】この基準電源回路１８は、電源端子６にソ
ース電極を接続し、ドレイン電極とゲート電極を基準電
圧入力バイアスライン１１′に接続するＰ型定電流源Ｍ
ＯＳトランジスタＭＰＦと、ドレイン電極を基準電圧入
力バイアスライン１１′に接続し、ソース電極を接地端
子７に接続し、残りのゲート電極をほぼ電源端子６の電
源電圧ＶＤＤに近い電位を与えたＮ型負荷用ＭＯＳトラ
ンジスタＭＮＦとで構成されている。
ース電極を接続し、ドレイン電極とゲート電極を基準電
圧入力バイアスライン１１′に接続するＰ型定電流源Ｍ
ＯＳトランジスタＭＰＦと、ドレイン電極を基準電圧入
力バイアスライン１１′に接続し、ソース電極を接地端
子７に接続し、残りのゲート電極をほぼ電源端子６の電
源電圧ＶＤＤに近い電位を与えたＮ型負荷用ＭＯＳトラ
ンジスタＭＮＦとで構成されている。
【００６３】次に、動作について説明する。ディジタル
スイッチ信号が（ＤｉｎＸ，反転ＤｉｎＸ）＝（１，
０）の時トランジスタＭＮＢ１はＯＮし、トランジスタ
ＭＮＢ２はＯＦＦとなるため電流出力端子８Ａ側から、
定バイアス入力端子１０Ｂに入力されるバイアス電圧Ｖ
ＢＯにより、下式で示されるＩを引くことになる。
スイッチ信号が（ＤｉｎＸ，反転ＤｉｎＸ）＝（１，
０）の時トランジスタＭＮＢ１はＯＮし、トランジスタ
ＭＮＢ２はＯＦＦとなるため電流出力端子８Ａ側から、
定バイアス入力端子１０Ｂに入力されるバイアス電圧Ｖ
ＢＯにより、下式で示されるＩを引くことになる。
【００６４】 Ｉ＝（１／２）・Ｋ・（Ｗ／Ｌ）（ＶＢＯ−ＶTH）2 ただしＫはトランジスタＭＮＣ１のトランスコンダクタ
ンスで、（Ｗ／Ｌ）はトランジスタサイズ比で、ＶTHは
トランジスタＭＮＣ１のしきい値である。
ンスで、（Ｗ／Ｌ）はトランジスタサイズ比で、ＶTHは
トランジスタＭＮＣ１のしきい値である。
【００６５】逆に、ディジタルスイッチ信号が（Ｄｉｎ
Ｘ，反転ＤｉｎＸ）＝（０，１）の時は、電流出力端子
８Ｂ側から電流値Ｉを引くことになる。
Ｘ，反転ＤｉｎＸ）＝（０，１）の時は、電流出力端子
８Ｂ側から電流値Ｉを引くことになる。
【００６６】また、デコーダ１の動作は、従来例と同一
の真理値表（図８参照）に基づく動作をする。
の真理値表（図８参照）に基づく動作をする。
【００６７】以上より、本発明の第１の実施例として、
３ビットＤ／Ａ変換装置が構成できる。
３ビットＤ／Ａ変換装置が構成できる。
【００６８】次に、図３に各接続点の電位変化を示す。
【００６９】時刻ｔ０〜時刻ｔ１までの時間は、従来例
の電位変化を示す図７および図１３のそれぞれと同様
に、約２０ｎｓのタイムスケールで示している。
の電位変化を示す図７および図１３のそれぞれと同様
に、約２０ｎｓのタイムスケールで示している。
【００７０】基準電圧源回路１８は、基準電圧入力バイ
アスライン１１′について、図７に示す基準電圧入力バ
イアスライン１１のバイアス変動にも現れている通り、
差動スイッチ回路１５特有のＧＮＤ側に大きく発生する
スパイクノイズを抑える効果を持っている。
アスライン１１′について、図７に示す基準電圧入力バ
イアスライン１１のバイアス変動にも現れている通り、
差動スイッチ回路１５特有のＧＮＤ側に大きく発生する
スパイクノイズを抑える効果を持っている。
【００７１】理由は、Ｐ型定電流源ＭＯＳトランジスタ
ＭＰＦのゲートドレイン間を接続することによって、こ
のＰ型定電流源ＭＯＳトランジスタＭＰＦが負帰還効果
によって、出力インピーダンス（１／ｇｍｆ）（ｇｍｆ
はＭＰＦの伝達コンダクタンス）が数ＫΩ〜数百Ωに下
がるためである。さらに、基準電圧源回路１８を差動ス
イッチ回路１５に隣接して配置できるため、基準電圧入
力バイアスライン１１′による布線インピーダンス分に
よる影響を最小に抑えることができる。
ＭＰＦのゲートドレイン間を接続することによって、こ
のＰ型定電流源ＭＯＳトランジスタＭＰＦが負帰還効果
によって、出力インピーダンス（１／ｇｍｆ）（ｇｍｆ
はＭＰＦの伝達コンダクタンス）が数ＫΩ〜数百Ωに下
がるためである。さらに、基準電圧源回路１８を差動ス
イッチ回路１５に隣接して配置できるため、基準電圧入
力バイアスライン１１′による布線インピーダンス分に
よる影響を最小に抑えることができる。
【００７２】例えば、本発明により基準電圧入力系の時
定数を従来例と比較しながら具体的な数値で示す。
定数を従来例と比較しながら具体的な数値で示す。
【００７３】まず、本発明による数値例を説明すると、
単位幅、単位長当りの抵抗値ρｓ＝５０ｍΩで単位面積
当り３×１０-4ｐＦ／μｍ2 の配線容量を有する幅１μ
ｍ×長さ１００μｍの基準電圧入力バイアスライン１
１′が素子レイアウトにより生じたとすると、この布線
容量は０．０３ｐＦとなり布線抵抗は５Ωが生じる。
単位幅、単位長当りの抵抗値ρｓ＝５０ｍΩで単位面積
当り３×１０-4ｐＦ／μｍ2 の配線容量を有する幅１μ
ｍ×長さ１００μｍの基準電圧入力バイアスライン１
１′が素子レイアウトにより生じたとすると、この布線
容量は０．０３ｐＦとなり布線抵抗は５Ωが生じる。
【００７４】電流Ｉｆを１５０μＡとし、基準電圧入力
バイアスライン１１′の電位４Ｖとするような、基準電
圧源回路１８を構成した場合、この基準電圧源回路１８
の出力インピーダンスとして１ｋΩを得たとする。さら
に、トランジスタＭＮＡ１とトランジスタＭＮＡ２のゲ
ート容量の総和を１ｐＦとする。この基準電圧系の時定
数ｔは、基準電圧源回路１８の出力インピーダンス１ｋ
Ωと、トランジスタＭＮＡ１とトランジスタＭＮＡ２の
ゲート容量１ｐＦの積で決まる。
バイアスライン１１′の電位４Ｖとするような、基準電
圧源回路１８を構成した場合、この基準電圧源回路１８
の出力インピーダンスとして１ｋΩを得たとする。さら
に、トランジスタＭＮＡ１とトランジスタＭＮＡ２のゲ
ート容量の総和を１ｐＦとする。この基準電圧系の時定
数ｔは、基準電圧源回路１８の出力インピーダンス１ｋ
Ωと、トランジスタＭＮＡ１とトランジスタＭＮＡ２の
ゲート容量１ｐＦの積で決まる。
【００７５】つまり時定数ｔはｔ＝１ｎｓとなる。
【００７６】本発明では、基準電圧源回路１８の出力イ
ンピーダンスが１ｋΩに対し基準電圧バイアスライン１
１′の布線抵抗が５Ωとなるため、布線抵抗分について
は１ｋΩ〉〉５Ω（約０．５％）、布線容量分について
は、１ｐＦ〉〉（約３％）と基準電圧入力系の時定数に
布線インピーダンスが与える影響を無視して考えること
ができる。
ンピーダンスが１ｋΩに対し基準電圧バイアスライン１
１′の布線抵抗が５Ωとなるため、布線抵抗分について
は１ｋΩ〉〉５Ω（約０．５％）、布線容量分について
は、１ｐＦ〉〉（約３％）と基準電圧入力系の時定数に
布線インピーダンスが与える影響を無視して考えること
ができる。
【００７７】一方、図５に示される従来例では、本発明
による基準電圧源回路１８について、電流値Ｉｆを４９
倍の７．４ｍＡ流し、出力インピーダンスを（１／７）
の１４３Ωにしたとして、（∴ｇｍｆはＩｆの（１／
２）乗に比例するため）中の基準電圧入力バイアスライ
ン６１の布線抵抗及び布線容量は、７個の単位電流生成
回路（５２Ａ〜５２Ｇ）のすべてに配線するためそれぞ
れ７倍の３５Ω、０．２１ｐＦ程度となる。
による基準電圧源回路１８について、電流値Ｉｆを４９
倍の７．４ｍＡ流し、出力インピーダンスを（１／７）
の１４３Ωにしたとして、（∴ｇｍｆはＩｆの（１／
２）乗に比例するため）中の基準電圧入力バイアスライ
ン６１の布線抵抗及び布線容量は、７個の単位電流生成
回路（５２Ａ〜５２Ｇ）のすべてに配線するためそれぞ
れ７倍の３５Ω、０．２１ｐＦ程度となる。
【００７８】一方、図６に示すトランジスタ（ＭＮＡ
１，ＭＮＡ２）のゲート容量も、７倍の７ｐＦとなる。
この場合、布線容量０．２１ｐＦは、トランジスタ（Ｍ
ＮＡ１，ＭＮＡ２）のゲート容量の総和７ｐＦの約３％
を占め前で説明した本発明の場合と同様の割合である。
しかし、布線抵抗については、３５Ωで、基準電圧源回
路のインピーダンス１４３Ωの約２５％となり無視でき
ない値となる。
１，ＭＮＡ２）のゲート容量も、７倍の７ｐＦとなる。
この場合、布線容量０．２１ｐＦは、トランジスタ（Ｍ
ＮＡ１，ＭＮＡ２）のゲート容量の総和７ｐＦの約３％
を占め前で説明した本発明の場合と同様の割合である。
しかし、布線抵抗については、３５Ωで、基準電圧源回
路のインピーダンス１４３Ωの約２５％となり無視でき
ない値となる。
【００７９】この結果、基準電圧入力系の時定数ｔ′は
ｔ′＝（１４３Ω＋３５Ω）×７ｐＦ＝１．２５ｎｓと
なる。従って、従来例において、本発明における基準電
圧源１８を使用した場合、Ｉｆを４９倍にしたにもかか
わらず、基準電圧入力系の時定数は２５％も遅くなるこ
とがわかる。これら、従来例と本発明による比較では、
本発明の方が、基準電圧系の時定数を容易に小さくする
ことができ、又、基準電圧入力バイアスライン１１′の
布線インピーダンスの影響も小さいことが明白である。
ｔ′＝（１４３Ω＋３５Ω）×７ｐＦ＝１．２５ｎｓと
なる。従って、従来例において、本発明における基準電
圧源１８を使用した場合、Ｉｆを４９倍にしたにもかか
わらず、基準電圧入力系の時定数は２５％も遅くなるこ
とがわかる。これら、従来例と本発明による比較では、
本発明の方が、基準電圧系の時定数を容易に小さくする
ことができ、又、基準電圧入力バイアスライン１１′の
布線インピーダンスの影響も小さいことが明白である。
【００８０】つまり、デコーダ１の出力信号ＤｉｎＸお
よび反転ＤｉｎＸの差動スイッチングを原因とするスパ
イクノイズに対する基準入力電圧Ｖｒｅｆ電位の定常状
態への復帰は従来例よりも短時間で可能となる。
よび反転ＤｉｎＸの差動スイッチングを原因とするスパ
イクノイズに対する基準入力電圧Ｖｒｅｆ電位の定常状
態への復帰は従来例よりも短時間で可能となる。
【００８１】さらに、出力信号ＤｉｎＸ，出力信号反転
ＤｉｎＸが動作しない別の基準電圧入力バイアスライン
１１′はスパイクノイズが発生しない効果も加わり、図
３および図７に示す時刻ｔ１における立下がり時間を従
来よりも短くすることができる。従って、Ｄ／Ａ変換装
置の最大変換速度を向上させる効果が得られる。
ＤｉｎＸが動作しない別の基準電圧入力バイアスライン
１１′はスパイクノイズが発生しない効果も加わり、図
３および図７に示す時刻ｔ１における立下がり時間を従
来よりも短くすることができる。従って、Ｄ／Ａ変換装
置の最大変換速度を向上させる効果が得られる。
【００８２】次に、本発明の第２の実施例のＤ／Ａ変換
装置を説明する。
装置を説明する。
【００８３】図４を参照すると、この実施例は図２に示
す基準電圧源回路１８のＮ型負荷用ＭＯＳトランジスタ
ＭＮＦを負荷抵抗１３に置換したもので、第１の実施例
と全く同一の効果で、Ｎ型ＭＯＳトランジスタのしきい
値ＶT での変動で基準電圧Ｖｒｅｆが変動しないように
設定している。また、差動スイッチ回路１５のＮ型ＭＯ
Ｓスイッチトランジスタ（ＭＮＢ１，ＭＮＢ２）のバッ
クゲートを接地端子７に接続し、接続点２０にトランジ
スタＭＮＢ１およびトランジスタＭＮＢ２のバックゲー
ト容量が加わらないようにする。さらに、Ｎ型定バイア
スＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ２）のバック
ゲートも接地端子７に接続することにより、バックゲー
ト効果によるしきい値上昇で、アナログ出力コンプライ
アンスを大きく取れるようにしている。
す基準電圧源回路１８のＮ型負荷用ＭＯＳトランジスタ
ＭＮＦを負荷抵抗１３に置換したもので、第１の実施例
と全く同一の効果で、Ｎ型ＭＯＳトランジスタのしきい
値ＶT での変動で基準電圧Ｖｒｅｆが変動しないように
設定している。また、差動スイッチ回路１５のＮ型ＭＯ
Ｓスイッチトランジスタ（ＭＮＢ１，ＭＮＢ２）のバッ
クゲートを接地端子７に接続し、接続点２０にトランジ
スタＭＮＢ１およびトランジスタＭＮＢ２のバックゲー
ト容量が加わらないようにする。さらに、Ｎ型定バイア
スＭＯＳトランジスタ（ＭＮＡ１，ＭＮＡ２）のバック
ゲートも接地端子７に接続することにより、バックゲー
ト効果によるしきい値上昇で、アナログ出力コンプライ
アンスを大きく取れるようにしている。
【００８４】最後に、これまで実施例で説明したＤ／Ａ
変換装置はＮ型半導体基板に適する回路として説明した
が、Ｐ型半導体基板の場合も同様の効果が得られること
も本特許は含有しているので、その構成例を図１４に図
示するに留め詳細な説明は省略する。
変換装置はＮ型半導体基板に適する回路として説明した
が、Ｐ型半導体基板の場合も同様の効果が得られること
も本特許は含有しているので、その構成例を図１４に図
示するに留め詳細な説明は省略する。
【００８５】
【発明の効果】以上の説明のとおり、本発明によるＤ／
Ａ変換装置によれば、単位電流生成回路内に基準電圧源
を内蔵することによって、従来例にみられる増幅器を使
った高帯域で定インピーダンス特性を有する複雑な基準
電圧源を必要としない。又、フルスイングのアナログ出
力波形のオーバシュートアンダーシュートを減少させる
ことと、出力波形の立下がり、又は、立上がり時間を短
くできる。
Ａ変換装置によれば、単位電流生成回路内に基準電圧源
を内蔵することによって、従来例にみられる増幅器を使
った高帯域で定インピーダンス特性を有する複雑な基準
電圧源を必要としない。又、フルスイングのアナログ出
力波形のオーバシュートアンダーシュートを減少させる
ことと、出力波形の立下がり、又は、立上がり時間を短
くできる。
【００８６】この結果、アナログ出力波形のセトリング
時間の高速化に伴うディジタル・アナログ変換速度を向
上させる効果がある。
時間の高速化に伴うディジタル・アナログ変換速度を向
上させる効果がある。
【００８７】又、アナログ出力コンプライアンスＶＣは
基準電圧入力バイアスライン１１′の電位Ｖｒｅｆ′と
トランジスタＭＮＡ１、およびトランジスタＭＮＡ２の
それぞれのしきい値ＶTHとでＶＣ＝ＶＤＤ−Ｖｒｅｆ′
＋ＶTHの式で示され、電位Ｖｒｅｆ′を小さくするほ
ど、大きなアナログ出力コンプライアンスを得られる。
基準電圧入力バイアスライン１１′の電位Ｖｒｅｆ′と
トランジスタＭＮＡ１、およびトランジスタＭＮＡ２の
それぞれのしきい値ＶTHとでＶＣ＝ＶＤＤ−Ｖｒｅｆ′
＋ＶTHの式で示され、電位Ｖｒｅｆ′を小さくするほ
ど、大きなアナログ出力コンプライアンスを得られる。
【００８８】
【図１】本発明の第１の実施例のＤ／Ａ変換装置の全体
ブロック図である。
ブロック図である。
【図２】図１に示すＤ／Ａ変換装置の単位電流生成回路
の回路図である。
の回路図である。
【図３】図２に示す単位電流生成回路の各接続点のＤ／
Ａ変換動作時の電位変化を示す図である。
Ａ変換動作時の電位変化を示す図である。
【図４】本発明の第２の実施例のＤ／Ａ変換装置の単位
電流生成回路の回路図である。
電流生成回路の回路図である。
【図５】第１の従来技術のＤ／Ａ変換装置の全体ブロッ
ク図である。
ク図である。
【図６】図５に示すＤ／Ａ変換装置の単位電流生成回路
の回路図である。
の回路図である。
【図７】図６に示す単位電流生成回路の各接続点のＤ／
Ａ変換動作時の電位変化を示す図である。
Ａ変換動作時の電位変化を示す図である。
【図８】Ｄ／Ａ変換装置のデコーダの入出力の真理値表
である。
である。
【図９】第２の従来技術のＤ／Ａ変換装置の全体ブロッ
ク図である。
ク図である。
【図１０】図９に示すＤ／Ａ変換装置の単位電流生成回
路の回路図である。
路の回路図である。
【図１１】第３の従来技術のＤ／Ａ変換装置の全体のブ
ロック図である。
ロック図である。
【図１２】図１１に示すＤ／Ａ変換装置の単位電流生成
回路の回路図である。
回路の回路図である。
【図１３】図１２に示す単位電流生成回路の各接続点の
Ｄ／Ａ変換動作時の電位変化を示す図である。
Ｄ／Ａ変換動作時の電位変化を示す図である。
【図１４】本発明の第１の実施例のＤ／Ａ変換装置の単
位電流生成回路をＰ型半導体基板上に構成した場合を説
明する回路図である。
位電流生成回路をＰ型半導体基板上に構成した場合を説
明する回路図である。
１，５１，１０１ デコーダ ２Ａ〜２Ｇ，５２Ａ〜５２Ｇ，１０２Ａ〜１０２Ｇ
単位電流生成回路 ３Ａ〜３Ｃ ディジタル入力端子 ４，５４，１０４ アナログ出力端子 ５，５５，１０５ 反転アナログ出力端子 ６ 電源端子 ７ 接地端子 ８Ａ，８Ｂ，５８Ａ，５８Ｂ，１５８Ａ，１５８Ｂ，２
５８Ａ，２５８Ｂ電流出力端子 ９Ａ，９Ｂ，９Ａ′，９Ｂ′，６９Ａ，６９Ｂ，６９
Ａ′，６９Ｂ′，１６９Ａ，１６９Ｂ，１６９Ａ′，１
６９Ｂ′ ディジタルスイッチ信号入力ライン １０Ａ，１０Ｂ，６０Ａ，６０Ｂ，１１０Ｂ，１６０
Ｂ，１６１Ｂ 定バイアス入力端子 １１，１１′，６１ 基準電圧入力バイアスライン １２Ａ，１２Ｂ，６２Ａ，６２Ｂ，１１２Ａ，１１２Ｂ
出力負荷抵抗 １３ 負荷抵抗 ６４，１１４ 基準電圧入力端子 １５，１６ 差動スイッチ回路Ａ １７，１１７ 定バイアスライン １８ 基準電圧源回路 ２０，８０，８２，８３，１２０，１２１ 接続点 Ｖｒｅｆ，Ｖｒｅｆ′ 基準電圧 ＶＤＤ 電源電圧 ＭＮＡ１，ＭＮＡ２ Ｎ型定バイアスＭＯＳトランジ
スタ ＭＮＢ１，ＭＮＢ２，ＭＮＥ１，ＭＮＥ２ Ｎ型ＭＯ
Ｓトランジスタ ＭＮＣ１，ＭＮＤ１ Ｎ型定電流用ＭＯＳトランジス
タ ＭＮＦ Ｎ型負荷用ＭＯＳトランジスタ ＭＰＦ Ｐ型定電流源ＭＯＳトランジスタ ＭＰＡ１，ＭＰＡ２ Ｐ型定バイアスＭＯＳトランジ
スタ ＣＧＳＡ１ ＭＮＡ１のゲート・ソース間容量 ＣＧＤＡ１ ＭＮＡ１のゲート・ドレイン間容量 ＣＧＳＡ２ ＭＮＡ２のゲート・ソース間容量 ＣＧＤＡ２ ＭＮＡ２のゲート・ドレイン間容量 ＣＧＳＢ１ ＭＮＢ１のゲート・ソース間容量 ＣＧＤＢ１ ＭＮＢ１のゲート・ドレイン間容量 ＣＧＳＢ２ ＭＮＢ２のゲート・ソース間容量 ＣＧＤＣ１ ＭＮＣ１のゲート・ドレイン間容量
単位電流生成回路 ３Ａ〜３Ｃ ディジタル入力端子 ４，５４，１０４ アナログ出力端子 ５，５５，１０５ 反転アナログ出力端子 ６ 電源端子 ７ 接地端子 ８Ａ，８Ｂ，５８Ａ，５８Ｂ，１５８Ａ，１５８Ｂ，２
５８Ａ，２５８Ｂ電流出力端子 ９Ａ，９Ｂ，９Ａ′，９Ｂ′，６９Ａ，６９Ｂ，６９
Ａ′，６９Ｂ′，１６９Ａ，１６９Ｂ，１６９Ａ′，１
６９Ｂ′ ディジタルスイッチ信号入力ライン １０Ａ，１０Ｂ，６０Ａ，６０Ｂ，１１０Ｂ，１６０
Ｂ，１６１Ｂ 定バイアス入力端子 １１，１１′，６１ 基準電圧入力バイアスライン １２Ａ，１２Ｂ，６２Ａ，６２Ｂ，１１２Ａ，１１２Ｂ
出力負荷抵抗 １３ 負荷抵抗 ６４，１１４ 基準電圧入力端子 １５，１６ 差動スイッチ回路Ａ １７，１１７ 定バイアスライン １８ 基準電圧源回路 ２０，８０，８２，８３，１２０，１２１ 接続点 Ｖｒｅｆ，Ｖｒｅｆ′ 基準電圧 ＶＤＤ 電源電圧 ＭＮＡ１，ＭＮＡ２ Ｎ型定バイアスＭＯＳトランジ
スタ ＭＮＢ１，ＭＮＢ２，ＭＮＥ１，ＭＮＥ２ Ｎ型ＭＯ
Ｓトランジスタ ＭＮＣ１，ＭＮＤ１ Ｎ型定電流用ＭＯＳトランジス
タ ＭＮＦ Ｎ型負荷用ＭＯＳトランジスタ ＭＰＦ Ｐ型定電流源ＭＯＳトランジスタ ＭＰＡ１，ＭＰＡ２ Ｐ型定バイアスＭＯＳトランジ
スタ ＣＧＳＡ１ ＭＮＡ１のゲート・ソース間容量 ＣＧＤＡ１ ＭＮＡ１のゲート・ドレイン間容量 ＣＧＳＡ２ ＭＮＡ２のゲート・ソース間容量 ＣＧＤＡ２ ＭＮＡ２のゲート・ドレイン間容量 ＣＧＳＢ１ ＭＮＢ１のゲート・ソース間容量 ＣＧＤＢ１ ＭＮＢ１のゲート・ドレイン間容量 ＣＧＳＢ２ ＭＮＢ２のゲート・ソース間容量 ＣＧＤＣ１ ＭＮＣ１のゲート・ドレイン間容量
Claims (4)
- 【請求項１】 ｎビット（ｎ＞０の自然数）のディジタ
ル入力値を受けこのｎビットディジタル入力値にそれぞ
れ対応した複数組の相反したディジタル信号を出力する
デコーダ回路と、このデコーダ回路のそれぞれ１組の相
反したディジタル信号を相反する差動入力とし２つの相
反する電流出力端子と１ないし複数のバイアス電圧入力
と、基準電圧入力より構成される差動スイッチ回路と、
前記基準電圧入力に接続される基準電圧源回路より構成
される単位電流生成回路とを備え、この単位電流生成回
路を行列状または一列状に前記デコーダ回路の複数組の
相反したディジタル出力信号組数と等しい数となるよう
配置し、前記単位電流生成回路内の差動スイッチ回路の
相反する２つの電流出力端子をそれぞれの単位電流生成
回路間で接続し、この接続を相反する２つのアナログ電
流出力端子とし、このアナログ出力端子のそれぞれと接
地端子もしくは電源端子に負荷回路を接続して前記アナ
ログ電流出力端子に前記ｎビットのディジタル入力端子
に入力されるディジタル信号に対応したアナログ出力電
圧を得ることを特徴とするＤ／Ａ変換装置。 - 【請求項２】 前記差動スイッチ回路は、電源端子また
は接地端子にソース電極端を接続し、ゲート電極を前記
バイアス電圧入力に接続される第１の停電流用ＭＯＳト
ランジスタもしくは、この第１の定電流用ＭＯＳトラン
ジスタを複数直列接続した、第１〜第ｍ（ｍ＞０の整
数）の定電流用ＭＯＳトランジスタと、さらに前記第１
の定電流用ＭＯＳトランジスタもしくは前記定電流用Ｍ
ＯＳトランジスタ中の第ｍの定電流用ＭＯＳトランジス
タのドレイン電極端には前記第１の定電流用ＭＯＳトラ
ンジスタと同一の導電性チャネルを形成する第１及び第
２のＭＯＳトランジスタのソース電極を互いに接続し、
前記第１及び第２のＭＯＳトランジスタの残りのゲート
電極には、それぞれ、前記相反する差動入力の一方が入
力され、残りのドレイン電極には前記第１及び第２のＭ
ＯＳスイッチトランジスタと同一の導電性チャネルを形
成する第１及び第２の定バイアスＭＯＳトランジスタの
ソース電極をそれぞれ接続し、前記第１及び第２の定バ
イアスＭＯＳトランジスタのドレイン電極端をそれぞれ
前記相反する２つの電流出力端子とし残りのゲート電極
を、前記基準電圧入力とし前記基準電圧入力の電位に前
記第１および第２の定バイアスＭＯＳトランジスタを常
に導通状態とするような電位が入力されることを特徴と
する請求項１記載のＤ／Ａ変換装置。 - 【請求項３】 前記基準電圧源回路は、前記単位電流生
成回路それぞれに独立して構成され前記基準電圧源回路
の基準電圧出力は、電源電位および接地電位のそれぞれ
とは異なるほぼ等しい電圧が出力されることを特徴とす
る請求項１記載のＤ／Ａ変換装置。 - 【請求項４】 前記基準電圧源回路は、前記定電流用Ｍ
ＯＳトランジスタと逆の導電チャネルを形成する定電流
源ＭＯＳトランジスタと負荷用ＭＯＳトランジスタもし
くは負荷用抵抗とで構成され、前記定電流源ＭＯＳトラ
ンジスタのソース電極は前記第１の定電流用ＭＯＳトラ
ンジスタのソース電極端が接続されている電源端子もし
くは接地端子とは極性を逆にして接続され、前記定電流
源ＭＯＳトランジスタのゲート電極とドレイン電極は短
絡接続として前記ドレイン電極を基準電圧出力とし、前
記ドレイン電極と前記第１の定電流用ＭＯＳトランジス
タのソース電極端とが接続される電源端子ないし接地端
子と同一の電源端子もしくは接地端子間には前記負荷用
抵抗の両端または前記定電流源ＭＯＳトランジスタと逆
の導電性チャネルを有する前記負荷用ＭＯＳトランジス
タのドレイン電極およびソース電極端がそれぞれ接続さ
れ、前記負荷用ＭＯＳトランジスタの残りのゲート電極
には、前記定電流源ＭＯＳトランジスタのソース電極の
電位とほぼ同一の電位が入力されることを特徴とする請
求項１記載のＤ／Ａ変換装置。
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- 1995-12-28 EP EP95120674A patent/EP0720300B1/en not_active Expired - Lifetime
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