JPH08190786A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＢＩテストで検出された不良アドレスに対応
するメモリセルを容易に特定することができる半導体記
憶装置を提供する。 【構成】 すべてのメモリアレイ領域ＭＡに同一構成の
メモリアレイブロックＭＫを配置する。ＩＯ線制御回路
２は、対応のローカル信号入出力線対ＬＩＯ，／ＬＩＯ
の一端が上段のメモリアレイ領域ＭＡの偶数番のビット
線対ＢＬＰ′に接続されたか下段のメモリアレイ領域Ｍ
Ａの奇数番のビット線対ＢＬＰに接続されたかに応じ
て、そのローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１
の他端を逆相または正相でグローバル信号入出力線対Ｇ
ＩＯ，／ＧＩＯの一端に接続する。すべてのメモリアレ
イ領域ＭＡのメモリアレイブロックＭＫが同一の構成で
あるので、不良アドレスに対応するメモリセルを容易に
特定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、電気的にデータの書換えが可能な半導体記憶
装置に関する。

【０００２】

【従来の技術】図８は従来の４Ｍビットのダイナミック
ランダムアクセスメモリ（以下、ＤＲＡＭと略記する）
の構成を示す回路ブロック図である。図８を参照して、
このＤＲＡＭは、制御信号入力端子５０〜５３、データ
信号入出力端子群５４、アドレス信号入力端子群５５を
備える。また、このＤＲＡＭは、クロック発生回路５
６、データ入力バッファ５７、データ出力バッファ５
８、アドレスバッファ５９、コラムデコーダ６０、プリ
デコーダ６１、ロウデコーダ６２および１Ｍビットのメ
モリマット６３を備える。コラムデコーダ６０、ロウデ
コーダ６２およびメモリマット６３は４つのデータ信号
入出力端子ＤＱ１〜ＤＱ４に対応して４組設けられる。

【０００３】クロック発生回路５６は、制御信号入力端
子５０，５１を介して外部から与えられた信号／ＣＡ
Ｓ，／ＲＡＳに基づいて所定の動作モードを選択し、Ｄ
ＲＡＭ全体を制御する。データ入力バッファ５７は、制
御信号入力端子５２を介して外部から与えられた信号／
ＷＥに応答して、データ信号入出力端子群５４から入力
されたデータをグローバル信号入出力線対ＧＩＯ，／Ｇ
ＩＯを介してメモリマット６３に与える。

【０００４】データ出力バッファ５８は、制御信号入力
端子５３を介して外部から与えられた信号／ＯＥに応答
して、メモリマット６３から読出されたデータをデータ
信号入出力端子群５４に与える。

【０００５】アドレスバッファ５９は、アドレス信号入
力端子群５５を介して外部から与えられたアドレス信号
Ａ０〜Ａ９に応答して、コラムデコーダ６０にコラムア
ドレス信号ＣＡ０〜ＣＡ９，／ＣＡ０〜／ＣＡ９を与
え、メモリマット６３にコラムアドレス信号／ＣＡ０，
ＣＡ０を与え、プリデコーダ６１にロウアドレス信号Ｒ
Ａ０〜ＲＡ９，／ＲＡ０〜／ＲＡ９を与える。

【０００６】コラムデコーダ６０は、アドレスバッファ
５９から与えられたコラムアドレス信号ＣＡ１〜ＣＡ
９，／ＣＡ１〜／ＣＡ９に応答して、メモリマット６３
の５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１のうちの
１本を選択する。

【０００７】プリデコーダ６１は、アドレスバッファ５
９から与えられたロウアドレス信号ＲＡ０〜ＲＡ９，／
ＲＡ０〜／ＲＡ９と、クロック発生回路５６から与えら
れた活性化信号ＸＡＤＥとに応答して、ロウデコーダ６
２にプリデコード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜
ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７を
与えるともに、メモリマット６３にプリデコード信号Ａ
ＸＤ０〜ＡＸＤ７を与える。

【０００８】プリデコーダ６１は、図９〜図１２に示す
ように、２４個のＡＮＤゲート６１ａ〜６１ｘを含む。
各ＡＮＤゲート６１ａ〜６１ｘは、直列接続されたＮＡ
ＮＤゲートおよびインバータを含む。ロウアドレス信号
ＲＡ０，ＲＡ１，／ＲＡ０，／ＲＡ１のうちのいずれか
２つの信号と活性化信号ＸＡＤＥとが「Ｈ」レベルにな
ったときプリデコード信号ＡＸＡ０〜ＡＸＡ３のうちの
いずれか１つの信号が活性化レベルである「Ｈ」レベル
となる。ロウアドレス信号ＲＡ２，ＲＡ３，／ＲＡ２，
／ＲＡ３のうちのいずれか２つの信号が「Ｈ」レベルと
なったときプリデコード信号ＡＸＢ０〜ＡＸＢ３のうち
のいずれか１つの信号が活性化レベルである「Ｈ」レベ
ルとなる。ロウアドレス信号ＲＡ４，ＲＡ５，ＲＡ６，
／ＲＡ４，／ＲＡ５，／ＲＡ６のうちのいずれか３つの
信号が「Ｈ」レベルになったときプリデコード信号ＡＸ
Ｃ０〜ＡＸＣ７のうちのいずれか１つの信号が活性化レ
ベルである「Ｈ」レベルとなる。ロウアドレス信号ＲＡ
７，ＲＡ８，ＲＡ９，／ＲＡ７，／ＲＡ８，／ＲＡ９の
うちのいずれか３つの信号が「Ｈ」レベルになったとき
プリデコード信号ＡＸＤ０〜ＡＸＤ７のうちのいずれか
１つの信号が活性化レベルである「Ｈ」レベルとなる。

【０００９】ロウデコーダ６２は、プリデコーダ６１か
ら与えられたプリデコード信号ＡＸＡ０〜ＡＸＡ３，Ａ
ＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜Ａ
ＸＤ７に応答して、メモリマット６３の１０２４本のワ
ード線ＷＬ０〜ＷＬ１０２３のうちの１本を選択する。

【００１０】メモリマット６３は、アドレスバッファ５
９から与えられたコラムアドレス信号ＣＡ０，／ＣＡ０
と、プリデコーダ６１から与えられたプリデコード信号
ＡＸＤ０〜ＡＸＤ７と、クロック発生回路５６から与え
られた信号Ｓ０，／ＩＯＥＱとに応答して、コラムデコ
ード６０およびロウデコーダ６２によって選択されたメ
モリセルをグローバル信号入出力線対ＧＩＯ，／ＧＩＯ
に接続する。

【００１１】図１３は図８に示したＤＲＡＭのチップレ
イアウトを示す図である。図１３において、４つのメモ
リマット６３は、それぞれ長方形のチップの４隅に設け
られる。４つのロウデコーダ６２は、それぞれ４つのメ
モリマット６３の長辺に沿って設けられる。４つのコラ
ムデコード６０は、それぞれ４つのメモリマット６３の
短辺に沿って設けられる。チップの中央部の周辺回路領
域６４には、図８に示したクロック発生回路５６などが
設けられる。

【００１２】図１４は図８および図１３に示したメモリ
マット６３の構成を示す回路ブロック図である。図１４
を参照して、メモリマット６３は、９つのセンスアンプ
領域ＳＡ０〜ＳＡ８と、それらの間に設けられた８つの
メモリアレイ領域ＭＡ０〜ＭＡ７と、センスアンプ領域
ＳＡ０〜ＳＡ８およびメモリアレイ領域ＭＡ0 〜ＭＡ７
を横切るように配置されたグローバル信号入出力線対Ｇ
ＩＯ，／ＧＩＯとを含む。

【００１３】メモリアレイ領域ＭＡ０，ＭＡ２，ＭＡ
４，ＭＡ６には、それぞれ８つのメモリアレイブロック
ＭＫが設けられる。メモリアレイ領域ＭＡ１，ＭＡ３，
ＭＡ５，ＭＡ７には、それぞれ８つのメモリアレイブロ
ック／ＭＫが設けられる。

【００１４】図１５は図１４に示したメモリアレイブロ
ックＭＫの構成を示す一部省略した回路ブロック図であ
る。図１５を参照して、このメモリアレイブロックＭＫ
は、いわゆる交互可変型セル配置構造をしており、１２
８本のワード線ＷＬ０〜ＷＬ１２７と、２５６本のビッ
ト線ＢＬ０，／ＢＬ０〜／ＢＬ６３，ＢＬ６３；ＢＬ
０′，／ＢＬ０′〜／ＢＬ６３′，ＢＬ６３′と、２本
のワード線ＷＬと１本のビット線ＢＬとの交差部に周期
的に配置されたメモリセル対ＭＣＰとを含む。

【００１５】メモリセル対ＭＣＰは、図１６に示すよう
に、２本のワード線ＷＬのうちの一方のワード線ＷＬと
ビット線ＢＬに接続されたメモリセルＭＣと、他方のワ
ード線ＷＬとビット線ＢＬに接続されたメモリセルＭＣ
とを含む。メモリセルＭＣは、アクセス用のトランジス
タＱと情報記憶用のキャパシタＣとを含む。

【００１６】８ｎ＋１（ｎは０から３１までの整数であ
る）番と８ｎ＋３番のビット線、８ｎ＋２番と８ｎ＋４
番のビット線、８ｎ＋７番と８ｎ＋５番のビット線およ
び８ｎ＋８番と８ｎ＋６番のビット線の各々がビット線
対を構成している。

【００１７】１番目のビット線ＢＬ０と、４ｍ＋１（ｍ
は０から３１までの整数である）番および４ｍ＋２番の
ワード線ＷＬ０，ＷＬ１；…との交差部の各々にメモリ
セル対ＭＣＰが配置される。２番目のビット線ＢＬ０′
と、４ｍ＋２番および４ｍ＋３番のワード線ＷＬ１，Ｗ
Ｌ２；…との交差部の各々にメモリセル対ＭＣＰが配置
される。３番目のビット線／ＢＬ０と、４ｍ＋３番およ
び４ｍ＋４番のワード線ＷＬ２，ＷＬ３；…との交差部
の各々にメモリセル対ＭＣＰが配置される。４番目のビ
ット線／ＢＬ０と、４ｍ＋１番および４ｍ＋４番のワー
ド線ＷＬ０，ＷＬ３；…との交差部の各々にメモリセル
対ＭＣＰが配置される。以下、同じ周期でメモリセル対
ＭＣＰが１本のビット線ＢＬと２本のワード線ＷＬの交
差部に配置される。

【００１８】奇数番のビット線ＢＬ，／ＢＬはメモリア
レイブロックＭＫの上端に設けられたアレイ選択ゲート
ＳＡＧに接続され、偶数番のビット線ＢＬ′，／ＢＬ′
はメモリアレイブロックＭＫの下端に設けられたアレイ
選択ゲートＳＡＧ′に接続される。アレイ選択ゲートＳ
ＡＧ，ＳＡＧ′は、それぞれアレイ選択信号Ｓ１，Ｓ
１′によって制御される。アレイ選択ゲートＳＡＧ，Ｓ
ＡＧ′は、通常時（スタンバイ時）は閉じられており、
メモリアレイブロックＭＫが選択されたときは、メモリ
アレイブロックＭＫのビット線延在方向に隣接するメモ
リアレイブロック／ＭＫのアレイ選択ゲートＳＡＧまた
はＳＡＧ′が開放される。

【００１９】なお、ダミーワード線ＤＷＬ０，ＤＷＬ１
と、ダミービット線ＤＢＬ０，ＤＢＬ１は、製造時の歩
留りの向上のために設けられているものであり、データ
の書込および読出には使用されない。

【００２０】メモリアレイブロック／ＭＫは、図１７に
示すように、図１５で示したメモリアレイブロックＭＫ
をミラー反転した構成になっている。

【００２１】また、センスアンプ領域ＳＡ０〜ＳＡ８の
各々には、８つのセンスアンプブロックＳＫと、８つの
センスアンプブロックＳＫによって共用されるローカル
信号入出力線対ＬＩＯ，／ＬＩＯと、センスアンプブロ
ック制御回路７１と、ＩＯ線制御回路７２または７２′
と、メモリアレイ制御回路７３とが設けられる。

【００２２】センスアンプ領域ＳＡ０のセンスアンプブ
ロックＳＫは、メモリアレイ領域ＭＡ０のメモリアレイ
ブロックＭＫの奇数番のビット線対ＢＬＰに接続され
る。センスアンプ領域ＳＡ１のセンスアンプブロックＳ
Ｋは、メモリアレイ領域ＭＡ０のメモリアレイブロック
ＭＫとメモリアレイ領域ＭＡ１のメモリアレイブロック
／ＭＫの偶数番のビット線対ＢＬＰ′に接続される。セ
ンスアンプ領域ＳＡ２のセンスアンプブロックＳＫは、
メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫ
とメモリアレイ領域ＭＡ２のメモリアレイブロックＭＫ
の奇数番のビット線対ＢＬＰに接続される。以下、同様
である。

【００２３】センスアンプ領域ＳＡ１のコラム選択線Ｃ
ＳＬ０〜ＣＳＬ６３に対応するセンスアンプブロックＳ
Ｋは、図１８に示すように、６４個のビット線制御回路
７４．０〜７４．６３と、ＩＯ線プリチャージ回７５と
を含む。ビット線制御回路７４．０〜７４．６３は、そ
れぞれメモリアレイ領域ＭＡ０のメモリアレイブロック
ＭＫとメモリアレイ領域ＭＡ１のメモリアレイブロック
／ＭＫとの偶数番のビット線対ＢＬ０′，／ＢＬ０′；
／ＢＬ１′，ＢＬ１′；…；／ＢＬ６３′，ＢＬ６３′
によって共用される。また、ビット線制御回路７４．０
〜７４．６３は、それぞれコラム選択線ＣＳＬ０〜ＣＳ
Ｌ６３に接続される。他のコラム選択線ＣＳＬ６４〜Ｃ
ＳＬ１２７；…；ＣＳＬ４４８〜ＣＳＬ５１１に対応す
るセンスアンプブロックＳＫも同様である。

【００２４】ビット線制御回路７４．０は、図１９に示
すように、Ｎチャネルセンスアンプ８０、Ｐチャネルセ
ンスアンプ８１、ビット線イコライズ回路８２およびコ
ラム選択ゲート８３を含む。

【００２５】Ｎチャネルセンスアンプ８０は、ノード８
４とＳ２Ｎの間に接続されるＮチャネルＭＯＳトランジ
スタ８６と、ノード８５とＳ２Ｎの間に接続されるＮチ
ャネルＭＯＳトランジスタ８７と、ノードＳ２Ｎと接地
電位ライン１０２の間に接続されるＮチャネルＭＯＳト
ランジスタ８８とを含む。ＮチャネルＭＯＳトランジス
タ８６のゲートはノード８５に接続され、ＮチャネルＭ
ＯＳトランジスタ８７のゲートはノード８４に接続され
る。ＮチャネルＭＯＳトランジスタ８８のゲートは活性
化信号Ｓ０Ｎを受ける。

【００２６】Ｐチャネルセンスアンプ８１は、ノード８
４とＳ２Ｐの間に接続されるＰチャネルＭＯＳトランジ
スタ８９と、ノード８５とＳ２Ｐの間に接続されるＰチ
ャネルＭＯＳトランジスタ９０と、ノードＳ２Ｐと電源
電位ライン１００の間に接続されるＰチャネルＭＯＳト
ランジスタ９１とを含む。ＰチャネルＭＯＳトランジス
タ８９のゲートはノード８５に接続され、ＰチャネルＭ
ＯＳトランジスタ９０のゲートはノード８４に接続され
る。ＰチャネルＭＯＳトランジスタ９１のゲートは活性
化信号／Ｓ０Ｐを受ける。

【００２７】ビット線イコライズ回路８２は、ノード８
４とプリチャージ電位ライン１０１の間に接続されたＮ
チャネルＭＯＳトランジスタ９２と、ノード８５とプリ
チャージ電位ライン１０１の間に接続されたＮチャネル
ＭＯＳトランジスタ９３と、ノード８４と８５の間に接
続されたＮチャネルＭＯＳトランジスタ９４を含む。Ｎ
チャネルＭＯＳトランジスタ９２〜９４のゲートは、と
もにビット線イコライズ信号ＢＬＥＱを受ける。プリチ
ャージ電位ライン１０１には、プリチャージ電位ＶＢＬ
（＝Ｖｃｃ／２）が印加される。

【００２８】コラム選択ゲート８３はＮチャネルＭＯＳ
トランジスタ９５，９６を含む。ＮチャネルＭＯＳトラ
ンジスタ９５はノード８４とローカル信号入出力線ＬＩ
Ｏ１の間に接続され、ＮチャネルＭＯＳトランジスタ９
６はノード８５とローカル信号入出力線／ＬＩＯ１の間
に接続される。ＮチャネルＭＯＳトランジスタ９５，９
６のゲートは、ともにコラム選択線ＣＳＬ０に接続され
る。

【００２９】ノード８４はメモリアレイ領域ＭＡ０とＭ
Ａ１のビット線ＢＬ０′に接続され、ノード８５はメモ
リアレイ領域ＭＡ０とＭＡ１のビット線／ＢＬ０′に接
続される。他の奇数番のビット線制御回路７４．０，７
４．２，…，７４．６２も同様である。

【００３０】図２０はビット線制御回路７４．１の構成
を示す回路図である。ビット線制御回路７４．１の回路
構成は図１９で示したビット線制御回路７４．０と同様
であるが、コラム選択ゲート８３およびノード８４，８
５の接続先が異なる。すなわち、コラム選択ゲート８３
のＮチャネルＭＯＳトランジスタ９５はノード８４とロ
ーカル信号入出力線／ＬＩＯ１の間に接続され、Ｎチャ
ネルＭＯＳトランジスタ９６はノード８５とローカル信
号入出力線ＬＩＯ１の間に接続され、ＮチャネルＭＯＳ
トランジスタ９５，９６のゲートは、ともにコラム選択
線ＣＳＬ１に接続される。ノード８４はメモリアレイ領
域ＭＡ０とＭＡ１のビット線／ＢＬ１′に接続され、ノ
ード８５はメモリアレイ領域ＭＡ０とＭＡ１のビット線
ＢＬ１′に接続される。他の偶数番のビット線制御回路
７４．１，７４．３，…，７４．６３も同様である。

【００３１】ＩＯ線プリチャージ回路７５は、各ビット
線制御回路７４．０〜７４．６３のＮチャネルセンスア
ンプ８０のノードＳ２Ｎとローカル信号入出力線ＬＩＯ
１との間に直列接続されたＮチャネルＭＯＳトランジス
タ７６，７７と、各ビット線制御回路７４．０〜７４．
６３のＰチャネルセンスアンプ８１のノードＳ２Ｐとロ
ーカル信号入出力線／ＬＩＯ１の間に直列接続されたＰ
チャネルＭＯＳトランジスタ７８およびＮチャネルＭＯ
Ｓトランジスタ７９とを含む。ＮチャネルＭＯＳトラン
ジスタ７６，７７，７９のゲートはビット線イコライズ
信号ＢＬＥＱを受ける。ＰチャネルＭＯＳトランジスタ
７８のゲートはビット線イコライズ信号の反転信号／Ｂ
ＬＥＱを受ける。ＭＯＳトランジスタ７６と７７の接続
ノードおよびＭＯＳトランジスタ７８と７９の接続ノー
ドは、ともにプリチャージ電位ライン１０１に接続され
る。

【００３２】図２１はセンスアンプ領域ＳＡ１のセンス
アンプブロック制御回路７１の構成を示す回路図であ
る。図２１を参照して、このセンスアンプブロック制御
回路７１は、ＮＯＲゲート１００、ＮＡＮＤゲート１０
１，１０２およびインバータ１０３〜１１１を含む。Ｎ
ＯＲゲート１００は、プリデコード信号ＡＸＤ０，ＡＸ
Ｄ１を受け、ＮＡＮＤゲート１０１，１０２の一方入力
ノードは、ともにセンスアンプ活性化信号Ｓ０を受け
る。

【００３３】ＮＯＲゲート１００の出力は、インバータ
１０３、ＮＡＮＤゲート１０１およびインバータ１０４
〜１０６によって遅延され信号Ｓ０Ｎとなる。信号Ｓ０
Ｎは、さらにＮＡＮＤゲート１０２およびインバータ１
０７，１０８によって遅延され信号／Ｓ０Ｐとなる。ま
た、ＮＯＲゲート１００の出力は、インバータ１０９，
１１０によって遅延され、信号ＢＬＥＱとなる。また、
ＮＯＲゲート１００の出力は、インバータ１１１によっ
て遅延され、信号／ＢＬＥＱとなる。これらの信号Ｓ０
Ｎ，／Ｓ０Ｐ，ＢＬＥＱ，／ＢＬＥＱは、２つのプリデ
コード信号ＡＸＤ０，ＡＸＤ１のいずれか一方と、セン
スアンプ活性化信号Ｓ０とが活性化レベルである「Ｈ」
レベルになったとき、センスアンプ領域ＳＡ１のセンス
アンプブロックＳＫの各々に与えられる。

【００３４】プリデコード信号ＡＸＤ０，ＡＸＤ１は、
それぞれメモリアレイ領域ＭＡ０，ＭＡ１が選択された
ことを示す信号である。センスアンプ領域ＳＡ１は、メ
モリアレイ領域ＭＡ０とＭＡ１によって共用されるの
で、メモリアレイ領域ＭＡ０とＭＡ１のいずれか一方が
選択され、かつセンスアンプ活性化信号Ｓ０が活性化レ
ベルである「Ｈ」レベルになったときセンスアンプブロ
ックＳＫが活性化されるようにしたものである。

【００３５】他のセンスアンプ領域ＳＡ０，ＳＡ２〜Ｓ
Ａ８のセンスアンプブロック制御回路７１も同様であ
る。ただし、センスアンプブロックＳＡ０のセンスアン
プブロック制御回路７１は、信号ＡＸＤ０およびＳ０が
活性化レベルである「Ｈ」レベルになったことに応じ
て、信号Ｓ０Ｎ，／Ｓ０Ｐ，ＢＬＥＱ，／ＢＬＥＱを出
力する。また、センスアンプ領域ＳＡ８のセンスアンプ
ブロック制御回路７１は、信号ＡＸＤ７およびＳ０が活
性化レベルである「Ｈ」レベルになったことに応じて、
信号Ｓ０Ｎ，／Ｓ０Ｐ，ＢＬＥＱ，／ＢＬＥＱを出力す
る。

【００３６】図２２はセンスアンプ領域ＳＡ１のＩＯ線
制御回路７２′の構成を示す回路図である。図２２を参
照して、このＩＯ線制御回路７２′は、ＮＯＲゲート１
１２，１１３、ＮチャネルＭＯＳトランジスタ１１４，
１１５、トランスファーゲート１１６，１１８およびイ
ンバータ１１７，１１８を含む。ＮチャネルＭＯＳトラ
ンジスタ１１４は、ローカル信号入出力線／ＬＩＯ１の
一端とグローバル信号入出力線ＧＩＯの一端の間に接続
される。ＮチャネルＭＯＳトランジスタ１１５は、ロー
カル信号入出力線ＬＩＯ１の一端とグローバル信号入出
力線／ＧＩＯの一端の間に接続される。すなわちローカ
ル信号入出力線対ＬＩＯ１，／ＬＩＯ１とグローバル信
号入出力線対ＧＩＯ，／ＧＩＯはＮチャネルＭＯＳトラ
ンジスタ１１４，１１５を介して逆相で接続される。こ
の理由は後で詳細に説明される。

【００３７】ＮＯＲゲート１１２はプリデコード信号Ａ
ＸＤ０，ＡＸＤ１を受ける。ＮＯＲゲート１１３はＮＯ
Ｒゲート１１２の出力とコラムアドレス信号ＣＡ０を受
ける。ＮＯＲゲート１１３の出力は、ＮチャネルＭＯＳ
トランジスタ１１４，１１５のゲートに与えられる。

【００３８】トランスファーゲート１１６はローカル信
号入出力線対ＬＩＯ１と／ＬＩＯ１の間に接続される。
信号／ＩＯＥＱは、トランスファーゲート１１６のＰチ
ャネルＭＯＳトランジスタ側のゲート１１６ａに入力さ
れるとともに、インバータ１１７を介してトランスファ
ーゲート１１６のＮチャネルＭＯＳトランジスタ側のゲ
ート１１６ｂに入力される。

【００３９】トランスファーゲート１１８はグローバル
信号入出力線対ＧＩＯと／ＧＩＯの間に接続される。信
号／ＩＯＥＱは、トランスファーゲート１１８のＰチャ
ネルＭＯＳトランジスタ側のゲート１１８ａに入力され
るとともに、インバータ１１９を介してトランスファー
ゲート１１８のＮチャネルＭＯＳトランジスタ側のゲー
ト１１８ｂに入力される。

【００４０】プリデコード信号ＡＸＤ０，ＡＸＤ１は、
それぞれメモリアレイ領域ＭＡ０，ＭＡ１を選択する信
号である。コラムアドレス信号ＧＡ０は、奇数番のビッ
ト線対ＢＬＰを選択する信号である。プリデコード信号
ＡＸＤ０とＡＸＤ１のいずれか一方が活性化レベルであ
る「Ｈ」レベルとなり、かつコラムアドレス信号ＣＡ０
が非活性化レベルである「Ｌ」レベルになったときＮチ
ャネルＭＯＳトランジスタ１１４，１１５が導通するよ
うにしたのは、ローカル信号入出力線対ＬＩＯ１，／Ｌ
ＩＯ１がメモリアレイ領域ＭＡ０の偶数番のビット線対
ＢＬＰ′とメモリアレイ領域ＭＡ１の偶数番のビット線
対ＢＬＰ′とで共用されるからである。

【００４１】センスアンプ領域ＳＡ３，ＳＡ５，ＳＡ７
のセンスアンプブロック制御回路７２′も同様である。

【００４２】図２３はセンスアンプ領域ＳＡ２のＩＯ線
制御回路７２の構成を示す回路図である。図２３を参照
して、このＩＯ線制御回路７２が図２２で示したＩＯ線
制御回路７２′と異なる主な点は、ＮチャネルＭＯＳト
ランジスタ１１４がローカル信号入出力線ＬＩＯ２の一
端とグローバル信号入出力線ＧＩＯの一端の間に接続さ
れ、ＮチャネルＭＯＳトランジスタ１１５がローカル信
号入出力線／ＬＩＯ２の一端とグローバル信号入出力線
／ＧＩＯの一端の間に接続され、ローカル信号入出力線
対ＬＩＯ２，／ＬＩＯ２とグローバル信号入出力線対Ｇ
ＩＯ，／ＬＩＯ２が正相で接続されている点である。ま
た、ＮＯＲゲート１１２はプリデコード信号ＡＸＤ１，
ＡＸＤ２を受け、ＮＯＲゲート１１３はＮＯＲゲート１
１２の出力とコラムアドレス信号／ＣＡ０を受ける。

【００４３】プリデコード信号ＡＸＤ１，ＡＸＤ２は、
それぞれメモリアレイ領域ＭＡ１，ＭＡ２を選択する信
号である。コラムアドレス信号／ＣＡ０は奇数番のビッ
ト線対ＢＬＰを選択する信号である。プリデコード信号
ＡＸＤ１とＡＸＤ２のいずれか一方が活性化レベルであ
る「Ｈ」レベルとなり、かつコラムアドレス信号／ＣＡ
０が活性化レベルである「Ｌ」レベルになったときＮチ
ャネルＭＯＳトランジスタ１１４，１１５が導通するよ
うにしたのは、ローカル信号入出力線対ＬＩＯ２，／Ｌ
ＩＯ２がメモリアレイ領域ＭＡ１の奇数番のビット線対
ＢＬＰとメモリアレイ領域ＭＡ２の奇数番のビット線対
ＢＬＰとで共用されるからである。

【００４４】センスアンプ領域ＳＡ０，ＳＡ４，ＳＡ
６，ＳＡ８のＩＯ線制御回路７２も同様である。ただ
し、センスアンプ領域ＳＡ０のＩＯ線制御回路７２は信
号ＡＸＤ０，／ＣＡ０によって活性化され、センスアン
プ領域ＳＡ８のＩＯ線制御回路７２は信号ＡＸＤ７，／
ＣＡ０によって活性化される。

【００４５】図２４はセンスアンプ領域ＳＡ１のメモリ
アレイブロック制御回路７３の構成を示す回路図であ
る。図２４を参照して、このメモリアレイブロック制御
回路７３はインバータ１２０〜１２５を含む。プリデコ
ード信号ＡＸＤ０は、インバータ１２０〜１２２によっ
て遅延され反転されてアレイ選択信号Ｓ１′となる。プ
リデコード信号ＡＸＤ２は、インバータ１２３〜１２５
によって遅延され反転されてアレイ選択信号Ｓ１とな
る。アレイ選択信号Ｓ１′，Ｓ１は、それぞれメモリア
レイ領域ＭＡ１のメモリアレイブロック／ＭＫのアレイ
選択ゲートＳＡＧ′，ＳＡＧに入力される。

【００４６】すなわち、プリデコード信号ＡＸＤ１が活
性化レベルである「Ｈ」レベルとなって、メモリアレイ
領域ＭＡ１のメモリアレイブロック／ＭＫが選択された
ときに、メモリアレイ領域ＭＡ０のメモリアレイブロッ
クＭＫのアレイ選択ゲートＳＡＧ′とメモリアレイ領域
ＭＡ２のメモリアレイブロックＭＫのアレイ選択ゲート
ＳＡＧが遮断される。そして、メモリアレイ領域ＭＡ
０，ＭＡ２のメモリアレイブロックＭＫとセンスアンプ
領域ＳＡ１，ＳＡ２のセンスアンプブロックＳＫとが遮
断される。

【００４７】また、プリデコード信号ＡＸＤ２が活性化
レベルである「Ｈ」レベルとなって、メモリアレイ領域
ＭＡ２のメモリアレイブロックＭＫが選択されたとき
は、メモリアレイ領域ＭＡ１のメモリアレイブロック／
ＭＫのアレイ選択ゲートＳＡＧとメモリアレイ領域ＭＡ
３のメモリアレイブロック／ＭＫのアレイ選択ゲートＳ
ＡＧ′が遮断される。そして、メモリアレイ領域ＭＡ
１，ＭＡ３のメモリアレイブロック／ＭＫとセンスアン
プ領域ＳＡ２，ＳＡ３のセンスアンプブロックＳＡとが
遮断される。

【００４８】他のセンスアンプ領域ＳＡ０，ＳＡ２〜Ｓ
Ａ７のメモリアレイブロック制御回路７３も同様であ
る。ただし、センスアンプ領域ＳＡ０のメモリアレイブ
ロック制御回路７３は、メモリアレイ領域ＭＡ１のメモ
リアレイブロック／ＭＫが選択されたときのみメモリア
レイ領域ＭＡ０のメモリアレイブロックＭＫのアレイ選
択ゲートＳＡＧ′を遮断する。また、センスアンプ領域
ＳＡ７のメモリアレイブロック制御回路７３は、メモリ
アレイ領域ＭＡ６のメモリアレイブロックＭＫが選択さ
れたときのみメモリアレイ領域ＭＡ７のメモリアレイブ
ロック／ＭＫのアレイ選択ゲートＳＡＧ′を遮断する。
メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫと
メモリアレイ領域ＭＡ７のメモリアレイブロック／ＭＫ
のアレイ選択ゲートＳＡＧは常に導通状態にある。

【００４９】図２５は図８〜図２４で示したＤＲＡＭの
動作を説明するためのタイムチャートである。以下、図
８〜図２５を参照して、このＤＲＡＭの読出動作につい
て説明する。

【００５０】まず、制御信号入力端子５１に与えられる
信号／ＲＡＳが活性化レベルである「Ｌ」レベルになる
と、クロック発生回路５６がアドレスバッファ５９を活
性化させる。アドレスバッファ５９は、アドレス信号入
力端子群５５からアドレス信号Ａ０〜Ａ９を取込み、ロ
ウアドレス信号ＲＡ０〜ＲＡ９，／ＲＡ０〜／ＲＡ９を
プリデコーダ６１に与える。

【００５１】次いで、クロック発生回路５６からの活性
化信号ＸＡＤＥに応答して、プリデコーダ６１はプリデ
コード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，
ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７をロウデコー
ダ６２に与えるとともに、プリデコード信号ＡＸＤ０〜
ＡＸＤ７をメモリマット６３に与える。

【００５２】このときのプリデコード信号ＡＸＡ０〜Ａ
ＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，Ａ
ＸＤ０〜ＡＸＤ７はメモリマット６３のメモリアレイ領
域ＭＡ１のワード線ＷＬ１２８を指定するものであり、
プリデコード信号ＡＸＤ１が活性化レベルである「Ｈ」
レベルであったとすると、センスアンプ領域ＳＡ１，Ｓ
Ａ２のセンスアンプブロック制御回路７１の出力である
ビット線イコライズ信号ＢＬＥＱ，／ＢＬＥＱがそれぞ
れ「Ｌ」レベル，「Ｈ」レベルとなる。これにより、セ
ンスアンプ領域ＳＡ１，ＳＡ２のセンスアンプブロック
ＳＫのビット線イコライズ回路８２のトランジスタ９２
〜９４とＩＯ線プリチャージ回路７５のトランジスタ７
６〜７９が遮断状態となり、ビット線へのデータの読出
しが可能になる。

【００５３】また、プリデコード信号ＡＸＤ１が活性化
レベルである「Ｈ」レベルになったことに応じて、セン
スアンプ領域ＳＡ０のメモリアレイブロック制御回路７
３の出力であるアレイ選択信号Ｓ１′が「Ｌ」レベルに
なってメモリアレイ領域ＭＡ０のメモリアレイブロック
ＭＫとセンスアンプ領域ＳＡ１のセンスアンプブロック
ＳＫが遮断され、センスアンプ領域ＳＡ２のメモリアレ
イブロック制御回路７３の出力であるアレイ選択信号Ｓ
１が「Ｌ」レベルになってメモリアレイ領域ＭＡ２のメ
モリアレイブロックＭＫとセンスアンプ領域ＳＡ２のセ
ンスアンプブロックＳＫが遮断される。

【００５４】また、ロウデコーダ６２がプリデコード信
号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０
〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７に応答して対応のワー
ド線ＷＬ１２８を選択レベルである「Ｈ」レベルに立上
げる。ワード線ＷＬ１２８が「Ｈ」レベルになると、ワ
ード線ＷＬ１２８に接続されているすべてのメモリセル
ＭＣのトランジスタＱが導通し情報記録用のキャパシタ
Ｃに保持されていた電位に応じてビット線ＢＬ，／Ｂ
Ｌ，ＢＬ′，／ＢＬ′の電位が微小量変化する。

【００５５】次いで、クロック発生回路５６の出力であ
るセンスアンプ活性化信号Ｓ０が活性化レベルである
「Ｈ」レベルになると、センスアンプ領域ＳＡ１，ＳＡ
２のセンスアンプブロック制御回路７１の出力である信
号Ｓ０Ｎ，／Ｓ０Ｐがそれぞれ「Ｈ」レベル，「Ｌ」レ
ベルとなる。

【００５６】信号Ｓ０Ｎが「Ｈ」レベルになったことに
応じてＮチャネルセンスアンプ８０が活性化され、信号
／Ｓ０Ｐが「Ｌ」レベルになったことに応じてＰチャネ
ルセンスアンプ８１が活性化され、メモリアレイ領域Ｍ
Ａ１のメモリアレイブロック／ＭＫのすべてのビット線
の電位が増幅され、メモリセルＭＣに記録されていた情
報に応じて「Ｈ」レベルまたは「Ｌ」レベルとなる。

【００５７】次に、アドレスバッファ５９がアドレス信
号入力端子群５５からアドレス信号Ａ０〜Ａ９を取込
み、コラムアドレス信号ＣＡ０〜ＣＡ９，／ＣＡ０〜／
ＣＡ９をコラムデコード６０に与えるとともに、メモリ
マット６３にコラムアドレス信号ＣＡ０，／ＣＡ０を与
える。

【００５８】このときのコラムアドレス信号ＣＡ０〜Ｃ
Ａ９，／ＣＡ０〜／ＣＡ９はメモリアレイ領域ＭＡ１の
２番目のビット線対ＢＬ０′，／ＢＬ０′を指定するも
のでありコラムアドレス信号ＣＡ０は「Ｌ」レベルであ
ったものとすると、センスアンプ領域ＳＡ１のＩＯ線制
御回路７２′のＮチャネルＭＯＳトランジスタ１１４，
１１５が導通する。また、このときクロック発生回路５
６の出力であるＩＯ線イコライズ信号／ＩＯＥＱが非活
性化レベルである「Ｈ」レベルとなりトランスファーゲ
ート１１６，１１８が遮断状態となる。

【００５９】次いでまたは同時に、コラムデコード６０
がコラムアドレス信号ＣＡ１〜ＣＡ９，／ＣＡ１〜／Ｃ
Ａ９に応答して対応のコラム選択線ＣＳＬ０を選択レベ
ルである「Ｈ」レベルに立上げる。コラム選択線ＣＳＬ
０が「Ｈ」レベルになると、メモリアレイ領域ＭＡ０〜
ＭＡ７の１番目のビット線対ＢＬ０，／ＢＬ０と２番目
のビット線対ＢＬ０′，／ＢＬ０′がそれぞれ対応のロ
ーカル信号入出力線対ＬＩＯ，／ＬＩＯに接続される
が、グローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続
されるのはメモリアレイ領域ＭＡ１の２番目のビット線
対ＢＬ０′，／ＢＬ′だけである。

【００６０】データ出力バッファ５８は、グローバル信
号入出力線対ＧＩＯ，／ＧＩＯのデータを保持し、制御
信号入力端子５３に与えられる出力イネーブル信号／Ｏ
Ｅが活性化レベルである「Ｌ」レベルになったことに応
じて、保持したデータを対応の入出力端子（たとえばＤ
Ｑ１）に与える。

【００６１】次に、このようなＤＲＡＭチップの出荷前
に各チップについて行なわれるＢＩ（Ｂｕｒｎ Ｉｎ）
テストについて説明する。

【００６２】ＢＩテストでは、各チップは通常よりも故
障しやすい条件、すなわち通常より高い書込電圧Ｖｔ
（＞Ｖｃｃ）で、かつ高温環境下で駆動され、故障した
チップは排除される。これにより、出荷前に通常の条件
でテストすると故障しないが、出荷後に極めて早い時期
に故障するチップが排除される。また、故障したチップ
は詳細に調査され、そのデータはチップの歩留りの向上
に役立てられる。

【００６３】ところで、このようなＢＩテストを自動的
に行なうテスト装置は、低コスト化のため、ＤＲＡＭチ
ップのすべてのアドレスに同一のデータしか書込めない
ように設計されているものが多い。そのようなテスト装
置を用いた場合、上述のように、ローカル信号入出力線
対ＬＩＯ１，／ＬＩＯ１；…ＬＩＯ７，／ＬＩＯ７を逆
相でグローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続
していないと次のような問題が生じる。

【００６４】図２６は、すべてのローカル信号入出力線
対ＬＩＯ，／ＬＩＯが同相でグローバル信号入出力線対
ＧＩＯ，／ＧＩＯに接続されたＤＲＡＭのメモリマット
６３′を模式的に表わした図である。

【００６５】図２６では、センスアンプ領域ＳＡ１のＩ
Ｏ線制御回路７２が導通状態となりメモリアレイ領域Ｍ
Ａ１のメモリアレイブロック／ＭＫの偶数番のビット線
対ＢＬ０′，／ＢＬ０′；／ＢＬ１′，ＢＬ１′；…が
順次ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１に接
続されてデータ「１」が書込まれ、次いで、センスアン
プ領域ＳＡ２のＩＯ線制御回路７２が導通状態となりメ
モリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫの
奇数番のビット線対ＢＬ０，／ＢＬ０；／ＢＬ１，ＢＬ
１；…が順次ローカル信号入出力線対ＬＩＯ２，／ＬＩ
Ｏ２に接続されてデータ「１」が書込まれた状態が示さ
れる。このときグローバル信号入出力線対ＧＩＯ，／Ｇ
ＩＯの電位は、それぞれＶｔ，０になっている。

【００６６】メモリアレイ領域ＭＡ１のメモリアレイブ
ロック／ＭＫのデータを読出すときには、上述のように
センスアンプ領域ＳＡ１，ＳＡ２のセンスアンプ８０，
８１がすべて活性化され、メモリアレイ領域ＭＡ１のメ
モリアレイブロック／ＭＫのすべてのビット線に書込時
と同じ電位が現れる。

【００６７】このとき隣接する４つのビット線（たとえ
ば／ＢＬ０，／ＢＬ０′，／ＢＬ１，／ＢＬ１′）に同
じ電位０が現れるので、ビット線間のショートを検出す
る能力が低い。

【００６８】そこで、図２７に示すように、ローカル信
号入出力線対ＬＩＯ１，／ＬＩＯ１；ＬＩＯ３，／ＬＩ
Ｏ３；…を逆相でグローバル信号入出力線対ＧＩＯ，／
ＧＩＯに接続し、あるビット線の両側に隣接する２本の
ビット線のうちの少なくとも一方がそのビット線の電位
と異なる電位になるようにして、ビット線間のショート
を検出する能力を高めているのである。

【００６９】

【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍにあっては、メモリアレイ領域ＭＡ０〜ＭＡ７のメモ
リアレイブロックが交互にミラー反転されていたので、
ＢＩテストにおいて不良なアドレスがわかってもそのア
ドレスに対応するメモリセルを特定するのが容易でなか
った。

【００７０】それゆえに、この発明の主たる目的は、す
べてのアドレスに同一のデータしか書込むことができな
い低価格のテスト装置を用いても不良検出能力が高いテ
ストを行なうことができ、かつテストで検出された不良
なアドレスに対応するメモリセルを容易に特定すること
ができる半導体記憶装置を提供することである。

【００７１】

【課題を解決するための手段】この発明の半導体記憶装
置は、電気的にデータの書換えが可能な半導体記憶装置
であって、各々が、行列状に配列された複数のメモリセ
ルと、各行に対応して設けられたワード線と、各列に対
応して設けられたビット線対とを含み、前記ビット線の
延在する方向に配列された複数のメモリアレイブロッ
ク、あるメモリアレイブロックの偶数番のビット線対
と、そのメモリアレイブロックの一方方向に隣接するメ
モリアレイブロックの奇数番のビット線対とに共通に設
けられたローカル信号入出力線対、前記複数のメモリア
レイブロックに共通に設けられたグローバル信号入出力
線対、外部から与えられるアドレス信号に従って、前記
複数のメモリアレイブロックのうちのいずれかのメモリ
アレイブロックと、そのメモリアレイブロックに属する
いずれかのメモリセルとを選択する選択回路、前記選択
回路によって選択されたメモリセルに対応するビット線
対を対応のローカル信号入出力線対の一端に接続する接
続手段、前記接続手段によって前記ローカル信号入出力
線対の一端に接続されたビット線対が前記あるメモリア
レイブロックの偶数番のビット線対であるかそのメモリ
アレイブロックの一方方向に隣接するメモリアレイブロ
ックの奇数番のビット線対であるかに応じて、前記ロー
カル信号入出力線対の他端を逆相または正相で前記グロ
ーバル信号入出力線対の一端に接続する切換手段、およ
び前記グローバル信号入出力線対の他端と外部との間で
データ信号の入出力を行なうためのデータ入出力回路を
備えたことを特徴としている。

【００７２】また、前記複数のメモリアレイブロックの
各々は８×Ｎ本のビット線を含み、８ｎ＋１番と８ｎ＋
３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、
８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と
８ｎ＋６番のビット線の各々が前記ビット線対を構成す
ることとしてもよい。

【００７３】また、前記切換手段は、前記アドレス信号
に含まれる前記あるメモリアレイブロックを選択するた
めのブロック選択信号と偶数番のビット線対を選択する
ための列選択信号の両方が入力されたことに応じて第１
の信号を出力する第１の論理回路と、前記第１の論理回
路から前記第１の信号が出力されたことに応じて、前記
ローカル信号入出力線対の他端を逆相で前記グローバル
信号入出力線対の一端に接続する第１の接続手段と、前
記アドレス信号に含まれる前記あるメモリアレイブロッ
クの一方方向に隣接するメモリアレイブロックを選択す
るためのブロック選択信号と奇数番のビット線対を選択
するための列選択信号の両方が入力されたことに応じて
第２の信号を出力する第２の論理回路と、前記第２の論
理回路から前記第２の信号が出力されたことに応じて、
前記ローカル信号入出力線対の他端を正相で前記グロー
バル信号入出力線対の一端に接続する第２の接続手段と
を含むこととしてもよい。

【００７４】

【作用】この発明の半導体記憶装置にあっては、ローカ
ル信号入出力線対は、隣接する２つのメモリアレイブロ
ックのうちの一方のメモリアレイブロックの偶数番のビ
ット線対と、他方のメモリアレイブロックの奇数番のビ
ット線対とに共通に設けられる。そして、ローカル信号
入出力線対の一端が２つのメモリアレイブロックのうち
の一方または他方に接続されたことに応じて、そのロー
カル信号入出力線対の他端が逆相または正相でグローバ
ル信号入出力線対の一端に接続される。したがって、同
一構成のメモリアレイブロックを配置し、かつ各メモリ
アレイブロックの偶数番のビット線対と奇数番のビット
線対とに互いに反転したデータを書込むことができる。
よって、すべてのアドレスに同時のデータしか書込むこ
とができない低価格のテスト装置を用いても不良検出能
力が高いテストを行なうことができ、かつテストで検出
された不良アドレスに対応するメモリセルを容易に特定
できる。

【００７５】また、各メモリアレイブロックは８×Ｎ本
のビット線を含み、８ｎ＋１番と８ｎ＋３番のビット
線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と
８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番の
ビット線の各々がビット線対を構成することとすると好
適である。

【００７６】また、切換手段は、一方のメモリアレイブ
ロックの偶数番のビット線対が選択されたことに応じて
第１の信号を出力する第１の論理回路と、その第１の信
号に応じてローカル信号入出力線対の他端をグローバル
信号入出力線対の一端に逆相で接続する第１の接続手段
と、他方のメモリアレイブロックの奇数番のビット線対
が選択されたことに応じて第２の信号を出力する第２の
論理回路と、その第２の信号に応じてローカル信号入出
力線対の他端をグローバル信号入出力線対の一端に正相
で接続する第２の接続手段とを含むこととすれば、切換
手段を容易に構成できる。

【００７７】

【実施例】図１は、この発明の一実施例によるＤＲＡＭ
のメモリマット１の構成を示す回路ブロック図である。
図１を参照して、このＤＲＡＭのメモリマット１が図１
４で示したＤＲＡＭのメモリマット６３と異なる点は、
すべてのメモリアレイ領域ＭＡ０〜ＭＡ７に同一構成の
メモリアレイブロックＭＫが配置されている点と、ＩＯ
線制御回路７２または７２′の代わりにＩＯ線制御回路
２が設けられている点である。

【００７８】すべてのメモリアレイ領域ＭＡ０〜ＭＡ７
に同一構成のメモリアレイブロックＭＫが配置されたこ
とに伴い、センスアンプ領域ＳＡ１〜ＳＡ７のセンスア
ンプブロックＳＫは、それぞれ上段のメモリアレイ領域
ＭＡ０〜ＭＡ６のメモリアレイブロックＭＫの偶数番の
ビット線対ＢＬＰ′と、下段のメモリアレイ領域ＭＡ１
〜ＭＡ７のメモリアレイブロックＭＫの奇数番のビット
線対ＢＬＰとで共用される。

【００７９】図２はセンスアンプ領域ＳＡ１のコラム選
択線ＣＳＬ０〜ＣＳＬ６３に対応するセンスアンプブロ
ックＳＫの構成を示す回路ブロック図、図３はセンスア
ンプ領域ＳＡ１のコラム選択線ＣＳＬ０に対応するビッ
ト線制御回路７４．０の構成を示す回路図、図４はセン
スアンプ領域ＳＡ１のコラム選択線ＣＳＬ１に対応する
ビット線制御回路７４．１の構成を示す回路図であっ
て、それぞれ従来のＤＲＡＭを示す図１８、図１９、図
２０と対比される図である。

【００８０】図２〜図４を参照して、コラム選択線ＣＳ
Ｌ０に対応するビット線制御回路７４．０はメモリアレ
イ領域ＭＡ０の２番目のビット線対ＢＬ０′，／ＢＬ
０′とメモリアレイ領域ＭＡ１の１番目のビット線対Ｂ
Ｌ０，／ＢＬ０とで共用される。コラム選択線ＣＳＬ１
に対応するビット線制御回路７４．１はメモリアレイ領
域ＭＡ０の４番目のビット線対ＢＬ１′，／ＢＬ１′と
メモリアレイ領域ＭＡ１の３番目のビット線対ＢＬ１，
／ＢＬ１とで強要される。ビット線制御回路７４．２〜
７４．６３も同様である。

【００８１】図５はセンスアンプ領域ＳＡ１のＩＯ線制
御回路２の構成を示す回路図であって、従来のＤＲＡＭ
を示す図２２と対比される図である。

【００８２】図５を参照して、このＩＯ線制御回路２
は、ＮチャネルＭＯＳトランジスタ３〜６、インバータ
７，９，１１７，１１９、ＮＯＲゲート８，１０および
トランスファーゲート１１６，１１８を含む。

【００８３】ＮチャネルＭＯＳトランジスタ３は、ロー
カル信号入出力線／ＬＩＯ１の一端とグローバル信号入
出力線ＧＩＯの一端の間に接続される。ＮチャネルＭＯ
Ｓトランジスタ４は、ローカル信号入出力線ＬＩＯ１の
一端とグローバル信号入出力線／ＧＩＯの一端の間に接
続される。ＮチャネルＭＯＳトランジスタ５はローカル
信号入出力線ＬＩＯ１の一端とグローバル信号入出力線
ＧＩＯの一端の間に接続される。ＮチャネルＭＯＳトラ
ンジスタ６はローカル信号入出力線／ＬＩＯ１の一端と
グローバル信号入出力線／ＧＩＯの一端の間に接続され
る。すなわち、ローカル信号入出力線対ＬＩＯ１，／Ｌ
ＩＯ１はＮチャネルＭＯＳトランジスタ３，４を介して
グローバル信号入出力線対ＧＩＯ，／ＧＩＯに逆相で接
続され、ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１
はＮチャネルＭＯＳトランジスタ５，６を介してグロー
バル信号入出力線対ＧＩＯ，スライドＧＩＯに正相で接
続される。

【００８４】プリデコード信号ＡＸＤ０がインバータ７
を介してＮＯＲゲート８の一方入力ノードに入力され、
コラムアドレス信号ＣＡ０がＮＯＲゲート８の他方入力
ノードに入力される。ＮＯＲゲート８の出力はＮチャネ
ルＭＯＳトランジスタ３，４のゲートに入力される。

【００８５】プリデコード信号ＡＸＤ１がインバータ９
を介してＮＯＲゲート１０の一方入力ノードに入力さ
れ、コラムアドレス信号／ＣＡ０がＮＯＲゲート１０の
他方入力ノードに入力される。ＮＯＲゲート１０の出力
はＮチャネルＭＯＳトランジスタ５，６のゲートに入力
される。トランスファーゲート１１６，１１８およびイ
ンバータ１１７，１１９は図２２のＩＯ線制御回路７
２′と同様に接続される。

【００８６】メモリアレイ領域ＭＡ０のメモリアレイブ
ロックＭＫを選択する信号ＡＸＤ０が活性化レベルの
「Ｈ」レベルとなり、かつ奇数番のビット線対を選択す
る信号ＣＡ０が非活性化レベルの「Ｌ」レベルとなった
とき、ＮＯＲゲート８は「Ｈ」レベルを出力しＮチャネ
ルＭＯＳトランジスタ３，４を導通させる。すなわち、
メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫの
偶数番のビット線対ＢＬ′，／ＢＬ′はローカル信号入
出力線対ＬＩＯ１，／ＬＩＯ１を介してグローバル信号
入出力線対ＧＩＯ，／ＧＩＯに逆相で接続される。

【００８７】また、メモリアレイ領域ＭＡ１のメモリア
レイブロックＭＫを選択する信号ＡＸＤ１が活性化レベ
ルの「Ｈ」レベルとなり、かつ奇数番のビット線対を選
択する信号／ＣＡ０が活性化レベルの「Ｌ」レベルとな
ったとき、ＮＯＲゲート１０は「Ｈ」レベルを出力しＮ
チャネルＭＯＳトランジスタ５，６を導通させる。すな
わち、メモリアレイ領域ＭＡ１のメモリアレイブロック
ＭＫの奇数番のビット線対ＢＬ，／ＢＬはローカル信号
入出力線対ＬＩＯ１，／ＬＩＯ１を介してグローバル信
号入出力線対ＧＩＯ，／ＧＩＯに正相で接続される。

【００８８】図６および図７は、ＢＩテスト時のメモリ
マット１を模式的に表わした図であって、図２７と対比
される図である。

【００８９】図６では、センスアンプ領域ＳＡ１のＩＯ
線制御回路２によってローカル信号入出力線対ＬＩＯ
１，／ＬＩＯ１がグローバル信号入出力線対ＧＩＯ，／
ＧＩＯに正相で接続され、メモリアレイ領域ＭＡ１のメ
モリアレイブロックＭＫの奇数番のビット線対ＢＬ０，
／ＢＬ０；／ＢＬ１，ＢＬ１；…が順次ローカル信号入
出力線対ＬＩＯ１，／ＬＩＯ１に接続されてデータ
「１」が書込まれる状態が示される。

【００９０】また、センスアンプ領域ＳＡ２のＩＯ線制
御回路２によってローカル信号入出力線対ＬＩＯ２，／
ＬＩＯ２がグローバル信号入出力線対ＧＩＯ，／ＧＩＯ
に逆相で接続され、メモリアレイ領域ＭＡ１のメモリア
レイブロックＭＫの偶数番のビット線対ＢＬ０′，／Ｂ
Ｌ０′；／ＢＬ１′，ＢＬ１′；…が順次ローカル信号
入出力線対ＬＩＯ２，／ＬＩＯ２に接続されてデータ
「１」が書込まれる状態が示される。

【００９１】さらに図７では、センスアンプ領域ＳＡ２
のＩＯ線制御回路２によってローカル信号入出力線対Ｌ
ＩＯ２，／ＬＩＯ２がグローバル信号入出力線対ＧＩ
Ｏ，／ＧＩＯに正相で接続され、メモリアレイ領域ＭＡ
２のメモリアレイブロックＭＫの奇数番のビット線対Ｂ
Ｌ０，／ＢＬ０；／ＢＬ１，ＢＬ１；…が順次ローカル
信号入出力線対ＬＩＯ２，／ＬＩＯ２に接続されてデー
タ「１」が書込まれる状態が示される。

【００９２】また、センスアンプ領域ＳＡ３のＩＯ線制
御回路２によってローカル信号入出力線対ＬＩＯ３，／
ＬＩＯ３がグローバル信号入出力線対ＧＩＯ，／ＧＩＯ
に逆相で接続され、メモリアレイ領域ＭＡ２のメモリア
レイブロックＭＫの偶数番のビット線対ＢＬ０′，／Ｂ
Ｌ０′；／ＢＬ１′，ＢＬ１′；…が順次ローカル信号
入出力線対ＬＩＯ３，／ＬＩＯ３に接続されてデータ
「１」が書込まれる状態が示される。

【００９３】この実施例においては、すべてのメモリア
レイ領域ＭＡ０〜ＭＡ７に同一構成のメモリアレイブロ
ックＭＫを配置したので、メモリアレイ領域ＭＡ０〜Ｍ
Ａ７のメモリアレイブロックが交互にミラー反転されて
いた従来に比べ、ＢＩテストにおいて検出された不良な
アドレスに対応するメモリセルを容易に特定することが
できる。

【００９４】また、各センスアンプ領域ＳＡ１〜ＳＡ７
のＩＯ線制御回路２は、そのセンスアンプ領域ＳＡ１〜
ＳＡ７の上段のメモリアレイ領域ＭＡ０〜ＭＡ６が選択
されたか下段のメモリアレイ領域ＭＡ１〜ＭＡ７が選択
されたかに応じて、対応のローカル信号入出力線対ＬＩ
Ｏ１，／ＬＩＯ１；…；ＬＩＯ７，／ＬＩＯ７を逆相ま
たは正相でグローバル信号入出力線対ＧＩＯ，／ＧＩＯ
に接続する。したがって、すべてのアドレスに同一のデ
ータしか書込むことができない低価格のテスト装置を用
いても、あるビット線の両側に隣接する２本のビット線
のうちの少なくとも一方がそのビット線の電位と異なる
電位になるようにすることができる。よって、低価格の
テスト装置で不良検出能力が高いテストを行なうことが
でき、信頼性の高いＤＲＡＭを低価格で提供することが
できる。

【００９５】

【発明の効果】以上のように、この発明の半導体記憶装
置にあっては、ローカル信号入出力線対の一端が一方の
メモリアレイブロックの偶数番のビット線対に接続され
たか他方のメモリアレイブロックの奇数番のビット線対
に接続されたかに応じて、そのローカル信号入出力線対
の他端が逆相または正相でグローバル信号入出力線対の
一端に接続される。したがって、同一構成のメモリアレ
イブロックを配置し、かつ各メモリアレイブロックの偶
数番のビット線対と奇数番のビット線対とに互いに反転
したデータを書込むことができる。よって、すべてのア
ドレスに同一のデータしか書込むことができない低価格
のテスト装置を用いても不良検出能力が高いテストを行
なうことができ、かつテストで検出された不良アドレス
に対応するメモリセルを容易に特定することができる。

【００９６】また、各メモリアレイブロックは８×Ｎ本
のビット線を含み、８ｎ＋１番と８ｎ＋３番のビット
線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と
８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番の
ビット線の各々がビット線対を構成することとすると好
適である。

【００９７】また、切換手段は、一方のメモリアレイブ
ロックの偶数番のビット線対が選択されたことに応じて
第１の信号を出力する第１の論理回路と、その第１の信
号に応じてローカル信号入出力線対の他端をグローバル
信号入出力線対の一端に逆相で接続する第１の接続手段
と、他方のメモリアレイブロックの奇数番のビット線対
が選択されたことに応じて第２の信号を出力する第２の
論理回路と、その第２の信号に応じてローカル信号入出
力線対の他端をグローバル信号入出力線対の一端に正相
で接続する第２の接続手段とを含むこととすれば、切換
手段を容易に構成できる。

【図面の簡単な説明】

【図１】 この発明の一実施例によるＤＲＡＭのメモリ
マット１の構成を示す一部省略した回路ブロック図であ
る。

【図２】 図１に示したメモリマット１のセンスアンプ
領域ＳＡ１のセンスアンプブロックＳＫの構成を示す回
路ブロック図である。

【図３】 図２に示したセンスアンプブロックＳＫのビ
ット線制御回路７４．０の構成を示す回路図である。

【図４】 図２に示したセンスアンプブロックＳＫのビ
ット線制御回路７４．１の構成を示す回路図である。

【図５】 図１に示したメモリマット１のセンスアンプ
領域ＳＡ１のＩＯ線切換回路２の構成を示す回路図であ
る。

【図６】 図１に示したメモリマット１のＢＩテスト時
の状態を説明するための模式図である。

【図７】 図１に示したメモリマット１のＢＩテスト時
の状態を説明するための他の模式図である。

【図８】 従来のＤＲＡＭの構成を示す回路ブロック図
である。

【図９】 図８に示したＤＲＡＭのプリデコーダ６１の
構成を示す回路図である。

【図１０】 図９の分図であって、図８に示したＤＲＡ
Ｍのプリデコーダ６１の構成を示す回路図である。

【図１１】 図９の分図であって、図８に示したプリデ
コーダ６１の構成を示す回路図である。

【図１２】 図９の分図であって、図８に示したプリデ
コーダ６１の構成を示す回路図である。

【図１３】 図８に示したＤＲＡＭのチップレイアウト
を示す平面図である。

【図１４】 図８に示したＤＲＡＭのメモリマット６３
の構成を示す一部省略した回路ブロック図である。

【図１５】 図１４に示したメモリマット６３のメモリ
アレイブロックＭＫの構成を示す一部省略した回路ブロ
ック図である。

【図１６】 図１５に示したメモリアレイブロックＭＫ
のメモリセル対ＭＣＰの構成を示す回路図である。

【図１７】 図１４に示したメモリマット６３のメモリ
アレイブロック／ＭＫの構成を示す一部省略した回路ブ
ロック図である。

【図１８】 図１４に示したメモリマット６３のセンス
アンプ領域ＳＡ１のセンスアンプブロックＳＫの構成を
示す回路ブロック図である。

【図１９】 図１８に示したセンスアンプブロックＳＫ
のビット線制御回路７４．０の構成を示す回路図であ
る。

【図２０】 図１８に示したセンスアンプブロックＳＫ
のビット線制御回路７４．１の構成を示す回路図であ
る。

【図２１】 図１４に示したメモリマット６３のセンス
アンプ領域ＳＡ１のセンスアンプブロック制御回路７１
の構成を示す回路図である。

【図２２】 図１４に示したメモリマット６３のセンス
アンプ領域ＳＡ１のＩＯ線制御回路７２′の構成を示す
回路図である。

【図２３】 図１４に示したメモリマット６３のセンス
アンプ領域ＳＡ２のＩＯ線制御回路７２の構成を示す回
路図である。

【図２４】 図１４に示したメモリマット６３のセンス
アンプ領域ＳＡ１のメモリアレイブロック制御回路７３
の構成を示す回路図である。

【図２５】 図８〜図２４に示したＤＲＡＭの動作を説
明するためのタイムチャートである。

【図２６】 図８〜図２５に示したＤＲＡＭのＢＩテス
ト時における問題点を説明するための模式図である。

【図２７】 図８〜図２５に示したＤＲＡＭのＢＩテス
ト時における問題点を説明するための他の模式図であ
る。

【符号の説明】

１，６３ メモリマット、２，７２，７２′ ＩＯ線制
御回路、３〜６，７６，７７，７９，８６〜８８，９２
〜９６，１１４，１１５ ＮチャネルＭＯＳトランジス
タ、７，９，１０３〜１１１，１１７，１１９〜１２５
インバータ、８，１０，１００，１１２，１１３ Ｎ
ＯＲゲート、５０〜５３ 制御信号入力端子、５４ デ
ータ信号入出力端子群、５５ アドレス信号入力端子
群、５６クロック発生回路、５７ データ入力バッフ
ァ、５８ データ出力バッファ、５９ アドレスバッフ
ァ、６０ コラムデコーダ、６１ プリデコーダ、６２
ロウデコーダ、６４ 周辺回路領域、７１ センスア
ンプブロック制御回路、７３メモリアレイブロック制御
回路、７４．０〜７４．６３ ビット線制御回路、７
８，８９〜９１ ＰチャネルＭＯＳトランジスタ、８０
Ｎチャネルセンスアンプ、８１ Ｐチャネルセンスア
ンプ、８２ ビット線プリチャージ回路、８３コラム選
択ゲート、１１６，１１８ トランスファーゲート、Ｓ
Ａ０〜ＳＡ８センスアンプ領域、ＳＫ センスアンプブ
ロック、ＭＡ０〜ＭＡ７ メモリアレイ領域、ＭＫ，／
ＭＫ メモリアレイブロック、ＬＩＯ，／ＬＩＯ ロー
カル信号入出力線対、ＧＩＯ，／ＧＩＯ グローバル信
号入出力線対、ＣＳＬ コラム選択線、ＢＬ，／ＢＬ
ビット線対、ＷＬ ワード線、ＭＣ メモリセル、ＭＣ
Ｐ メモリセル対。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的にデータの書換えが可能な半導体
   記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
   に対応して設けられたワード線と、各列に対応して設け
   られたビット線対とを含み、前記ビット線の延在する方
   向に配列された複数のメモリアレイブロック、 あるメモリアレイブロックの偶数番のビット線対と、そ
   のメモリアレイブロックの一方方向に隣接するメモリア
   レイブロックの奇数番のビット線対とに共通に設けられ
   たローカル信号入出力線対、 前記複数のメモリアレイブロックに共通に設けられたグ
   ローバル信号入出力線対、 外部から与えられるアドレス信号に従って、前記複数の
   メモリアレイブロックのうちのいずれかのメモリアレイ
   ブロックと、そのメモリアレイブロックに属するいずれ
   かのメモリセルとを選択する選択回路、 前記選択回路によって選択されたメモリセルに対応する
   ビット線対を対応のローカル信号入出力線対の一端に接
   続する接続手段、 前記接続手段によって前記ローカル信号入出力線対の一
   端に接続されたビット線対が前記あるメモリアレイブロ
   ックの偶数番のビット線対であるかそのメモリアレイブ
   ロックの一方方向に隣接するメモリアレイブロックの奇
   数番のビット線対であるかに応じて、前記ローカル信号
   入出力線対の他端を逆相または正相で前記グローバル信
   号入出力線対の一端に接続する切換手段、および前記グ
   ローバル信号入出力線対の他端と外部との間でデータ信
   号の入出力を行なうためのデータ入出力回路を備える、
   半導体記憶装置。
2. 【請求項２】 前記複数のメモリアレイブロックの各々
   は８×Ｎ（Ｎは正の整数である）本のビット線を含み、
   ８ｎ＋１（ｎは０からＮ−１の整数である）番と８ｎ＋
   ３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、
   ８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と
   ８ｎ＋６番のビット線の各々が前記ビット線対を構成す
   る、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記切換手段は、 前記アドレス信号に含まれる前記あるメモリアレイブロ
   ックを選択するためのブロック選択信号と偶数番のビッ
   ト線対を選択するための列選択信号の両方が入力された
   ことに応じて第１の信号を出力する第１の論理回路と、 前記第１の論理回路から前記第１の信号が出力されたこ
   とに応じて、前記ローカル信号入出力線対の他端を逆相
   で前記グローバル信号入出力線対の一端に接続する第１
   の接続手段と、 前記アドレス信号に含まれる前記あるメモリアレイブロ
   ックの一方方向に隣接するメモリアレイブロックを選択
   するためのブロック選択信号と奇数番のビット線対を選
   択するための列選択信号の両方が入力されたことに応じ
   て第２の信号を出力する第２の論理回路と、 前記第２の論理回路から前記第２の信号が出力されたこ
   とに応じて、前記ローカル信号入出力線対の他端を正相
   で前記グローバル信号入出力線対の一端に接続する第２
   の接続手段とを含む、請求項１または２に記載の半導体
   記憶装置。