JPH08190788A - メモリのワードライン駆動回路 - Google Patents
メモリのワードライン駆動回路Info
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- JPH08190788A JPH08190788A JP7265758A JP26575895A JPH08190788A JP H08190788 A JPH08190788 A JP H08190788A JP 7265758 A JP7265758 A JP 7265758A JP 26575895 A JP26575895 A JP 26575895A JP H08190788 A JPH08190788 A JP H08190788A
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- 101150031278 MP gene Proteins 0.000 abstract description 10
- 108700032832 MP-33 Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
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- 238000011105 stabilization Methods 0.000 description 3
- VLQGDKKHHCKIOJ-UHFFFAOYSA-N NNOS Chemical compound NNOS VLQGDKKHHCKIOJ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリの内部昇圧電圧レベルによりワードラ
インを駆動しワードライン駆動時の消費電力を減らし得
るメモリのワードライン駆動回路を提供する。 【解決手段】 プリデコーディングされ入力されたロウ
アドレス信号および外部制御信号をデコーディングし電
源電圧レベルまたはローレベルのデコーディング信号を
出力するデコーディング手段と、該デコーディング手段
によりスイッチングされプリデコーディングして入力す
る昇圧電圧レベルまたはローレベルのワードラインイネ
ーブル信号を出力するスイッチング手段と、該ワードラ
インイネーブル信号により昇圧電圧レベルのワードライ
ン選択信号を出力しワードラインを選択するワードライ
ン選択手段と、前記スイッチング手段に印加されたワー
ドラインイネーブル信号により前記ワードライン選択手
段から選択されたワードラインのレベルを安定化させる
ワードライン安定化手段と、を含んで構成される。
インを駆動しワードライン駆動時の消費電力を減らし得
るメモリのワードライン駆動回路を提供する。 【解決手段】 プリデコーディングされ入力されたロウ
アドレス信号および外部制御信号をデコーディングし電
源電圧レベルまたはローレベルのデコーディング信号を
出力するデコーディング手段と、該デコーディング手段
によりスイッチングされプリデコーディングして入力す
る昇圧電圧レベルまたはローレベルのワードラインイネ
ーブル信号を出力するスイッチング手段と、該ワードラ
インイネーブル信号により昇圧電圧レベルのワードライ
ン選択信号を出力しワードラインを選択するワードライ
ン選択手段と、前記スイッチング手段に印加されたワー
ドラインイネーブル信号により前記ワードライン選択手
段から選択されたワードラインのレベルを安定化させる
ワードライン安定化手段と、を含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明はメモリのワードライ
ン駆動回路に係り、特に、プリデコーディングし入力さ
れるロウアドレス信号を外部から供給される電源電圧レ
ベルにデコーディングした後、メモリの内部から供給さ
れる昇圧電圧レベルによりワードラインを駆動し、ワー
ドラインの駆動時の電力消耗を減らし得るメモリのワー
ドライン駆動回路に関するものである。
ン駆動回路に係り、特に、プリデコーディングし入力さ
れるロウアドレス信号を外部から供給される電源電圧レ
ベルにデコーディングした後、メモリの内部から供給さ
れる昇圧電圧レベルによりワードラインを駆動し、ワー
ドラインの駆動時の電力消耗を減らし得るメモリのワー
ドライン駆動回路に関するものである。
【０００２】
【従来の技術】従来のメモリのワードライン駆動回路に
おいては、図３に示すように、外部からプリデコーディ
ングされ入力するロウアドレス信号ＤＲＡij、ＤＲ
Ａkl、ＤＲＡmnを否定論理積し昇圧電圧Ｖｐｐレベルま
たはローレベルの論理信号を出力するＮＡＮＤゲート１
００と、該ＮＡＮＤゲート１００から出力された論理信
号のレベルを所定時間の間維持させ反転した論理信号を
出力するラッチ２００と、該ラッチ２００から出力され
た論理信号を再び反転し昇圧電圧Ｖｐｐレベルまたはロ
ーレベルの論理信号を出力するインバータ３００と、該
インバータ３００から出力された論理信号によりプリデ
コーディングされ印加するワードライン選択信号φＸＩ
を出力しワードラインＷ／Ｌを選択するワードライン選
択部４００と、該ワードライン選択部４００に印加され
ワードライン選択信号φＸＩの反転された信号φＸＩＢ
により前記ワードラインＷ／Ｌのレベルを安定化させる
ワードライン安定化部５００と、から構成されていた。
おいては、図３に示すように、外部からプリデコーディ
ングされ入力するロウアドレス信号ＤＲＡij、ＤＲ
Ａkl、ＤＲＡmnを否定論理積し昇圧電圧Ｖｐｐレベルま
たはローレベルの論理信号を出力するＮＡＮＤゲート１
００と、該ＮＡＮＤゲート１００から出力された論理信
号のレベルを所定時間の間維持させ反転した論理信号を
出力するラッチ２００と、該ラッチ２００から出力され
た論理信号を再び反転し昇圧電圧Ｖｐｐレベルまたはロ
ーレベルの論理信号を出力するインバータ３００と、該
インバータ３００から出力された論理信号によりプリデ
コーディングされ印加するワードライン選択信号φＸＩ
を出力しワードラインＷ／Ｌを選択するワードライン選
択部４００と、該ワードライン選択部４００に印加され
ワードライン選択信号φＸＩの反転された信号φＸＩＢ
により前記ワードラインＷ／Ｌのレベルを安定化させる
ワードライン安定化部５００と、から構成されていた。
【０００３】かつ、前記ＮＡＮＤゲート１００において
は、ソース端子に昇圧電圧Ｖｐｐ端子が連結され、ゲー
ト端子にロウアドレス信号ＤＲＡijの入力ラインが連結
されるＰＭＯＳトランジスタ５１と、ドレイン端子に前
記ＰＭＯＳトランジスタ５１のドレイン端子が連結され
て共通出力ラインに連結され、ゲート端子に前記ＰＭＯ
Ｓトランジスタ５１のゲート端子が連結されるＮＭＯＳ
トランジスタ５２と、ドレイン端子に該ＮＭＯＳトラン
ジスタ５２のソース端子が連結されゲート端子にロウア
ドレス信号ＤＲＡklの入力ラインが連結されるＮＭＯＳ
トランジスタ５３と、ドレイン端子に該ＮＭＯＳトラン
ジスタ５３のソース端子が連結されゲート端子にロウア
ドレス信号ＤＲＡmnの入力ラインが連結されソース端子
と接地電圧Ｖｓｓ端子とが連結されるＮＭＯＳトランジ
スタ５４と、から構成される。
は、ソース端子に昇圧電圧Ｖｐｐ端子が連結され、ゲー
ト端子にロウアドレス信号ＤＲＡijの入力ラインが連結
されるＰＭＯＳトランジスタ５１と、ドレイン端子に前
記ＰＭＯＳトランジスタ５１のドレイン端子が連結され
て共通出力ラインに連結され、ゲート端子に前記ＰＭＯ
Ｓトランジスタ５１のゲート端子が連結されるＮＭＯＳ
トランジスタ５２と、ドレイン端子に該ＮＭＯＳトラン
ジスタ５２のソース端子が連結されゲート端子にロウア
ドレス信号ＤＲＡklの入力ラインが連結されるＮＭＯＳ
トランジスタ５３と、ドレイン端子に該ＮＭＯＳトラン
ジスタ５３のソース端子が連結されゲート端子にロウア
ドレス信号ＤＲＡmnの入力ラインが連結されソース端子
と接地電圧Ｖｓｓ端子とが連結されるＮＭＯＳトランジ
スタ５４と、から構成される。
【０００４】また、前記ラッチ２００においては、ソー
ス端子に昇圧電圧Ｖｐｐ端子が連結されゲート端子に前
記ＮＡＮＤゲート１００の共通出力ラインが連結される
ＰＭＯＳトランジスタ５５と、ドレイン端子に該ＰＭＯ
Ｓトランジスタ５５のドレイン端子が連結されて共通出
力ラインに連結され、ゲート端子に前記ＰＭＯＳトラン
ジスタ５５のゲート端子が連結されソース端子に接地電
圧Ｖｓｓ端子が連結されるＮＭＯＳトランジスタ５６
と、ソース端子に昇圧電圧Ｖｐｐ端子が連結されゲート
端子に前記ＰＭＯＳトランジスタ５５およびＮＭＯＳト
ランジスタ５６の共通出力ラインとが連結されドレイン
端子に前記ＮＡＮＤゲート１００の共通出力ラインが連
結されるＰＭＯＳトランジスタ５７と、から構成されて
いた。
ス端子に昇圧電圧Ｖｐｐ端子が連結されゲート端子に前
記ＮＡＮＤゲート１００の共通出力ラインが連結される
ＰＭＯＳトランジスタ５５と、ドレイン端子に該ＰＭＯ
Ｓトランジスタ５５のドレイン端子が連結されて共通出
力ラインに連結され、ゲート端子に前記ＰＭＯＳトラン
ジスタ５５のゲート端子が連結されソース端子に接地電
圧Ｖｓｓ端子が連結されるＮＭＯＳトランジスタ５６
と、ソース端子に昇圧電圧Ｖｐｐ端子が連結されゲート
端子に前記ＰＭＯＳトランジスタ５５およびＮＭＯＳト
ランジスタ５６の共通出力ラインとが連結されドレイン
端子に前記ＮＡＮＤゲート１００の共通出力ラインが連
結されるＰＭＯＳトランジスタ５７と、から構成されて
いた。
【０００５】さらに、前記インバータ３００において
は、ソース端子に昇圧電圧Ｖｐｐ端子が連結され、ゲー
ト端子に前記ラッチ２００の共通出力ラインが連結され
るＰＭＯＳトランジスタ５８と、ドレイン端子に該ＰＭ
ＯＳトランジスタ５８のドレイン端子が連結されて共通
出力ラインに連結され、ゲート端子に前記ＰＭＯＳトラ
ンジスタ５８のゲート端子が連結されソース端子に接地
電圧Ｖｓｓ端子が連結されるＮＭＯＳトランジスタ５９
と、から構成されていた。
は、ソース端子に昇圧電圧Ｖｐｐ端子が連結され、ゲー
ト端子に前記ラッチ２００の共通出力ラインが連結され
るＰＭＯＳトランジスタ５８と、ドレイン端子に該ＰＭ
ＯＳトランジスタ５８のドレイン端子が連結されて共通
出力ラインに連結され、ゲート端子に前記ＰＭＯＳトラ
ンジスタ５８のゲート端子が連結されソース端子に接地
電圧Ｖｓｓ端子が連結されるＮＭＯＳトランジスタ５９
と、から構成されていた。
【０００６】そして、前記ワードライン選択部４００に
おいては、ソース端子に前記ワードライン選択信号φＸ
Ｉの入力ラインが連結されゲート端子に前記インバータ
３００の共通出力ラインが連結されるＰＭＯＳトランジ
スタ６０と、ドレイン端子に該ＰＭＯＳトランジスタ６
０のドレイン端子が連結されて前記ワードラインＷ／Ｌ
に連結され、ゲート端子に前記ＰＭＯＳトランジスタ６
０のゲート端子が連結されソース端子に接地電圧Ｖｓｓ
端子が連結されるＮＭＯＳトランジスタ６１と、から構
成されていた。
おいては、ソース端子に前記ワードライン選択信号φＸ
Ｉの入力ラインが連結されゲート端子に前記インバータ
３００の共通出力ラインが連結されるＰＭＯＳトランジ
スタ６０と、ドレイン端子に該ＰＭＯＳトランジスタ６
０のドレイン端子が連結されて前記ワードラインＷ／Ｌ
に連結され、ゲート端子に前記ＰＭＯＳトランジスタ６
０のゲート端子が連結されソース端子に接地電圧Ｖｓｓ
端子が連結されるＮＭＯＳトランジスタ６１と、から構
成されていた。
【０００７】かつ、前記ワードライン安定化部５００に
おいては、ドレイン端子に前記ワードラインＷ／Ｌが連
結されゲート端子に前記ワードライン選択信号φＸＩの
反転信号φＸＩＢの入力ラインが連結されソース端子に
接地電圧Ｖｓｓ端子が連結されるＮＭＯＳトランジスタ
５００から構成されていた。
おいては、ドレイン端子に前記ワードラインＷ／Ｌが連
結されゲート端子に前記ワードライン選択信号φＸＩの
反転信号φＸＩＢの入力ラインが連結されソース端子に
接地電圧Ｖｓｓ端子が連結されるＮＭＯＳトランジスタ
５００から構成されていた。
【０００８】また、従来の他の例のメモリのワードライ
ン駆動回路においては、図４に示したように、プリデコ
ーディングされ入力するロウアドレス信号ＤＲＡij、Ｄ
ＲＡ kl、ＤＲＡmnを否定論理積し外部電源電圧Ｖｃｃレ
ベルまたはローレベルの論理信号を出力するＮＡＮＤゲ
ート１００′と、該ＮＡＮＤゲート１００′から出力さ
れた論理信号のレベルを所定時間の間維持させ反転した
論理信号を出力するラッチ２００′と、該ラッチ２０
０′から出力された論理信号を再び反転し電源電圧Ｖｃ
ｃレベルの論理信号を出力するインバータ３００′と、
プリデコーディングされ入力するワードライン選択信号
φＸＩおよびワードラインＷ／Ｌのレベルにより前記イ
ンバータ３００′から出力された論理信号のレベルを調
整するレベル調整部６００と、該レベル調整部６００で
調整された論理信号のレベルにより昇圧電圧Ｖｐｐレベ
ルのワードライン選択信号を出力しワードラインＷ／Ｌ
を選択するワードライン選択部４００と、から構成され
ていた。
ン駆動回路においては、図４に示したように、プリデコ
ーディングされ入力するロウアドレス信号ＤＲＡij、Ｄ
ＲＡ kl、ＤＲＡmnを否定論理積し外部電源電圧Ｖｃｃレ
ベルまたはローレベルの論理信号を出力するＮＡＮＤゲ
ート１００′と、該ＮＡＮＤゲート１００′から出力さ
れた論理信号のレベルを所定時間の間維持させ反転した
論理信号を出力するラッチ２００′と、該ラッチ２０
０′から出力された論理信号を再び反転し電源電圧Ｖｃ
ｃレベルの論理信号を出力するインバータ３００′と、
プリデコーディングされ入力するワードライン選択信号
φＸＩおよびワードラインＷ／Ｌのレベルにより前記イ
ンバータ３００′から出力された論理信号のレベルを調
整するレベル調整部６００と、該レベル調整部６００で
調整された論理信号のレベルにより昇圧電圧Ｖｐｐレベ
ルのワードライン選択信号を出力しワードラインＷ／Ｌ
を選択するワードライン選択部４００と、から構成され
ていた。
【０００９】また、前記ＮＡＮＤゲート１００′におい
ては、ソース端子に外部電源電圧Ｖｃｃ端子が連結され
ゲート端子にロウアドレス信号ＤＲＡijの入力ラインが
連結されるＰＭＯＳトランジスタ７１と、ドレイン端子
に前記ＰＭＯＳトランジスタ７１のドレイン端子が連結
されて共通出力ラインに連結され、ゲート端子に前記Ｐ
ＭＯＳトランジスタ７１のゲート端子が連結されるＮＭ
ＯＳトランジスタ７２と、ドレイン端子に該ＮＭＯＳト
ランジスタ７２のソース端子が連結されゲート端子にロ
ウアドレス信号ＤＲＡklの入力ラインが連結されるＮＭ
ＯＳトランジスタ７３と、ドレイン端子に該ＮＭＯＳト
ランジスタ７３のソース端子が連結されゲート端子にロ
ウアドレス信号ＤＲＡmnの入力ラインが連結されソース
端子に接地電圧Ｖｓｓ端子が連結されるＮＭＯＳトラン
ジスタ７４と、から構成されていた。
ては、ソース端子に外部電源電圧Ｖｃｃ端子が連結され
ゲート端子にロウアドレス信号ＤＲＡijの入力ラインが
連結されるＰＭＯＳトランジスタ７１と、ドレイン端子
に前記ＰＭＯＳトランジスタ７１のドレイン端子が連結
されて共通出力ラインに連結され、ゲート端子に前記Ｐ
ＭＯＳトランジスタ７１のゲート端子が連結されるＮＭ
ＯＳトランジスタ７２と、ドレイン端子に該ＮＭＯＳト
ランジスタ７２のソース端子が連結されゲート端子にロ
ウアドレス信号ＤＲＡklの入力ラインが連結されるＮＭ
ＯＳトランジスタ７３と、ドレイン端子に該ＮＭＯＳト
ランジスタ７３のソース端子が連結されゲート端子にロ
ウアドレス信号ＤＲＡmnの入力ラインが連結されソース
端子に接地電圧Ｖｓｓ端子が連結されるＮＭＯＳトラン
ジスタ７４と、から構成されていた。
【００１０】さらに、前記ラッチ部２００′において
は、ソース端子に外部電源電圧Ｖｃｃ端子が連結されゲ
ート端子に前記ＮＡＮＤゲート１００′の共通出力ライ
ンが連結されるＰＭＯＳトランジスタ７５と、ドレイン
端子に該ＰＭＯＳトランジスタ７５のドレイン端子が連
結されて共通出力ラインに連結され、ゲート端子に前記
ＰＭＯＳトランジスタ７５のゲート端子が連結されソー
ス端子に接地電圧Ｖｓｓ端子とが連結されるＮＭＯＳト
ランジスタ７６と、ソース端子に外部電源電圧Ｖｃｃ端
子が連結されゲート端子に前記ＰＭＯＳトランジスタ７
５およびＮＭＯＳトランジスタ７６の共通出力ラインが
連結されドレイン端子に前記ＮＡＮＤゲート１００′の
共通出力ラインが連結されるＰＭＯＳトランジスタ７７
と、から構成されていた。
は、ソース端子に外部電源電圧Ｖｃｃ端子が連結されゲ
ート端子に前記ＮＡＮＤゲート１００′の共通出力ライ
ンが連結されるＰＭＯＳトランジスタ７５と、ドレイン
端子に該ＰＭＯＳトランジスタ７５のドレイン端子が連
結されて共通出力ラインに連結され、ゲート端子に前記
ＰＭＯＳトランジスタ７５のゲート端子が連結されソー
ス端子に接地電圧Ｖｓｓ端子とが連結されるＮＭＯＳト
ランジスタ７６と、ソース端子に外部電源電圧Ｖｃｃ端
子が連結されゲート端子に前記ＰＭＯＳトランジスタ７
５およびＮＭＯＳトランジスタ７６の共通出力ラインが
連結されドレイン端子に前記ＮＡＮＤゲート１００′の
共通出力ラインが連結されるＰＭＯＳトランジスタ７７
と、から構成されていた。
【００１１】そして、前記インバータ３００′において
は、ソース端子に外部電源電圧Ｖｃｃ端子が連結されゲ
ート端子に前記ラッチ２００′の共通出力ラインが連結
されるＰＭＯＳトランジスタ７８と、ドレイン端子に該
ＰＭＯＳトランジスタ７８のドレイン端子が連結されて
共通出力ラインに連結され、ゲート端子に前記ＰＭＯＳ
トランジスタ７８のゲート端子が連結されソース端子に
接地電圧Ｖｓｓ端子とが連結されるＮＭＯＳトランジス
タ７９と、から構成されていた。
は、ソース端子に外部電源電圧Ｖｃｃ端子が連結されゲ
ート端子に前記ラッチ２００′の共通出力ラインが連結
されるＰＭＯＳトランジスタ７８と、ドレイン端子に該
ＰＭＯＳトランジスタ７８のドレイン端子が連結されて
共通出力ラインに連結され、ゲート端子に前記ＰＭＯＳ
トランジスタ７８のゲート端子が連結されソース端子に
接地電圧Ｖｓｓ端子とが連結されるＮＭＯＳトランジス
タ７９と、から構成されていた。
【００１２】かつ、前記レベル調整部６００において
は、ドレイン端子に前記インバータ３００′の共通出力
ラインが連結されゲート端子に前記ワードライン選択信
号φＸＩの入力ラインが連結されるＮＭＯＳトランジス
タ８０と、ソース端子に昇圧電圧Ｖｐｐ端子が連結され
ゲート端子に前記ワードラインＷ／Ｌが連結され、ドレ
イン端子に前記ＮＭＯＳトランジスタ８０のソース端子
が連結されて共通出力ラインに連結されるＰＭＯＳトラ
ンジスタ８１と、から構成されていた。
は、ドレイン端子に前記インバータ３００′の共通出力
ラインが連結されゲート端子に前記ワードライン選択信
号φＸＩの入力ラインが連結されるＮＭＯＳトランジス
タ８０と、ソース端子に昇圧電圧Ｖｐｐ端子が連結され
ゲート端子に前記ワードラインＷ／Ｌが連結され、ドレ
イン端子に前記ＮＭＯＳトランジスタ８０のソース端子
が連結されて共通出力ラインに連結されるＰＭＯＳトラ
ンジスタ８１と、から構成されていた。
【００１３】また、前記ワードライン選択部４００′に
おいては、ソース端子に昇圧電圧Ｖｐｐ端子が連結され
ゲート端子に前記レベル調整部６００の共通出力ライン
が連結されるＰＭＯＳトランジスタ８２と、ドレイン端
子に該ＰＭＯＳトランジスタ８２のドレイン端子が連結
されてワードラインＷ／Ｌに連結され、ゲート端子に前
記ＰＭＯＳトランジスタ８２のゲート端子が連結されソ
ース端子に接地電圧Ｖｓｓ端子が連結されるＮＭＯＳト
ランジスタ８３と、から構成されていた。
おいては、ソース端子に昇圧電圧Ｖｐｐ端子が連結され
ゲート端子に前記レベル調整部６００の共通出力ライン
が連結されるＰＭＯＳトランジスタ８２と、ドレイン端
子に該ＰＭＯＳトランジスタ８２のドレイン端子が連結
されてワードラインＷ／Ｌに連結され、ゲート端子に前
記ＰＭＯＳトランジスタ８２のゲート端子が連結されソ
ース端子に接地電圧Ｖｓｓ端子が連結されるＮＭＯＳト
ランジスタ８３と、から構成されていた。
【００１４】そして、従来のさらに他のメモリのワード
ライン駆動回路においては、図５に示すように、プリデ
コーディングされ入力するロウアドレス信号ＤＲＡij、
ＤＲＡkl、ＤＲＡmnを否定論理積し昇圧電圧Ｖｐｐレベ
ルまたはローレベルの論理信号を出力するＮＡＮＤゲー
ト７００と、該ＮＡＮＤゲート７００から出力された論
理信号を昇圧電圧Ｖｐｐレベルまたはローレベルに反転
するインバータ７０１と、該インバータ７０１から出力
された論理信号を昇圧電圧Ｖｐｐレベルまたはローレベ
ルの論理信号に再び反転するインバータ７０２と、それ
らインバータ７０１、７０２からそれぞれ出力された論
理信号により前記プリデコーディングされ印加するワー
ドライン選択信号φＸＩを出力しワードラインＷ／Ｌを
選択するワードライン選択部７０３と、から構成されて
いた。
ライン駆動回路においては、図５に示すように、プリデ
コーディングされ入力するロウアドレス信号ＤＲＡij、
ＤＲＡkl、ＤＲＡmnを否定論理積し昇圧電圧Ｖｐｐレベ
ルまたはローレベルの論理信号を出力するＮＡＮＤゲー
ト７００と、該ＮＡＮＤゲート７００から出力された論
理信号を昇圧電圧Ｖｐｐレベルまたはローレベルに反転
するインバータ７０１と、該インバータ７０１から出力
された論理信号を昇圧電圧Ｖｐｐレベルまたはローレベ
ルの論理信号に再び反転するインバータ７０２と、それ
らインバータ７０１、７０２からそれぞれ出力された論
理信号により前記プリデコーディングされ印加するワー
ドライン選択信号φＸＩを出力しワードラインＷ／Ｌを
選択するワードライン選択部７０３と、から構成されて
いた。
【００１５】かつ、前記ＮＡＮＤゲート７００において
は、ソース端子に昇圧電圧Ｖｐｐ端子が連結されゲート
端子にロウアドレス信号ＤＲＡijの入力ラインが連結さ
れるＰＭＯＳトランジスタ１０１と、ソース端子に該Ｐ
ＭＯＳトランジスタ１０１のソース端子が連結されゲー
ト端子に前記インバータ７０１の出力端子が連結されド
レイン端子に前記ＰＭＯＳトランジスタ１０１のドレイ
ン端子が連結されるＰＭＯＳトランジスタ１０２と、ド
レイン端子に前記ＰＭＯＳトランジスタ１０１、１０２
のドレイン端子が連結されて共通出力ラインに連結さ
れ、ゲート端子に前記ＰＭＯＳトランジスタ１０１のゲ
ート端子が連結されるＮＭＯＳトランジスタ１０３と、
ドレイン端子に該ＮＭＯＳトランジスタ１０３のソース
端子が連結されゲート端子にロウアドレス信号ＤＲＡkl
の入力ラインが連結されるＮＭＯＳトランジスタ１０４
と、ドレイン端子に該ＮＭＯＳトランジスタ１０４のソ
ース端子が連結されゲート端子にロウアドレス信号ＤＲ
Ａmnの入力ラインが連結されソース端子に接地電圧Ｖｓ
ｓ端子が連結されるＮＭＯＳトランジスタ１０５と、か
ら構成されていた。
は、ソース端子に昇圧電圧Ｖｐｐ端子が連結されゲート
端子にロウアドレス信号ＤＲＡijの入力ラインが連結さ
れるＰＭＯＳトランジスタ１０１と、ソース端子に該Ｐ
ＭＯＳトランジスタ１０１のソース端子が連結されゲー
ト端子に前記インバータ７０１の出力端子が連結されド
レイン端子に前記ＰＭＯＳトランジスタ１０１のドレイ
ン端子が連結されるＰＭＯＳトランジスタ１０２と、ド
レイン端子に前記ＰＭＯＳトランジスタ１０１、１０２
のドレイン端子が連結されて共通出力ラインに連結さ
れ、ゲート端子に前記ＰＭＯＳトランジスタ１０１のゲ
ート端子が連結されるＮＭＯＳトランジスタ１０３と、
ドレイン端子に該ＮＭＯＳトランジスタ１０３のソース
端子が連結されゲート端子にロウアドレス信号ＤＲＡkl
の入力ラインが連結されるＮＭＯＳトランジスタ１０４
と、ドレイン端子に該ＮＭＯＳトランジスタ１０４のソ
ース端子が連結されゲート端子にロウアドレス信号ＤＲ
Ａmnの入力ラインが連結されソース端子に接地電圧Ｖｓ
ｓ端子が連結されるＮＭＯＳトランジスタ１０５と、か
ら構成されていた。
【００１６】また、前記ワードライン選択部７０３にお
いては、前記インバータ７０１、７０２からそれぞれ出
力された論理信号により前記プリデコーディングされ入
力するワードライン選択信号φＸＩをワードラインＷ／
Ｌに伝送する伝送ゲートＴＭと、前記インバータ７０２
から出力された論理信号により前記ワードラインに伝送
されるワードライン選択信号φＸＩのレベルを調整する
ＮＭＯＳトランジスタ１０８と、から構成されていた。
いては、前記インバータ７０１、７０２からそれぞれ出
力された論理信号により前記プリデコーディングされ入
力するワードライン選択信号φＸＩをワードラインＷ／
Ｌに伝送する伝送ゲートＴＭと、前記インバータ７０２
から出力された論理信号により前記ワードラインに伝送
されるワードライン選択信号φＸＩのレベルを調整する
ＮＭＯＳトランジスタ１０８と、から構成されていた。
【００１７】さらに、前記伝送ゲートＴＭにおいては、
ソース端子に前記ワードライン選択信号φＸＩの入力ラ
インが連結されゲート端子に前記インバータ７０２の出
力ラインが連結されるＰＭＯＳトランジスタ１０６と、
ドレイン端子に該ＰＭＯＳトランジスタ１０６のソース
端子が連結されゲート端子に前記インバータ７０１の出
力ラインが連結され、ソース端子に前記ＰＭＯＳトラン
ジスタ１０６のドレイン端子が連結されて前記ワードラ
インＷ／ＬおよびＮＭＯＳトランジスタ１０８のドレイ
ンが共通連結されるＮＭＯＳトランジスタ１０７と、か
ら構成されていた。
ソース端子に前記ワードライン選択信号φＸＩの入力ラ
インが連結されゲート端子に前記インバータ７０２の出
力ラインが連結されるＰＭＯＳトランジスタ１０６と、
ドレイン端子に該ＰＭＯＳトランジスタ１０６のソース
端子が連結されゲート端子に前記インバータ７０１の出
力ラインが連結され、ソース端子に前記ＰＭＯＳトラン
ジスタ１０６のドレイン端子が連結されて前記ワードラ
インＷ／ＬおよびＮＭＯＳトランジスタ１０８のドレイ
ンが共通連結されるＮＭＯＳトランジスタ１０７と、か
ら構成されていた。
【００１８】このように構成された従来のメモリのワー
ドライン駆動回路の動作を説明する。
ドライン駆動回路の動作を説明する。
【００１９】まず、図３に示した従来のメモリのワード
ライン駆動回路の動作を説明すると、初期状態にＮＡＮ
Ｄゲート１００のＰＭＯＳトランジスタ５１およびＮＭ
ＯＳトランジスタ５２と、ＮＭＯＳトランジスタ５３、
５４の各端子にプリデコーディングされローレベルのロ
ウアドレス信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnがそれぞ
れ印加される。次いで、前記ＰＭＯＳトランジスタ５１
およびＮＭＯＳトランジスタ５２は前記ゲート端子に共
通印加したローレベルのロウアドレス信号ＤＲＡijによ
りそれぞれターンオン、ターンオフされ、前記ＮＭＯＳ
トランジスタ５３は前記ゲート端子に印加したローレベ
ルのロウアドレス信号ＤＲＡklによりターンオフされ、
前記ＮＭＯＳトランジスタ５４は前記ゲート端子に印加
したローレベルのロウアドレス信号ＤＲＡmnによりター
ンオフされる。したがって、前記ＰＭＯＳトランジスタ
５１およびＮＭＯＳトランジスタ５２の共通出力ライン
を通って昇圧電圧レベルのハイ信号が出力しノードＮ１
には昇圧電圧Ｖｐｐレベルのハイ信号が維持される。
ライン駆動回路の動作を説明すると、初期状態にＮＡＮ
Ｄゲート１００のＰＭＯＳトランジスタ５１およびＮＭ
ＯＳトランジスタ５２と、ＮＭＯＳトランジスタ５３、
５４の各端子にプリデコーディングされローレベルのロ
ウアドレス信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnがそれぞ
れ印加される。次いで、前記ＰＭＯＳトランジスタ５１
およびＮＭＯＳトランジスタ５２は前記ゲート端子に共
通印加したローレベルのロウアドレス信号ＤＲＡijによ
りそれぞれターンオン、ターンオフされ、前記ＮＭＯＳ
トランジスタ５３は前記ゲート端子に印加したローレベ
ルのロウアドレス信号ＤＲＡklによりターンオフされ、
前記ＮＭＯＳトランジスタ５４は前記ゲート端子に印加
したローレベルのロウアドレス信号ＤＲＡmnによりター
ンオフされる。したがって、前記ＰＭＯＳトランジスタ
５１およびＮＭＯＳトランジスタ５２の共通出力ライン
を通って昇圧電圧レベルのハイ信号が出力しノードＮ１
には昇圧電圧Ｖｐｐレベルのハイ信号が維持される。
【００２０】かつ、ラッチ２００のＰＭＯＳトランジス
タ５５およびＮＭＯＳトランジスタ５６は、各ゲート端
子に前記ノードＮ１に維持された昇圧電圧Ｖｐｐレベル
のハイ信号が共通に印加しターンオフ、ターンオンさ
れ、共通出力ラインを通ってロー信号が出力される。し
たがって、ノードＮ２にはロー信号が維持される。ま
た、ラッチ２００のＰＭＯＳトランジスタ５７は、該ゲ
ート端子に前記ノードＮ２のロー信号が印加しターンオ
ンされドレイン端子を通って昇圧電圧Ｖｐｐレベルのハ
イ信号が出力され、前記ノードＮ１には昇圧電圧Ｖｐｐ
レベルのハイ信号が維持される。さらに、該昇圧電圧Ｖ
ｐｐレベルのハイ信号は前記ＰＭＯＳトランジスタ５５
およびＮＭＯＳトランジスタ５６の各ゲート端子に再び
共通印加し、前記ラッチ２００のＰＭＯＳトランジスタ
５５、５７およびＮＭＯＳトランジスタ５６は反復動作
し、前記ノードＮ１には所定時間の間昇圧電圧Ｖｐｐレ
ベルのハイ信号が維持される。
タ５５およびＮＭＯＳトランジスタ５６は、各ゲート端
子に前記ノードＮ１に維持された昇圧電圧Ｖｐｐレベル
のハイ信号が共通に印加しターンオフ、ターンオンさ
れ、共通出力ラインを通ってロー信号が出力される。し
たがって、ノードＮ２にはロー信号が維持される。ま
た、ラッチ２００のＰＭＯＳトランジスタ５７は、該ゲ
ート端子に前記ノードＮ２のロー信号が印加しターンオ
ンされドレイン端子を通って昇圧電圧Ｖｐｐレベルのハ
イ信号が出力され、前記ノードＮ１には昇圧電圧Ｖｐｐ
レベルのハイ信号が維持される。さらに、該昇圧電圧Ｖ
ｐｐレベルのハイ信号は前記ＰＭＯＳトランジスタ５５
およびＮＭＯＳトランジスタ５６の各ゲート端子に再び
共通印加し、前記ラッチ２００のＰＭＯＳトランジスタ
５５、５７およびＮＭＯＳトランジスタ５６は反復動作
し、前記ノードＮ１には所定時間の間昇圧電圧Ｖｐｐレ
ベルのハイ信号が維持される。
【００２１】次いで、インバータ３００のＰＭＯＳトラ
ンジスタ５８およびＮＭＯＳトランジスタ５９は、各ゲ
ート端子に前記ラッチ部２００から出力されたロー信号
が印加しそれぞれターンオン、ターンオフされ、前記Ｐ
ＭＯＳトランジスタ５８およびＮＭＯＳトランジスタ５
９の共通出力端子を通って昇圧電圧Ｖｐｐレベルのハイ
信号が出力され、ノードＮ３には昇圧電圧Ｖｐｐレベル
のハイ信号が維持される。
ンジスタ５８およびＮＭＯＳトランジスタ５９は、各ゲ
ート端子に前記ラッチ部２００から出力されたロー信号
が印加しそれぞれターンオン、ターンオフされ、前記Ｐ
ＭＯＳトランジスタ５８およびＮＭＯＳトランジスタ５
９の共通出力端子を通って昇圧電圧Ｖｐｐレベルのハイ
信号が出力され、ノードＮ３には昇圧電圧Ｖｐｐレベル
のハイ信号が維持される。
【００２２】次いで、ワードライン選択部４００のＰＭ
ＯＳトランジスタ６０およびＮＭＯＳトランジスタ６１
には、前記ノードＮ３の昇圧電圧Ｖｐｐレベルのハイ信
号が印加してそれぞれターンオフ、ターンオンされるの
で、前記ＰＭＯＳトランジスタ６０およびＮＭＯＳトラ
ンジスタ６１の共通出力ラインを通ってロー信号が出力
され、ワードライン安定化部５００のＮＭＯＳトランジ
スタ６２はプリデコーディングされハイ信号として入力
されたワードライン選択信号φＸＩの反転信号φＸＩＢ
によりターンオンされ、前記ワードラインＷ／Ｌ上のロ
ーレベルはそのまま維持されてワードラインは駆動しな
くなる。
ＯＳトランジスタ６０およびＮＭＯＳトランジスタ６１
には、前記ノードＮ３の昇圧電圧Ｖｐｐレベルのハイ信
号が印加してそれぞれターンオフ、ターンオンされるの
で、前記ＰＭＯＳトランジスタ６０およびＮＭＯＳトラ
ンジスタ６１の共通出力ラインを通ってロー信号が出力
され、ワードライン安定化部５００のＮＭＯＳトランジ
スタ６２はプリデコーディングされハイ信号として入力
されたワードライン選択信号φＸＩの反転信号φＸＩＢ
によりターンオンされ、前記ワードラインＷ／Ｌ上のロ
ーレベルはそのまま維持されてワードラインは駆動しな
くなる。
【００２３】以後、前記ＰＭＯＳトランジスタ５１およ
びＮＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５
３、５４の各ゲート端子とにハイレベルのロウアドレス
信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnが印加すると、前記
ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ
５２は前記ゲート端子に共通印加されたハイレベルのロ
ウアドレス信号ＤＲＡijによりそれぞれターンオフ、タ
ーンオンされる。また、前記ＮＭＯＳトランジスタ５３
は、前記ゲート端子に印加されたハイレベルのロウアド
レス信号ＤＲＡklによりターンオンされ、前記ＮＭＯＳ
トランジスタ５４は、前記ゲート端子に印加されたハイ
レベルのロウアドレス信号ＤＲＡmnによりターンオンさ
れる。したがって、前記ＰＭＯＳトランジスタ５１およ
びＮＭＯＳトランジスタ５２の共通出力ラインを通って
ロー信号が出力され、前記ノードＮ１にはロー信号が維
持される。
びＮＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５
３、５４の各ゲート端子とにハイレベルのロウアドレス
信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnが印加すると、前記
ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ
５２は前記ゲート端子に共通印加されたハイレベルのロ
ウアドレス信号ＤＲＡijによりそれぞれターンオフ、タ
ーンオンされる。また、前記ＮＭＯＳトランジスタ５３
は、前記ゲート端子に印加されたハイレベルのロウアド
レス信号ＤＲＡklによりターンオンされ、前記ＮＭＯＳ
トランジスタ５４は、前記ゲート端子に印加されたハイ
レベルのロウアドレス信号ＤＲＡmnによりターンオンさ
れる。したがって、前記ＰＭＯＳトランジスタ５１およ
びＮＭＯＳトランジスタ５２の共通出力ラインを通って
ロー信号が出力され、前記ノードＮ１にはロー信号が維
持される。
【００２４】次いで、前記ＰＭＯＳトランジスタ５５お
よびＮＭＯＳトランジスタ５６は、各ゲート端子に前記
ノードＮ１のロー信号が共通印加してそれぞれターンオ
ン、ターンオフされ、共通出力ラインを通って昇圧電圧
Ｖｐｐレベルのハイ信号が出力される。したがって、前
記ノードＮ２にはハイ信号が維持され、前記ＰＭＯＳト
ランジスタ５７には前記ノードＮ２の昇圧電圧Ｖｐｐレ
ベルのハイ信号が印加してターンオフされ、前記ノード
Ｎ１はロー信号が維持される。
よびＮＭＯＳトランジスタ５６は、各ゲート端子に前記
ノードＮ１のロー信号が共通印加してそれぞれターンオ
ン、ターンオフされ、共通出力ラインを通って昇圧電圧
Ｖｐｐレベルのハイ信号が出力される。したがって、前
記ノードＮ２にはハイ信号が維持され、前記ＰＭＯＳト
ランジスタ５７には前記ノードＮ２の昇圧電圧Ｖｐｐレ
ベルのハイ信号が印加してターンオフされ、前記ノード
Ｎ１はロー信号が維持される。
【００２５】次いで、前記ＰＭＯＳトランジスタ５８お
よびＮＭＯＳトランジスタ５９には、前記ノードＮ２の
昇圧電圧Ｖｐｐレベルのハイ信号が共通印加しそれぞれ
ターンオフ、ターンオンされ、それら共通出力端子を通
ってロー信号が出力して前記ノードＮ３にはロー信号が
維持される。
よびＮＭＯＳトランジスタ５９には、前記ノードＮ２の
昇圧電圧Ｖｐｐレベルのハイ信号が共通印加しそれぞれ
ターンオフ、ターンオンされ、それら共通出力端子を通
ってロー信号が出力して前記ノードＮ３にはロー信号が
維持される。
【００２６】次いで、前記ＰＭＯＳトランジスタ６０お
よびＮＭＯＳトランジスタ６１には、各ゲート端子に前
記ノードＮ３のロー信号が共通印加してそれぞれターン
オン、ターンオフされ、前記ＮＭＯＳトランジスタ６２
には前記ローレベルのワードライン選択信号φＸＩの反
転信号φＸＩＢが印加してターンオフされ、前記ＰＭＯ
Ｓトランジスタ６０およびＮＭＯＳトランジスタ６１の
共通出力ラインを通ってプリデコーディングされ入力し
たハイレベルのワードライン選択信号が出力され、該出
力したハイレベルのワードライン選択信号によりワード
ラインＷ／Ｌが駆動される。
よびＮＭＯＳトランジスタ６１には、各ゲート端子に前
記ノードＮ３のロー信号が共通印加してそれぞれターン
オン、ターンオフされ、前記ＮＭＯＳトランジスタ６２
には前記ローレベルのワードライン選択信号φＸＩの反
転信号φＸＩＢが印加してターンオフされ、前記ＰＭＯ
Ｓトランジスタ６０およびＮＭＯＳトランジスタ６１の
共通出力ラインを通ってプリデコーディングされ入力し
たハイレベルのワードライン選択信号が出力され、該出
力したハイレベルのワードライン選択信号によりワード
ラインＷ／Ｌが駆動される。
【００２７】また、図４に示した従来の他のメモリのワ
ードライン駆動回路の動作を説明する。
ードライン駆動回路の動作を説明する。
【００２８】まず、初期状態にＮＡＮＤゲート１００′
のＰＭＯＳトランジスタ７１およびＮＭＯＳトランジス
タ７２、ＮＭＯＳトランジスタ７３、７４の各ゲート端
子にプリデコーディングされたローレベルのロウアドレ
ス信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnがそれぞれ印加さ
れると、前記ＰＭＯＳトランジスタ７１およびＮＭＯＳ
トランジスタ７２は前記ゲート端子に共通印加したロー
レベルのロウアドレス信号ＤＲＡijによりそれぞれター
ンオン、ターンオフされる。かつ、前記ＮＭＯＳトラン
ジスタ７３は前記ゲート端子に印加したローレベルのロ
ウアドレス信号ＤＲＡklによりターンオフされ、前記Ｎ
ＭＯＳトランジスタ７４は前記ゲート端子に印加したロ
ーレベルのロウアドレス信号ＤＲＡmnによりターンオフ
される。それで、前記ＰＭＯＳトランジスタ７１および
ＮＭＯＳトランジスタ７２の共通出力ラインを通って電
源電圧Ｖｃｃレベルのハイ信号が出力しノードＮ１１に
は電源電圧Ｖｃｃレベルのハイ信号が維持される。
のＰＭＯＳトランジスタ７１およびＮＭＯＳトランジス
タ７２、ＮＭＯＳトランジスタ７３、７４の各ゲート端
子にプリデコーディングされたローレベルのロウアドレ
ス信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnがそれぞれ印加さ
れると、前記ＰＭＯＳトランジスタ７１およびＮＭＯＳ
トランジスタ７２は前記ゲート端子に共通印加したロー
レベルのロウアドレス信号ＤＲＡijによりそれぞれター
ンオン、ターンオフされる。かつ、前記ＮＭＯＳトラン
ジスタ７３は前記ゲート端子に印加したローレベルのロ
ウアドレス信号ＤＲＡklによりターンオフされ、前記Ｎ
ＭＯＳトランジスタ７４は前記ゲート端子に印加したロ
ーレベルのロウアドレス信号ＤＲＡmnによりターンオフ
される。それで、前記ＰＭＯＳトランジスタ７１および
ＮＭＯＳトランジスタ７２の共通出力ラインを通って電
源電圧Ｖｃｃレベルのハイ信号が出力しノードＮ１１に
は電源電圧Ｖｃｃレベルのハイ信号が維持される。
【００２９】次いで、ラッチ２００′のＰＭＯＳトラン
ジスタ７５およびＮＭＯＳトランジスタ７６には、各ゲ
ート端子に前記ノードＮ１１の電源電圧Ｖｃｃレベルの
ハイ信号が共通印加してそれぞれターンオフ、ターンオ
ンされ、それら共通出力ラインを通ってロー信号が出力
されるので、ノードＮ１２はロー信号が維持される。ま
た、ラッチ２００′のＰＭＯＳトランジスタ７７には、
該ゲート端子に前記ノードＮ１２のロー信号が印加して
ターンオンされ、前記ノードＮ１１には電源電圧Ｖｃｃ
レベルのハイ信号が維持される。それで、前記ノードＮ
１１の電源電圧Ｖｃｃレベルに維持されたハイ信号は前
記ＰＭＯＳトランジスタ７５およびＮＭＯＳトランジス
タ７６の各ゲート端子に再び共通印加し、前記ラッチ部
２００′のＰＭＯＳトランジスタ７５、７７およびＮＭ
ＯＳトランジスタ７６は反復動作し、前記ノードＮ１１
には所定時間の間電源電圧Ｖｃｃレベルのハイ信号が維
持される。
ジスタ７５およびＮＭＯＳトランジスタ７６には、各ゲ
ート端子に前記ノードＮ１１の電源電圧Ｖｃｃレベルの
ハイ信号が共通印加してそれぞれターンオフ、ターンオ
ンされ、それら共通出力ラインを通ってロー信号が出力
されるので、ノードＮ１２はロー信号が維持される。ま
た、ラッチ２００′のＰＭＯＳトランジスタ７７には、
該ゲート端子に前記ノードＮ１２のロー信号が印加して
ターンオンされ、前記ノードＮ１１には電源電圧Ｖｃｃ
レベルのハイ信号が維持される。それで、前記ノードＮ
１１の電源電圧Ｖｃｃレベルに維持されたハイ信号は前
記ＰＭＯＳトランジスタ７５およびＮＭＯＳトランジス
タ７６の各ゲート端子に再び共通印加し、前記ラッチ部
２００′のＰＭＯＳトランジスタ７５、７７およびＮＭ
ＯＳトランジスタ７６は反復動作し、前記ノードＮ１１
には所定時間の間電源電圧Ｖｃｃレベルのハイ信号が維
持される。
【００３０】次いで、インバータ３００のＰＭＯＳトラ
ンジスタ７８およびＮＭＯＳトランジスタ７９には、前
記ノードＮ１２のロー信号が印加してそれぞれターンオ
ン、ターンオフされ、前記ＰＭＯＳトランジスタ７８お
よびＮＭＯＳトランジスタ７９の共通出力端子を通って
電源電圧Ｖｃｃレベルのハイ信号が出力される。
ンジスタ７８およびＮＭＯＳトランジスタ７９には、前
記ノードＮ１２のロー信号が印加してそれぞれターンオ
ン、ターンオフされ、前記ＰＭＯＳトランジスタ７８お
よびＮＭＯＳトランジスタ７９の共通出力端子を通って
電源電圧Ｖｃｃレベルのハイ信号が出力される。
【００３１】次いで、レベル調整部６００のＮＭＯＳト
ランジスタ８０は、ゲート端子にプリデコーディングさ
れ入力したハイレベルのワードライン選択信号φＸＩに
よりターンオンされ、前記ＰＭＯＳトランジスタ７８お
よびＮＭＯＳトランジスタ７９の共通出力ラインを通っ
て電源電圧Ｖｃｃレベルのハイ信号が出力される。した
がって、ノードＮ１３には電源電圧Ｖｃｃレベルのハイ
信号が維持される。
ランジスタ８０は、ゲート端子にプリデコーディングさ
れ入力したハイレベルのワードライン選択信号φＸＩに
よりターンオンされ、前記ＰＭＯＳトランジスタ７８お
よびＮＭＯＳトランジスタ７９の共通出力ラインを通っ
て電源電圧Ｖｃｃレベルのハイ信号が出力される。した
がって、ノードＮ１３には電源電圧Ｖｃｃレベルのハイ
信号が維持される。
【００３２】また、ワードライン選択部４００′のＰＭ
ＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３
には、各ゲート端子に前記ノードＮ１３の電源電圧Ｖｃ
ｃレベルのハイ信号が印加してそれぞれターンオフ、タ
ーンオンされるので、前記ＰＭＯＳトランジスタ８２お
よびＮＭＯＳトランジスタ８３の共通出力ラインを通っ
てロー信号が出力される。
ＯＳトランジスタ８２およびＮＭＯＳトランジスタ８３
には、各ゲート端子に前記ノードＮ１３の電源電圧Ｖｃ
ｃレベルのハイ信号が印加してそれぞれターンオフ、タ
ーンオンされるので、前記ＰＭＯＳトランジスタ８２お
よびＮＭＯＳトランジスタ８３の共通出力ラインを通っ
てロー信号が出力される。
【００３３】次いで、レベル調整部６００のＰＭＯＳト
ランジスタ８１には、前記ＰＭＯＳトランジスタ８２お
よびＮＭＯＳトランジスタ８３の共通出力ラインを通っ
て出力されたロー信号が印加してターンオンされ、前記
ノードＮ１３には昇圧電圧Ｖｐｐレベルのハイ信号が維
持され、該ノードＮ１３の電源電圧Ｖｃｃレベルのハイ
信号は昇圧電圧Ｖｐｐレベルのハイ信号に変換される。
ランジスタ８１には、前記ＰＭＯＳトランジスタ８２お
よびＮＭＯＳトランジスタ８３の共通出力ラインを通っ
て出力されたロー信号が印加してターンオンされ、前記
ノードＮ１３には昇圧電圧Ｖｐｐレベルのハイ信号が維
持され、該ノードＮ１３の電源電圧Ｖｃｃレベルのハイ
信号は昇圧電圧Ｖｐｐレベルのハイ信号に変換される。
【００３４】次いで、該昇圧電圧Ｖｐｐレベルに変換さ
れたハイ信号は再び前記ＰＭＯＳトランジスタ８２およ
びＮＭＯＳトランジスタ８３の各ゲート端子に共通印加
し、それら共通出力ラインを通ってロー信号がワードラ
インに出力されワードラインは駆動されない。
れたハイ信号は再び前記ＰＭＯＳトランジスタ８２およ
びＮＭＯＳトランジスタ８３の各ゲート端子に共通印加
し、それら共通出力ラインを通ってロー信号がワードラ
インに出力されワードラインは駆動されない。
【００３５】以後、前記ＰＭＯＳトランジスタ７１およ
びＮＭＯＳトランジスタ７２、ＮＭＯＳトランジスタ７
３、７４の各ゲート端子にハイレベルのロウアドレス信
号ＤＲＡij、ＤＲＡkl、ＤＲＡmnが印加すると、前記Ｐ
ＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７
２は前記ゲート端子に共通印加されたハイレベルのロウ
アドレス信号ＤＲＡijによりそれぞれターンオフ、ター
ンオンされる。また、前記ＮＭＯＳトランジスタ７３
は、前記ゲート端子に印加されたハイレベルのロウアド
レス信号ＤＲＡklによりターンオンされ、前記ＮＭＯＳ
トランジスタ７４は、前記ゲート端子に印加されたハイ
レベルのロウアドレス信号ＤＲＡmnによりターンオンさ
れる。したがって、前記ＰＭＯＳトランジスタ７１およ
びＮＭＯＳトランジスタ７２の共通出力ラインを通って
ロー信号が出力され、前記ノードＮ１１にはロー信号が
維持される。
びＮＭＯＳトランジスタ７２、ＮＭＯＳトランジスタ７
３、７４の各ゲート端子にハイレベルのロウアドレス信
号ＤＲＡij、ＤＲＡkl、ＤＲＡmnが印加すると、前記Ｐ
ＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７
２は前記ゲート端子に共通印加されたハイレベルのロウ
アドレス信号ＤＲＡijによりそれぞれターンオフ、ター
ンオンされる。また、前記ＮＭＯＳトランジスタ７３
は、前記ゲート端子に印加されたハイレベルのロウアド
レス信号ＤＲＡklによりターンオンされ、前記ＮＭＯＳ
トランジスタ７４は、前記ゲート端子に印加されたハイ
レベルのロウアドレス信号ＤＲＡmnによりターンオンさ
れる。したがって、前記ＰＭＯＳトランジスタ７１およ
びＮＭＯＳトランジスタ７２の共通出力ラインを通って
ロー信号が出力され、前記ノードＮ１１にはロー信号が
維持される。
【００３６】次いで、前記ＰＭＯＳトランジスタ７５お
よびＮＭＯＳトランジスタ７６には、前記ノードＮ１１
のロー信号が共通に印加してそれぞれターンオン、ター
ンオフされ、共通出力ラインを通って電源電圧Ｖｃｃレ
ベルのハイ信号が出力される。したがって前記ノードＮ
１２には電源電圧Ｖｃｃレベルのハイ信号が維持され、
前記ＰＭＯＳトランジスタ７７には、前記ノードＮ１２
の電源電圧Ｖｃｃレベルのハイ信号が印加してターンオ
フされ、前記ノードＮ１１は所定時間の間ロー信号が維
持される。
よびＮＭＯＳトランジスタ７６には、前記ノードＮ１１
のロー信号が共通に印加してそれぞれターンオン、ター
ンオフされ、共通出力ラインを通って電源電圧Ｖｃｃレ
ベルのハイ信号が出力される。したがって前記ノードＮ
１２には電源電圧Ｖｃｃレベルのハイ信号が維持され、
前記ＰＭＯＳトランジスタ７７には、前記ノードＮ１２
の電源電圧Ｖｃｃレベルのハイ信号が印加してターンオ
フされ、前記ノードＮ１１は所定時間の間ロー信号が維
持される。
【００３７】次いで、前記ＰＭＯＳトランジスタ７８お
よびＮＭＯＳトランジスタ７９は、前記ノードＮ１２の
電源電圧Ｖｃｃレベルのハイ信号が共通印加してそれぞ
れターンオフ、ターンオンされ、それら共通出力端子を
通ってロー信号が出力される。
よびＮＭＯＳトランジスタ７９は、前記ノードＮ１２の
電源電圧Ｖｃｃレベルのハイ信号が共通印加してそれぞ
れターンオフ、ターンオンされ、それら共通出力端子を
通ってロー信号が出力される。
【００３８】次いで、前記ＮＭＯＳトランジスタ８０
は、前記プリデコーディングされ入力したハイレベルの
ワードライン選択信号φＸＩによりターンオンされ、前
記ノードＮ１３にはロー信号が維持されるので、前記Ｐ
ＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８
３は、前記ノードＮ１３のロー信号によりそれぞれター
ンオン、ターンオフされ、それら共通出力端子を通って
昇圧電圧Ｖｐｐレベルのハイ信号が出力される。したが
って、前記ＰＭＯＳトランジスタ８１には、前記ＰＭＯ
Ｓトランジスタ８２およびＮＭＯＳトランジスタ８３の
共通出力ラインを通って出力した昇圧電圧Ｖｐｐレベル
のハイ信号が印加してターンオフされ、前記ノードＮ１
３にはロー信号が維持される。
は、前記プリデコーディングされ入力したハイレベルの
ワードライン選択信号φＸＩによりターンオンされ、前
記ノードＮ１３にはロー信号が維持されるので、前記Ｐ
ＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８
３は、前記ノードＮ１３のロー信号によりそれぞれター
ンオン、ターンオフされ、それら共通出力端子を通って
昇圧電圧Ｖｐｐレベルのハイ信号が出力される。したが
って、前記ＰＭＯＳトランジスタ８１には、前記ＰＭＯ
Ｓトランジスタ８２およびＮＭＯＳトランジスタ８３の
共通出力ラインを通って出力した昇圧電圧Ｖｐｐレベル
のハイ信号が印加してターンオフされ、前記ノードＮ１
３にはロー信号が維持される。
【００３９】したがって、前記ＰＭＯＳトランジスタ８
２およびＮＭＯＳトランジスタ８３の共通出力ラインの
レベルは昇圧電圧Ｖｐｐレベルに維持され、前記ワード
ラインＷ／Ｌに印加されるのでワードラインが駆動され
る。
２およびＮＭＯＳトランジスタ８３の共通出力ラインの
レベルは昇圧電圧Ｖｐｐレベルに維持され、前記ワード
ラインＷ／Ｌに印加されるのでワードラインが駆動され
る。
【００４０】以下、図５に示した従来のさらに他のメモ
リのワードライン駆動回路の動作を説明する。
リのワードライン駆動回路の動作を説明する。
【００４１】まず、初期状態にＮＡＮＤゲート７００の
ＰＭＯＳトランジスタ１０１およびＮＭＯＳトランジス
タ１０３、ＮＭＯＳトランジスタ１０４、１０５の各端
子にプリデコーディングされ入力されたローレベルのロ
ウアドレス信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnがそれぞ
れ印加される。次いで、前記ＰＭＯＳトランジスタ１０
１およびＮＭＯＳトランジスタ１０３は前記ゲート端子
に共通印加したローレベルのロウアドレス信号ＤＲＡij
によりそれぞれターンオン、ターンオフされ、前記ＮＭ
ＯＳトランジスタ１０４は前記ゲート端子に印加したロ
ーレベルのロウアドレス信号ＤＲＡklによりターンオフ
され、前記ＮＭＯＳトランジスタ１０４は前記ゲート端
子に印加したローレベルのロウアドレス信号ＤＲＡmnに
よりターンオフされる。したがって、前記ＰＭＯＳトラ
ンジスタ１０１およびＮＭＯＳトランジスタ１０３の共
通出力ラインを通って昇圧電圧レベルのハイ信号が出力
され、該出力した昇圧電圧Ｖｐｐレベルのハイ信号はイ
ンバータ７０１を通ってロー信号に反転されノードＮ２
２には昇圧電圧Ｖｐｐレベルのロー信号がかかる。
ＰＭＯＳトランジスタ１０１およびＮＭＯＳトランジス
タ１０３、ＮＭＯＳトランジスタ１０４、１０５の各端
子にプリデコーディングされ入力されたローレベルのロ
ウアドレス信号ＤＲＡij、ＤＲＡkl、ＤＲＡmnがそれぞ
れ印加される。次いで、前記ＰＭＯＳトランジスタ１０
１およびＮＭＯＳトランジスタ１０３は前記ゲート端子
に共通印加したローレベルのロウアドレス信号ＤＲＡij
によりそれぞれターンオン、ターンオフされ、前記ＮＭ
ＯＳトランジスタ１０４は前記ゲート端子に印加したロ
ーレベルのロウアドレス信号ＤＲＡklによりターンオフ
され、前記ＮＭＯＳトランジスタ１０４は前記ゲート端
子に印加したローレベルのロウアドレス信号ＤＲＡmnに
よりターンオフされる。したがって、前記ＰＭＯＳトラ
ンジスタ１０１およびＮＭＯＳトランジスタ１０３の共
通出力ラインを通って昇圧電圧レベルのハイ信号が出力
され、該出力した昇圧電圧Ｖｐｐレベルのハイ信号はイ
ンバータ７０１を通ってロー信号に反転されノードＮ２
２には昇圧電圧Ｖｐｐレベルのロー信号がかかる。
【００４２】かつ、ＰＭＯＳトランジスタ１０２は、該
ゲート端子に前記ノードＮ２２にかかったロー信号が印
加しターンオンされ、前記インバータ７００の入力ライ
ンに昇圧電圧Ｖｐｐレベルのハイ信号が継続印加し、前
記ノードＮ２２はロー信号に所定時間の間維持される。
また、インバータ７０２は前記インバータ７０１から出
力されたロー信号を昇圧電圧Ｖｐｐレベルのハイ信号に
反転し出力する。すると、ワードライン選択部７０３の
伝送ゲートＴＭは前記インバータ７０１、７０２からそ
れぞれ出力されたロー信号、ハイ信号によりターンオフ
され、入力するワードライン選択信号φＸＩを遮断す
る。すなわち、伝送ゲートＴＭのＰＭＯＳトランジスタ
１０６には前記インバータ７０２から出力された昇圧電
圧Ｖｐｐレベルのハイ信号が印加され、ＮＭＯＳトラン
ジスタ１０７には前記インバータ７０１から出力された
ロー信号が印加してそれぞれターンオフされる。したが
って、ワードライン選択部７０３のＮＭＯＳトランジス
タ１０８には、前記インバータ７０２から出力された昇
圧電圧Ｖｐｐレベルのハイ信号が印加してターンオンさ
れ、ワードラインＷ／Ｌにはロー信号が印加するので駆
動されない。
ゲート端子に前記ノードＮ２２にかかったロー信号が印
加しターンオンされ、前記インバータ７００の入力ライ
ンに昇圧電圧Ｖｐｐレベルのハイ信号が継続印加し、前
記ノードＮ２２はロー信号に所定時間の間維持される。
また、インバータ７０２は前記インバータ７０１から出
力されたロー信号を昇圧電圧Ｖｐｐレベルのハイ信号に
反転し出力する。すると、ワードライン選択部７０３の
伝送ゲートＴＭは前記インバータ７０１、７０２からそ
れぞれ出力されたロー信号、ハイ信号によりターンオフ
され、入力するワードライン選択信号φＸＩを遮断す
る。すなわち、伝送ゲートＴＭのＰＭＯＳトランジスタ
１０６には前記インバータ７０２から出力された昇圧電
圧Ｖｐｐレベルのハイ信号が印加され、ＮＭＯＳトラン
ジスタ１０７には前記インバータ７０１から出力された
ロー信号が印加してそれぞれターンオフされる。したが
って、ワードライン選択部７０３のＮＭＯＳトランジス
タ１０８には、前記インバータ７０２から出力された昇
圧電圧Ｖｐｐレベルのハイ信号が印加してターンオンさ
れ、ワードラインＷ／Ｌにはロー信号が印加するので駆
動されない。
【００４３】以後、前記ＰＭＯＳトランジスタ１０１お
よびＮＭＯＳトランジスタ１０３とＮＭＯＳトランジス
タ１０４、１０５の各ゲート端子にプリデコーディング
され入力したハイレベルのロウアドレス信号ＤＲＡij、
ＤＲＡkl、ＤＲＡmnがそれぞれ入力されると、前記ＰＭ
ＯＳトランジスタ１０１およびＮＭＯＳトランジスタ１
０３は前記ゲート端子に共通印加されたハイレベルのロ
ウアドレス信号ＤＲＡ ijによりそれぞれターンオフ、タ
ーンオンされる。また、前記ＮＭＯＳトランジスタ１０
４は前記ゲート端子に印加されたハイレベルのロウアド
レス信号ＤＲＡ klによりターンオンされ、前記ＮＭＯＳ
トランジスタ１０５は前記ゲート端子に印加されたハイ
レベルのロウアドレス信号ＤＲＡmnによりターンオンさ
れる。したがって、前記ＰＭＯＳトランジスタ１０１お
よびＮＭＯＳトランジスタ１０３の共通出力ラインを通
ってロー信号が出力され、該出力されたロー信号はイン
バータ７０１を通って昇圧電圧Ｖｐｐレベルのハイ信号
に反転され、前記ノードＮ２２には昇圧電圧Ｖｐｐレベ
ルのハイ信号が維持される。かつ、前記ＰＭＯＳトラン
ジスタ１０２には前記ノードＮ２２の昇圧電圧Ｖｐｐレ
ベルのハイ信号が印加してターンオフされ、前記インバ
ータ７０１の入力ラインにロー信号が継続し印加するの
で、前記ノードＮ２２は昇圧電圧Ｖｐｐレベルのハイ信
号に継続維持された後、前記インバータ７０２を通って
ロー信号に反転し出力される。次いで、前記ＰＭＯＳト
ランジスタ１０６およびＮＭＯＳトランジスタ１０７は
前記インバータ７０２、７０１から出力されたロー信
号、ハイ信号によりそれぞれターンオンされ、前記ＮＭ
ＯＳトランジスタ１０８は前記インバータ７０２から出
力したロー信号によりターンオフされるので前記ワード
ラインＷ／Ｌには前記ハイレベルのワードライン選択信
号φＸＩが印加し、該ワードラインＷ／Ｌは駆動され
る。
よびＮＭＯＳトランジスタ１０３とＮＭＯＳトランジス
タ１０４、１０５の各ゲート端子にプリデコーディング
され入力したハイレベルのロウアドレス信号ＤＲＡij、
ＤＲＡkl、ＤＲＡmnがそれぞれ入力されると、前記ＰＭ
ＯＳトランジスタ１０１およびＮＭＯＳトランジスタ１
０３は前記ゲート端子に共通印加されたハイレベルのロ
ウアドレス信号ＤＲＡ ijによりそれぞれターンオフ、タ
ーンオンされる。また、前記ＮＭＯＳトランジスタ１０
４は前記ゲート端子に印加されたハイレベルのロウアド
レス信号ＤＲＡ klによりターンオンされ、前記ＮＭＯＳ
トランジスタ１０５は前記ゲート端子に印加されたハイ
レベルのロウアドレス信号ＤＲＡmnによりターンオンさ
れる。したがって、前記ＰＭＯＳトランジスタ１０１お
よびＮＭＯＳトランジスタ１０３の共通出力ラインを通
ってロー信号が出力され、該出力されたロー信号はイン
バータ７０１を通って昇圧電圧Ｖｐｐレベルのハイ信号
に反転され、前記ノードＮ２２には昇圧電圧Ｖｐｐレベ
ルのハイ信号が維持される。かつ、前記ＰＭＯＳトラン
ジスタ１０２には前記ノードＮ２２の昇圧電圧Ｖｐｐレ
ベルのハイ信号が印加してターンオフされ、前記インバ
ータ７０１の入力ラインにロー信号が継続し印加するの
で、前記ノードＮ２２は昇圧電圧Ｖｐｐレベルのハイ信
号に継続維持された後、前記インバータ７０２を通って
ロー信号に反転し出力される。次いで、前記ＰＭＯＳト
ランジスタ１０６およびＮＭＯＳトランジスタ１０７は
前記インバータ７０２、７０１から出力されたロー信
号、ハイ信号によりそれぞれターンオンされ、前記ＮＭ
ＯＳトランジスタ１０８は前記インバータ７０２から出
力したロー信号によりターンオフされるので前記ワード
ラインＷ／Ｌには前記ハイレベルのワードライン選択信
号φＸＩが印加し、該ワードラインＷ／Ｌは駆動され
る。
【００４４】
【発明が解決しようとする課題】しかるに、このような
従来のメモリのワードライン駆動回路は、ワードライン
を駆動させるため、外部電源電圧を昇圧した昇圧電圧を
主に使用するため、該外部電源電圧を昇圧するとき発生
する昇圧電圧の負荷が大きくなり、エラーおよび雑音に
より昇圧電圧が不安定になり、消費電力の浪費が大きく
なるという問題点があった。
従来のメモリのワードライン駆動回路は、ワードライン
を駆動させるため、外部電源電圧を昇圧した昇圧電圧を
主に使用するため、該外部電源電圧を昇圧するとき発生
する昇圧電圧の負荷が大きくなり、エラーおよび雑音に
より昇圧電圧が不安定になり、消費電力の浪費が大きく
なるという問題点があった。
【００４５】本発明の目的は、プリデコーディングされ
入力するロウアドレス信号をメモリの外部から供給され
る電源電圧レベルによりデコーディングした後、メモリ
の内部で供給される昇圧電圧レベルによりワードライン
を駆動させ、ワードライン駆動時の消費電力を減らし得
るメモリのワードライン駆動回路を提供することであ
る。
入力するロウアドレス信号をメモリの外部から供給され
る電源電圧レベルによりデコーディングした後、メモリ
の内部で供給される昇圧電圧レベルによりワードライン
を駆動させ、ワードライン駆動時の消費電力を減らし得
るメモリのワードライン駆動回路を提供することであ
る。
【００４６】
【課題を解決するための手段】このような本発明の目的
を達成するため、プリデコーディングされ入力する第１
−第３ロウアドレス信号および外部制御信号をデコーデ
ィングし電源電圧レベルまたはローレベルのデコーディ
ング信号を出力するデコーディング手段と、該デコーデ
ィング手段から出力されたデコーディング信号によりス
イッチングされ、プリデコーディングされ入力する昇圧
電圧レベルまたはローレベルのワードラインイネーブル
信号を出力するスイッチング手段と、該スイッチング手
段から出力されたワードラインイネーブル信号により昇
圧電圧レベルのワードライン選択信号を出力しワードラ
インを選択するワードライン選択手段と、前記スイッチ
ング手段に印加されるワードラインイネーブル信号によ
り前記ワードライン選択手段から選択されたワードライ
ンのレベルを安定化させるワードライン安定化手段とを
備えて、メモリのワードライン駆動回路が構成されてい
る。
を達成するため、プリデコーディングされ入力する第１
−第３ロウアドレス信号および外部制御信号をデコーデ
ィングし電源電圧レベルまたはローレベルのデコーディ
ング信号を出力するデコーディング手段と、該デコーデ
ィング手段から出力されたデコーディング信号によりス
イッチングされ、プリデコーディングされ入力する昇圧
電圧レベルまたはローレベルのワードラインイネーブル
信号を出力するスイッチング手段と、該スイッチング手
段から出力されたワードラインイネーブル信号により昇
圧電圧レベルのワードライン選択信号を出力しワードラ
インを選択するワードライン選択手段と、前記スイッチ
ング手段に印加されるワードラインイネーブル信号によ
り前記ワードライン選択手段から選択されたワードライ
ンのレベルを安定化させるワードライン安定化手段とを
備えて、メモリのワードライン駆動回路が構成されてい
る。
【００４７】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を参照し詳細に説明する。
図面を参照し詳細に説明する。
【００４８】本発明に係るメモリのワードライン駆動回
路においては、図１に示すように、プリデコーディング
され入力するロウアドレス信号ＢＰＸij、ＢＰＸkl、Ｂ
ＰＸ mnおよび外部制御信号ＲＤＰＲｉをデコーディング
し電源電圧Ｖｃｃまたはローレベルのデコーディング信
号を出力するデコーディング部１と、該デコーディング
部１から出力されたデコーディング信号によりスイッチ
ングされ、プリデコーディングされ入力する昇圧電圧Ｖ
ｐｐレベルまたはローレベルのワードラインイネーブル
信号ＷＬＥを出力するスイッチング部２と、該スイッチ
ング部２から出力されたワードラインイネーブル信号に
より昇圧電圧Ｖｐｐレベルのワードライン選択信号を出
力しワードラインＷＬｉを選択するワードライン選択部
３と、前記スイッチング部２に印加されたワードライン
イネーブル信号ＷＬＥ信号により前記ワードライン選択
部３から選択されたワードラインＷＬｉのレベルを安定
化させるワードライン安定化部４と、から構成されてい
た。
路においては、図１に示すように、プリデコーディング
され入力するロウアドレス信号ＢＰＸij、ＢＰＸkl、Ｂ
ＰＸ mnおよび外部制御信号ＲＤＰＲｉをデコーディング
し電源電圧Ｖｃｃまたはローレベルのデコーディング信
号を出力するデコーディング部１と、該デコーディング
部１から出力されたデコーディング信号によりスイッチ
ングされ、プリデコーディングされ入力する昇圧電圧Ｖ
ｐｐレベルまたはローレベルのワードラインイネーブル
信号ＷＬＥを出力するスイッチング部２と、該スイッチ
ング部２から出力されたワードラインイネーブル信号に
より昇圧電圧Ｖｐｐレベルのワードライン選択信号を出
力しワードラインＷＬｉを選択するワードライン選択部
３と、前記スイッチング部２に印加されたワードライン
イネーブル信号ＷＬＥ信号により前記ワードライン選択
部３から選択されたワードラインＷＬｉのレベルを安定
化させるワードライン安定化部４と、から構成されてい
た。
【００４９】かつ、前記デコーディング部１において
は、前記入力したロウアドレス信号ＢＰＸij、ＢＰ
Ｘkl、ＢＰＸmnおよび外部制御信号ＲＤＰＲｉを否定論
理積し電源電圧Ｖｃｃレベルまたはローレベルの論理信
号を出力するＮＡＮＤゲート１０と、該ＮＡＮＤゲート
１０から出力された論理信号のレベルを所定時間の間維
持させ反転した論理信号を出力するラッチ１１と、から
構成されていた。
は、前記入力したロウアドレス信号ＢＰＸij、ＢＰ
Ｘkl、ＢＰＸmnおよび外部制御信号ＲＤＰＲｉを否定論
理積し電源電圧Ｖｃｃレベルまたはローレベルの論理信
号を出力するＮＡＮＤゲート１０と、該ＮＡＮＤゲート
１０から出力された論理信号のレベルを所定時間の間維
持させ反転した論理信号を出力するラッチ１１と、から
構成されていた。
【００５０】また、前記ＮＡＮＤゲート１０において
は、ソース端子に電源電圧Ｖｃｃ端子が連結されゲート
端子に外部制御信号ＲＤＰＲｉの入力ラインが連結され
るＰＭＯＳトランジスタＭＰ３０と、ドレイン端子に前
記ＰＭＯＳトランジスタＭＰ３０のドレイン端子が連結
されて共通出力ラインに連結され、ゲート端子に前記ロ
ウアドレス信号ＢＰＸijの入力ラインが連結されるＮＭ
ＯＳトランジスタＭＮ３０と、ドレイン端子に前記ＮＭ
ＯＳトランジスタＭＮ３０のソース端子が連結されゲー
ト端子に前記ロウアドレス信号ＢＰＸklの入力ラインが
連結されるＮＭＯＳトランジスタＭＮ３１と、ドレイン
端子に前記ＮＭＯＳトランジスタＭＮ３１のソース端子
が連結されゲート端子に前記ロウアドレス信号ＢＰＸmn
の入力ラインが連結されるＮＭＯＳトランジスタＭＮ３
２と、ドレイン端子に前記ＮＭＯＳトランジスタＭＮ３
２のソース端子が連結されゲート端子に前記ＰＭＯＳト
ランジスタＭＰ３０のゲート端子が連結されソース端子
に接地電圧Ｖｓｓ端子が連結されるＮＭＯＳトランジス
タＭＮ３３と、から構成される。
は、ソース端子に電源電圧Ｖｃｃ端子が連結されゲート
端子に外部制御信号ＲＤＰＲｉの入力ラインが連結され
るＰＭＯＳトランジスタＭＰ３０と、ドレイン端子に前
記ＰＭＯＳトランジスタＭＰ３０のドレイン端子が連結
されて共通出力ラインに連結され、ゲート端子に前記ロ
ウアドレス信号ＢＰＸijの入力ラインが連結されるＮＭ
ＯＳトランジスタＭＮ３０と、ドレイン端子に前記ＮＭ
ＯＳトランジスタＭＮ３０のソース端子が連結されゲー
ト端子に前記ロウアドレス信号ＢＰＸklの入力ラインが
連結されるＮＭＯＳトランジスタＭＮ３１と、ドレイン
端子に前記ＮＭＯＳトランジスタＭＮ３１のソース端子
が連結されゲート端子に前記ロウアドレス信号ＢＰＸmn
の入力ラインが連結されるＮＭＯＳトランジスタＭＮ３
２と、ドレイン端子に前記ＮＭＯＳトランジスタＭＮ３
２のソース端子が連結されゲート端子に前記ＰＭＯＳト
ランジスタＭＰ３０のゲート端子が連結されソース端子
に接地電圧Ｖｓｓ端子が連結されるＮＭＯＳトランジス
タＭＮ３３と、から構成される。
【００５１】前記ラッチ１１においては、入力端子に前
記ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳトラン
ジスタＭＮ３０の共通出力ラインが連結され出力端子に
前記スイッチング部２の入力ラインが連結されるインバ
ータIVと、ソース端子に電源電圧Ｖｃｃ端子が連結され
ゲート端子に前記インバータIVの出力端子が連結されド
レイン端子に前記インバータIVの入力端子が連結される
ＰＭＯＳトランジスタＭＰ３１と、から構成される。
記ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳトラン
ジスタＭＮ３０の共通出力ラインが連結され出力端子に
前記スイッチング部２の入力ラインが連結されるインバ
ータIVと、ソース端子に電源電圧Ｖｃｃ端子が連結され
ゲート端子に前記インバータIVの出力端子が連結されド
レイン端子に前記インバータIVの入力端子が連結される
ＰＭＯＳトランジスタＭＰ３１と、から構成される。
【００５２】そして、前記スイッチング部２において
は、ドレイン端子に前記ワードラインイネーブル信号Ｗ
ＬＥの入力ラインが連結されゲート端子に前記ラッチ１
１の出力ラインが連結されソース端子に前記ワードライ
ン選択部３の入力ラインが連結されるＮＭＯＳトランジ
スタＭＮ３４から構成される。
は、ドレイン端子に前記ワードラインイネーブル信号Ｗ
ＬＥの入力ラインが連結されゲート端子に前記ラッチ１
１の出力ラインが連結されソース端子に前記ワードライ
ン選択部３の入力ラインが連結されるＮＭＯＳトランジ
スタＭＮ３４から構成される。
【００５３】かつ、前記ワードライン選択部３において
は、各ソース端子に昇圧電圧Ｖｐｐ端子が共通連結され
各ゲート端子に相手のドレイン端子が相互連結されるＰ
ＭＯＳトランジスタＭＰ３２、ＭＰ３３と、ドレイン端
子に前記ＰＭＯＳトランジスタＭＰ３２のゲート端子お
よび前記ＰＭＯＳトランジスタＭＰ３３のドレイン端子
が共通連結されゲート端子に前記ＰＭＯＳトランジスタ
ＭＰ３２のドレイン端子および前記ＰＭＯＳトランジス
タゲート端子が共通連結されソース端子に接地電圧Ｖｓ
ｓ端子が連結されるＮＭＯＳトランジスタＭＮ３５と、
から構成される。また、前記ワードライン安定化部４に
おいては、ドレイン端子に前記ワードラインＷＬｉが連
結されゲート端子に前記スイッチング部２に印加された
ワードラインイネーブル信号ＷＬＥの入力ラインが連結
されソース端子に接地電圧Ｖｓｓ端子が連結されるＮＭ
ＯＳトランジスタＭＮ３６から構成される。
は、各ソース端子に昇圧電圧Ｖｐｐ端子が共通連結され
各ゲート端子に相手のドレイン端子が相互連結されるＰ
ＭＯＳトランジスタＭＰ３２、ＭＰ３３と、ドレイン端
子に前記ＰＭＯＳトランジスタＭＰ３２のゲート端子お
よび前記ＰＭＯＳトランジスタＭＰ３３のドレイン端子
が共通連結されゲート端子に前記ＰＭＯＳトランジスタ
ＭＰ３２のドレイン端子および前記ＰＭＯＳトランジス
タゲート端子が共通連結されソース端子に接地電圧Ｖｓ
ｓ端子が連結されるＮＭＯＳトランジスタＭＮ３５と、
から構成される。また、前記ワードライン安定化部４に
おいては、ドレイン端子に前記ワードラインＷＬｉが連
結されゲート端子に前記スイッチング部２に印加された
ワードラインイネーブル信号ＷＬＥの入力ラインが連結
されソース端子に接地電圧Ｖｓｓ端子が連結されるＮＭ
ＯＳトランジスタＭＮ３６から構成される。
【００５４】このように構成された本発明に係るメモリ
のワードライン駆動回路の動作に対し図２を参照して説
明する。
のワードライン駆動回路の動作に対し図２を参照して説
明する。
【００５５】まず、所定時間Ｔ１間のメモリのワードラ
イン駆動回路の動作を説明する。図２（Ａ）（Ｂ）に示
すように、ＮＡＮＤゲート１０のＰＭＯＳトランジスタ
ＭＰ３０およびＮＭＯＳトランジスタＭＮ３３とＮＭＯ
ＳトランジスタＭＮ３０、ＭＮ３１、ＭＮ３２の各ゲー
ト端子とにローレベルの外部制御信号ＲＤＰＲｉとプリ
デコーディングされたローレベルのロウアドレス信号Ｂ
ＰＸij、ＢＰＸkl、ＢＰＸmnとがそれぞれ印加される
と、前記ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳ
トランジスタＭＮ３３は前記ゲート端子に共通印加した
ローレベルの外部制御ＲＤＰＲｉによりそれぞれターン
オン、ターンオフされる。
イン駆動回路の動作を説明する。図２（Ａ）（Ｂ）に示
すように、ＮＡＮＤゲート１０のＰＭＯＳトランジスタ
ＭＰ３０およびＮＭＯＳトランジスタＭＮ３３とＮＭＯ
ＳトランジスタＭＮ３０、ＭＮ３１、ＭＮ３２の各ゲー
ト端子とにローレベルの外部制御信号ＲＤＰＲｉとプリ
デコーディングされたローレベルのロウアドレス信号Ｂ
ＰＸij、ＢＰＸkl、ＢＰＸmnとがそれぞれ印加される
と、前記ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳ
トランジスタＭＮ３３は前記ゲート端子に共通印加した
ローレベルの外部制御ＲＤＰＲｉによりそれぞれターン
オン、ターンオフされる。
【００５６】かつ、前記ＮＭＯＳトランジスタＭＮ３０
はゲート端子に印加したローレベルのロウアドレス信号
ＢＰＸijによりターンオフされ、前記ＮＭＯＳトランジ
スタＭＮ３１はゲート端子に印加したローレベルのロウ
アドレス信号ＢＰＸklによりターンオフされ、前記ＮＭ
ＯＳトランジスタＭＮ３２はゲート端子に印加したロー
レベルのロウアドレス信号ＢＰＸmnによりターンオフさ
れる。したがって、前記ＰＭＯＳトランジスタＭＰ３０
およびＮＭＯＳトランジスタＭＮ３０の共通出力ライン
を通って電源電圧Ｖｃｃレベルのハイ信号が出力され、
ノードＮ３３には電源電圧Ｖｃｃレベルのハイ信号が維
持される。
はゲート端子に印加したローレベルのロウアドレス信号
ＢＰＸijによりターンオフされ、前記ＮＭＯＳトランジ
スタＭＮ３１はゲート端子に印加したローレベルのロウ
アドレス信号ＢＰＸklによりターンオフされ、前記ＮＭ
ＯＳトランジスタＭＮ３２はゲート端子に印加したロー
レベルのロウアドレス信号ＢＰＸmnによりターンオフさ
れる。したがって、前記ＰＭＯＳトランジスタＭＰ３０
およびＮＭＯＳトランジスタＭＮ３０の共通出力ライン
を通って電源電圧Ｖｃｃレベルのハイ信号が出力され、
ノードＮ３３には電源電圧Ｖｃｃレベルのハイ信号が維
持される。
【００５７】次いで、ラッチ１１のインバータIVは前記
ノードＮ３３の電源電圧Ｖｃｃレベルのハイ信号を受け
て反転され、図２（Ｄ）に示すようにロー信号を出力す
るので、ノードＮ３４にはロー信号が印加される。ま
た、ＰＭＯＳトランジスタＭＰ３１はゲート端子に前記
ノードＮ３４のロー信号が印加してターンオンされ、前
記ノードＮ３３には電源電圧Ｖｃｃレベルのハイ信号が
維持される。したがって、前記ノードＮ３３の電源電圧
Ｖｃｃレベルに維持されたハイ信号は前記インバータIV
の入力端子に再び印加され、前記ノードＮ３４にはロー
信号が継続維持される。
ノードＮ３３の電源電圧Ｖｃｃレベルのハイ信号を受け
て反転され、図２（Ｄ）に示すようにロー信号を出力す
るので、ノードＮ３４にはロー信号が印加される。ま
た、ＰＭＯＳトランジスタＭＰ３１はゲート端子に前記
ノードＮ３４のロー信号が印加してターンオンされ、前
記ノードＮ３３には電源電圧Ｖｃｃレベルのハイ信号が
維持される。したがって、前記ノードＮ３３の電源電圧
Ｖｃｃレベルに維持されたハイ信号は前記インバータIV
の入力端子に再び印加され、前記ノードＮ３４にはロー
信号が継続維持される。
【００５８】次いで、スイッチング部のＮＭＯＳトラン
ジスタＭＮ３４はゲート端子に前記ノードＮ３４のロー
信号が印加してターンオフされ、自分のドレイン端子に
印加した図２（Ｃ）に示す昇圧電圧Ｖｐｐのレベルのワ
ードラインイネーブル信号ＷＬＥが遮断される。
ジスタＭＮ３４はゲート端子に前記ノードＮ３４のロー
信号が印加してターンオフされ、自分のドレイン端子に
印加した図２（Ｃ）に示す昇圧電圧Ｖｐｐのレベルのワ
ードラインイネーブル信号ＷＬＥが遮断される。
【００５９】そして、ワードライン安定化部４のＮＭＯ
ＳトランジスタＭＮ３６はゲート端子に前記ＮＭＯＳト
ランジスタＭＮ３４のドレイン端子に印加された昇圧電
圧Ｖｐｐレベルのワードラインイネーブル信号ＷＬＥが
印加してターンオンされ、前記ノードＮ３６の昇圧電圧
Ｖｐｐレベルのハイ信号はＮＭＯＳトランジスタＭＮ３
６のソース端子を通って接地され、前記ノードＮ３６に
はロー信号が維持される。
ＳトランジスタＭＮ３６はゲート端子に前記ＮＭＯＳト
ランジスタＭＮ３４のドレイン端子に印加された昇圧電
圧Ｖｐｐレベルのワードラインイネーブル信号ＷＬＥが
印加してターンオンされ、前記ノードＮ３６の昇圧電圧
Ｖｐｐレベルのハイ信号はＮＭＯＳトランジスタＭＮ３
６のソース端子を通って接地され、前記ノードＮ３６に
はロー信号が維持される。
【００６０】すると、前記ＰＭＯＳトランジスタＭＰ３
２はゲート端子に前記ノードＮ３６のロー信号が印加し
てターンオンされ、前記ノードＮ３５には図２（Ｅ）に
示した昇圧電圧Ｖｐｐレベルのハイ信号が印加される。
したがって、前記ＰＭＯＳトランジスタＭＰ３３および
ＮＭＯＳトランジスタＭＮ３５は各ゲート端子に前記ノ
ードＮ３５の昇圧電圧Ｖｐｐレベルのハイ信号が印加し
てそれぞれターンオフ、ターンオンされ、前記ノードＮ
３６には、図２（Ｆ）に示すように、継続してロー信号
が印加するのでワードラインＷＬｉは駆動されない。
２はゲート端子に前記ノードＮ３６のロー信号が印加し
てターンオンされ、前記ノードＮ３５には図２（Ｅ）に
示した昇圧電圧Ｖｐｐレベルのハイ信号が印加される。
したがって、前記ＰＭＯＳトランジスタＭＰ３３および
ＮＭＯＳトランジスタＭＮ３５は各ゲート端子に前記ノ
ードＮ３５の昇圧電圧Ｖｐｐレベルのハイ信号が印加し
てそれぞれターンオフ、ターンオンされ、前記ノードＮ
３６には、図２（Ｆ）に示すように、継続してロー信号
が印加するのでワードラインＷＬｉは駆動されない。
【００６１】以下、所定時間Ｔ２間のメモリのワードラ
イン駆動回路の動作に対し説明する。
イン駆動回路の動作に対し説明する。
【００６２】図２（Ａ）および（Ｂ）に示すように、Ｐ
ＭＯＳトランジスタＭＰ３０およびＮＭＯＳトランジス
タＭＮ３３とＮＮＯＳトランジスタＭＮ３０、ＭＮ３
１、ＭＮ３２の各ゲート端子とに電源電圧Ｖｃｃレベル
の外部制御信号ＲＤＰＲｉとプリデコーディングされた
電源電圧Ｖｃｃレベルのロウアドレス信号ＢＰＸij、Ｂ
ＰＸkl、ＢＰＸmnとがそれぞれ印加すると、前記ＰＭＯ
ＳトランジスタＭＰ３０およびＮＭＯＳトランジスタＭ
Ｎ３３は前記ゲート端子に共通印加された電源電圧Ｖｃ
ｃレベルの外部制御信号ＲＤＰＲｉによりそれぞれター
ンオフ、ターンオンされる。
ＭＯＳトランジスタＭＰ３０およびＮＭＯＳトランジス
タＭＮ３３とＮＮＯＳトランジスタＭＮ３０、ＭＮ３
１、ＭＮ３２の各ゲート端子とに電源電圧Ｖｃｃレベル
の外部制御信号ＲＤＰＲｉとプリデコーディングされた
電源電圧Ｖｃｃレベルのロウアドレス信号ＢＰＸij、Ｂ
ＰＸkl、ＢＰＸmnとがそれぞれ印加すると、前記ＰＭＯ
ＳトランジスタＭＰ３０およびＮＭＯＳトランジスタＭ
Ｎ３３は前記ゲート端子に共通印加された電源電圧Ｖｃ
ｃレベルの外部制御信号ＲＤＰＲｉによりそれぞれター
ンオフ、ターンオンされる。
【００６３】かつ、前記ＮＭＯＳトランジスタＭＮ３０
はゲート端子に印加された電源電圧Ｖｃｃレベルのロウ
アドレス信号ＢＰＸijによりターンオンされ、前記ＮＭ
ＯＳトランジスタＭＮ３１はゲート端子に印加された電
源電圧Ｖｃｃレベルのロウアドレス信号ＢＰＸklにより
ターンオンされ、前記ＮＭＯＳトランジスタＭＮ３２は
ゲート端子に印加された電源電圧Ｖｃｃレベルのロウア
ドレス信号ＢＰＸmnによりターンオンされる。したがっ
て、前記ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳ
トランジスタＭＮ３０の共通出力ラインを通ってロー信
号が出力し、ノードＮ３３にはロー信号が維持される。
はゲート端子に印加された電源電圧Ｖｃｃレベルのロウ
アドレス信号ＢＰＸijによりターンオンされ、前記ＮＭ
ＯＳトランジスタＭＮ３１はゲート端子に印加された電
源電圧Ｖｃｃレベルのロウアドレス信号ＢＰＸklにより
ターンオンされ、前記ＮＭＯＳトランジスタＭＮ３２は
ゲート端子に印加された電源電圧Ｖｃｃレベルのロウア
ドレス信号ＢＰＸmnによりターンオンされる。したがっ
て、前記ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳ
トランジスタＭＮ３０の共通出力ラインを通ってロー信
号が出力し、ノードＮ３３にはロー信号が維持される。
【００６４】次いで、ラッチ１１のインバータIVは前記
ノードＮ３３のロー信号を受けて反転し、図１（Ｄ）に
示すように電源電圧Ｖｃｃレベルのハイ信号を出力し、
ノードＮ３４に電源電圧Ｖｃｃレベルのハイ信号が印加
される。また、ＰＭＯＳトランジスタＭＰ３１はゲート
端子に前記ノードＮ３４の電源電圧Ｖｃｃレベルのハイ
信号が印加してターンオフされ、前記ノードＮ３３には
ロー信号が維持される。したがって、前記ノードＮ３３
にかかったロー信号は前記インバータIVの入力端子に再
び印加され、前記ノードＮ３４には電源電圧Ｖｃｃレベ
ルのハイ信号が継続維持される。
ノードＮ３３のロー信号を受けて反転し、図１（Ｄ）に
示すように電源電圧Ｖｃｃレベルのハイ信号を出力し、
ノードＮ３４に電源電圧Ｖｃｃレベルのハイ信号が印加
される。また、ＰＭＯＳトランジスタＭＰ３１はゲート
端子に前記ノードＮ３４の電源電圧Ｖｃｃレベルのハイ
信号が印加してターンオフされ、前記ノードＮ３３には
ロー信号が維持される。したがって、前記ノードＮ３３
にかかったロー信号は前記インバータIVの入力端子に再
び印加され、前記ノードＮ３４には電源電圧Ｖｃｃレベ
ルのハイ信号が継続維持される。
【００６５】次いで、スイッチング部のＮＭＯＳトラン
ジスタＭＮ３４はゲート端子に前記ノードＮ３４の電源
電圧Ｖｃｃレベルのハイ信号が印加してターンオンさ
れ、自分のドレイン端子に印加した図２（Ｃ）に示すロ
ー信号をソース端子に印加する。したがって、前記ノー
ドＮ３５には図２（Ｃ）に示すようにロー信号が維持さ
れる。
ジスタＭＮ３４はゲート端子に前記ノードＮ３４の電源
電圧Ｖｃｃレベルのハイ信号が印加してターンオンさ
れ、自分のドレイン端子に印加した図２（Ｃ）に示すロ
ー信号をソース端子に印加する。したがって、前記ノー
ドＮ３５には図２（Ｃ）に示すようにロー信号が維持さ
れる。
【００６６】次いで、前記ＰＭＯＳトランジスタＭＰ３
３およびＮＭＯＳトランジスタＭＮ３５の各ゲート端子
に前記ノードＮ３５のロー信号が印加してそれぞれター
ンオン、ターンオフされ、ワードライン安定化部４のＮ
ＭＯＳトランジスタＭＮ３６はゲート端子に前記ＮＭＯ
ＳトランジスタＭＮ３４のドレイン端子に印加されたロ
ーレベルのワードラインイネーブル信号ＷＬＥが印加し
てターンオフされ、前記ノードＮ３６には昇圧電圧Ｖｐ
ｐレベルのハイ信号が印加される。したがって、前記Ｐ
ＭＯＳトランジスタＭＰ３２はゲート端子に前記ノード
Ｎ３６の昇圧電圧Ｖｐｐレベルのハイ信号が印加してタ
ーンオフされ、前記ノードＮ３５には図２（Ｅ）に示す
ようにローレベルが継続印加し、前記ノードＮ３４、Ｎ
３５にはそれぞれロー信号、昇圧電圧Ｖｐｐレベルのハ
イ信号が継続印加される。したがって、ワードラインＷ
Ｌｉ上には、図２（Ｆ）に示すように、昇圧電圧Ｖｐｐ
レベルのハイ信号が印加し、前記ワードラインが駆動さ
れる。
３およびＮＭＯＳトランジスタＭＮ３５の各ゲート端子
に前記ノードＮ３５のロー信号が印加してそれぞれター
ンオン、ターンオフされ、ワードライン安定化部４のＮ
ＭＯＳトランジスタＭＮ３６はゲート端子に前記ＮＭＯ
ＳトランジスタＭＮ３４のドレイン端子に印加されたロ
ーレベルのワードラインイネーブル信号ＷＬＥが印加し
てターンオフされ、前記ノードＮ３６には昇圧電圧Ｖｐ
ｐレベルのハイ信号が印加される。したがって、前記Ｐ
ＭＯＳトランジスタＭＰ３２はゲート端子に前記ノード
Ｎ３６の昇圧電圧Ｖｐｐレベルのハイ信号が印加してタ
ーンオフされ、前記ノードＮ３５には図２（Ｅ）に示す
ようにローレベルが継続印加し、前記ノードＮ３４、Ｎ
３５にはそれぞれロー信号、昇圧電圧Ｖｐｐレベルのハ
イ信号が継続印加される。したがって、ワードラインＷ
Ｌｉ上には、図２（Ｆ）に示すように、昇圧電圧Ｖｐｐ
レベルのハイ信号が印加し、前記ワードラインが駆動さ
れる。
【００６７】
【発明の効果】以上、説明したように、本発明に係るメ
モリのワードライン駆動回路は、入力するアドレス信号
を電源電圧レベルにデコーディングした後、メモリの内
部から供給される昇圧電圧レベルによりワードラインを
駆動させるようになっているため、ワードラインの駆動
時の昇圧電圧の負荷を減少し消費電力を減らし得るとい
う効果がある。
モリのワードライン駆動回路は、入力するアドレス信号
を電源電圧レベルにデコーディングした後、メモリの内
部から供給される昇圧電圧レベルによりワードラインを
駆動させるようになっているため、ワードラインの駆動
時の昇圧電圧の負荷を減少し消費電力を減らし得るとい
う効果がある。
【図１】本発明に係るメモリのワードライン駆動回路図
である。
である。
【図２】本発明に係るワードライン駆動回路の各部の入
出波形図である。
出波形図である。
【図３】従来例を示したメモリのワードライン駆動回路
図である。
図である。
【図４】従来の他の例を示したメモリのワードライン駆
動回路図である。
動回路図である。
【図５】従来のさらに他の例を示したメモリのワードラ
イン駆動回路図である。
イン駆動回路図である。
１：デコーディング部 ２：スイッチング部 ３：ワードライン選択部 ４：ワードライン安定化部 １０：ＮＡＮＤゲート １１：ラッチ
Claims (7)
- 【請求項１】 プリデコーディングされ入力された第１
−第３ロウアドレス信号および外部制御信号をデコーデ
ィングし、電源電圧レベルまたはローレベルのデコーデ
ィング信号を出力するデコーディング手段と、 該デコーディング手段から出力されたデコーディング信
号によりスイッチングされ、プリデコーディングされ入
力された昇圧電圧レベルまたはローレベルのワードライ
ンイネーブル信号を出力するスイッチング手段と、 該スイッチング手段から出力されたワードラインイネー
ブル信号により昇圧電圧レベルのワードライン選択信号
を出力しワードラインを選択するワードライン選択手段
と、 前記スイッチング手段に印加されたワードラインイネー
ブル信号により前記ワードライン選択手段から選択され
たワードラインのレベルを安定化させるワードライン安
定化手段と、を含んで構成されることを特徴とするメモ
リのワードライン駆動回路。 - 【請求項２】 前記デコーディング手段は、入力した第
１−第３ロウアドレス信号と外部制御信号とを否定論理
積し、電源電圧レベルまたはローレベルの論理信号を出
力するＮＡＮＤゲートと、 該ＮＡＮＤゲートから出力された論理信号のレベルを所
定時間の間維持させ反転した論理信号を出力するラッチ
と、を含んで構成される請求項１記載のメモリのワード
ライン駆動回路。 - 【請求項３】 前記ＮＡＮＤゲートは、ソース端子に電
源電圧端子が連結され、ゲート端子に外部制御信号の入
力ラインが連結されるＰＭＯＳトランジスタと、 ドレイン端子に該ＰＭＯＳトランジスタのドレイン端子
が連結されて共通出力ラインに連結され、ゲート端子に
前記第１ロウアドレス信号の入力ラインが連結される第
１ＮＭＯＳトランジスタと、 ドレイン端子に前記第１ＮＭＯＳトランジスタのソース
端子が連結され、ゲート端子に前記第１ロウアドレス信
号の入力ラインが連結される第２ＮＭＯＳトランジスタ
と、 ドレイン端子に前記第２ＮＭＯＳトランジスタのソース
端子が連結され、ゲート端子に前記第３ロウアドレス信
号の入力ラインが連結される第３ＮＭＯＳトランジスタ
と、 ドレイン端子に前記第３ＮＭＯＳトランジスタのソース
端子が連結され、ゲート端子に前記ＰＭＯＳトランジス
タのゲート端子が連結され、ソース端子に接地電圧端子
が連結される第４ＮＭＯＳトランジスタと、を含んで構
成される請求項２記載のメモリのワードライン駆動回
路。 - 【請求項４】 前記ラッチは、入力端子に前記ＮＡＮＤ
ゲートの出力ラインが連結されるインバータIVと、 ソース端子に電源電圧Ｖｃｃが連結され、ゲート端子に
前記インバータIVの出力端子が連結され、ドレイン端子
に前記インバータIVの入力ラインが連結されるＰＭＯＳ
トランジスタと、から構成される請求項２記載のメモリ
のワードライン駆動回路。 - 【請求項５】 前記スイッチング手段は、ドレイン端子
に前記ワードラインイネーブル信号の入力ラインが連結
され、ゲート端子に前記デコーディング手段の出力ライ
ンが連結され、ソース端子に前記ワードライン選択手段
の入力ラインが連結されるＮＭＯＳトランジスタから構
成される請求項１記載のメモリのワードライン駆動回
路。 - 【請求項６】 前記ワードライン選択手段は、各ソース
端子に昇圧電圧端子が共通連結され、各ゲート端子にド
レイン端子が相互連結される第１、第２ＰＭＯＳトラン
ジスタと、 ドレイン端子に前記第１ＰＭＯＳトランジスタのゲート
端子および第２ＰＭＯＳトランジスタのドレイン端子と
が共通連結され、ゲート端子に前記第１ＰＭＯＳトラン
ジスタのドレイン端子および第２ＰＭＯＳトランジスタ
のゲート端子とが共通連結され、ソース端子に接地電圧
端子が連結されるＮＭＯＳトランジスタと、から構成さ
れる請求項１記載のメモリのワードライン駆動回路。 - 【請求項７】 前記ワードライン安定化手段は、ドレイ
ン端子に前記ワードラインが連結され、ゲート端子に前
記スイッチング手段に印加するワードラインイネーブル
信号の入力ラインが連結され、ソース端子に接地電圧端
子が連結されるＮＭＯＳトランジスタから構成されるメ
モリのワードライン駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026225A KR0121131B1 (ko) | 1994-10-13 | 1994-10-13 | 반도체 메모리장치의 구동회로 |
| KR94P26225 | 1994-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08190788A true JPH08190788A (ja) | 1996-07-23 |
| JP3024926B2 JP3024926B2 (ja) | 2000-03-27 |
Family
ID=19395044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265758A Expired - Fee Related JP3024926B2 (ja) | 1994-10-13 | 1995-10-13 | メモリのワードライン駆動回路 |
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| Country | Link |
|---|---|
| US (1) | US5602797A (ja) |
| JP (1) | JP3024926B2 (ja) |
| KR (1) | KR0121131B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361866B1 (ko) * | 1999-06-30 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 구동방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2910644B2 (ja) * | 1995-10-31 | 1999-06-23 | 日本電気株式会社 | 半導体記憶装置 |
| KR100343134B1 (ko) | 1998-07-09 | 2002-10-25 | 삼성전자 주식회사 | 유전막형성방법 |
| DE19841445C2 (de) * | 1998-09-10 | 2002-04-25 | Infineon Technologies Ag | Halbleiter-Schaltungsanordnung |
| US6664792B1 (en) * | 1998-09-29 | 2003-12-16 | Intel Corporation | Method and apparatus for battery power pre-check at system power-on |
| US6535430B2 (en) | 2000-02-16 | 2003-03-18 | Halo, Inc. | Wordline decoder for flash memory |
| US7200050B2 (en) * | 2003-05-26 | 2007-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory unit and semiconductor device |
| KR100640786B1 (ko) * | 2005-03-24 | 2006-10-31 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 워드 라인 인에이블 회로 및 방법 |
| JP2006293716A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 半導体記憶装置 |
| KR100648861B1 (ko) * | 2005-09-29 | 2006-11-24 | 주식회사 하이닉스반도체 | 워드라인 구동 장치 |
| JP5151106B2 (ja) * | 2006-09-27 | 2013-02-27 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
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| CN110148433B (zh) * | 2019-06-13 | 2024-04-02 | 苏州汇峰微电子有限公司 | 一种dram全局字线驱动电路及其降低漏电的方法 |
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Citations (1)
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|---|---|---|---|---|
| JPH06333389A (ja) * | 1993-05-20 | 1994-12-02 | Hitachi Ltd | カラム系駆動方式、及び半導体記憶装置 |
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|---|---|---|---|---|
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| KR960006373B1 (ko) * | 1992-10-31 | 1996-05-15 | 삼성전자주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
| KR0121134B1 (ko) * | 1994-09-14 | 1997-11-10 | 문정환 | 반도체 메모리장치의 워드라인드라이버 |
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1994
- 1994-10-13 KR KR1019940026225A patent/KR0121131B1/ko not_active Expired - Fee Related
-
1995
- 1995-10-12 US US08/542,456 patent/US5602797A/en not_active Expired - Lifetime
- 1995-10-13 JP JP7265758A patent/JP3024926B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06333389A (ja) * | 1993-05-20 | 1994-12-02 | Hitachi Ltd | カラム系駆動方式、及び半導体記憶装置 |
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|---|---|
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| US5602797A (en) | 1997-02-11 |
| KR0121131B1 (ko) | 1997-11-10 |
| KR960015581A (ko) | 1996-05-22 |
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