JPH08190799A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH08190799A JPH08190799A JP130495A JP130495A JPH08190799A JP H08190799 A JPH08190799 A JP H08190799A JP 130495 A JP130495 A JP 130495A JP 130495 A JP130495 A JP 130495A JP H08190799 A JPH08190799 A JP H08190799A
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- sense amplifier
- amplifier circuit
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- bit line
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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Abstract
(57)【要約】
【目的】 消費電流を低減し、且つ、擬似書き込みによ
るデータの破壊を防止したセンスアンプ回路を得る。 【構成】 選択されたビット線３３の寄生容量３２より
容量の大きいコンデンサ１２を用いて読み出しデータの
確定後は選択メモリセルに読み出し電流が流れないよう
にビット線の電圧レベルを固定し、および／または擬似
書き込み電流が選択メモリセルに流れ込まないように電
流経路を遮断する差動アンプ３０を備えた。
るデータの破壊を防止したセンスアンプ回路を得る。 【構成】 選択されたビット線３３の寄生容量３２より
容量の大きいコンデンサ１２を用いて読み出しデータの
確定後は選択メモリセルに読み出し電流が流れないよう
にビット線の電圧レベルを固定し、および／または擬似
書き込み電流が選択メモリセルに流れ込まないように電
流経路を遮断する差動アンプ３０を備えた。
Description
【０００１】
【産業上の利用分野】この発明は、読み出しデータが確
定後もメモリセルに電流が流れることを防止して消費電
流の削減を図った、Ｅ2 ＰＲＯＭ等のメモリ装置からデ
ータを読み出すためのセンスアンプ回路に関するもので
ある。
定後もメモリセルに電流が流れることを防止して消費電
流の削減を図った、Ｅ2 ＰＲＯＭ等のメモリ装置からデ
ータを読み出すためのセンスアンプ回路に関するもので
ある。
【０００２】
【従来の技術】図６は例えば電気通信協会による平成４
年１月３０日発行の「ＬＳＩ技術の基礎」第１７９頁に
記載の従来のセンスアンプ回路の一例を示す回路図であ
る。同図において、６１は駆動信号入力端子７３からイ
ンバータ６７を介して供給される駆動信号に応じてセン
スアンプ回路に電源を供給するスイッチとしてのＰチャ
ネルトランジスタ、６２及び６３は差動アンプ６６の一
部を構成するＰチャネルトランジスタ、６４及び６５は
上記差動アンプ６０の他の一部を構成するＮチャネルト
ランジスタ、６８及び６９は差動アンプ６６の入出力と
なる配線、７０はこのセンスアンプ回路の出力を反転す
るインバータ、７１はＥ2 ＰＲＯＭの選択メモリトラン
ジスタ（以下、メモリセルという）７２から選択ビット
線ＢＬを介して供給される読み出しデータを入力するデ
ータ入力端子、ＢＬバーはダミーメモリセルに接続され
たビット線である。
年１月３０日発行の「ＬＳＩ技術の基礎」第１７９頁に
記載の従来のセンスアンプ回路の一例を示す回路図であ
る。同図において、６１は駆動信号入力端子７３からイ
ンバータ６７を介して供給される駆動信号に応じてセン
スアンプ回路に電源を供給するスイッチとしてのＰチャ
ネルトランジスタ、６２及び６３は差動アンプ６６の一
部を構成するＰチャネルトランジスタ、６４及び６５は
上記差動アンプ６０の他の一部を構成するＮチャネルト
ランジスタ、６８及び６９は差動アンプ６６の入出力と
なる配線、７０はこのセンスアンプ回路の出力を反転す
るインバータ、７１はＥ2 ＰＲＯＭの選択メモリトラン
ジスタ（以下、メモリセルという）７２から選択ビット
線ＢＬを介して供給される読み出しデータを入力するデ
ータ入力端子、ＢＬバーはダミーメモリセルに接続され
たビット線である。
【０００３】次に動作を説明する。データの読み出し時
に駆動信号入力端子７３に入力される駆動信号がハイレ
ベル（以下、Ｈレベルという）になると、インバータ６
７を介してＰチャネルトランジスタ６１がオンし、セン
スアンプ回路に電源が供給される。次いで、選択された
ビット線ＢＬに接続された選択されたメモリセル７２の
フローティングゲートに、電荷が存在するかどうかによ
り、ビット線に読み出し電流ＩE が流れたり流れなかっ
たりする。ビット線ＢＬバーには予め基準電圧が与えら
れている。差動アンプ６６はビット線ＢＬとビット線Ｂ
Ｌバーとの電位差を増幅して、出力の配線６９及びイン
バータ７０を介してこのセンスアンプ回路の読み出しデ
ータを出力する。
に駆動信号入力端子７３に入力される駆動信号がハイレ
ベル（以下、Ｈレベルという）になると、インバータ６
７を介してＰチャネルトランジスタ６１がオンし、セン
スアンプ回路に電源が供給される。次いで、選択された
ビット線ＢＬに接続された選択されたメモリセル７２の
フローティングゲートに、電荷が存在するかどうかによ
り、ビット線に読み出し電流ＩE が流れたり流れなかっ
たりする。ビット線ＢＬバーには予め基準電圧が与えら
れている。差動アンプ６６はビット線ＢＬとビット線Ｂ
Ｌバーとの電位差を増幅して、出力の配線６９及びイン
バータ７０を介してこのセンスアンプ回路の読み出しデ
ータを出力する。
【０００４】
【発明が解決しようとする課題】従来のセンスアンプ回
路は以上のように構成されているので、ビット線ＢＬは
配線６８に直接接続されており、したがって、選択した
メモリセル７２のフローティングゲートに電荷が存在し
ていて、読み出し電流ＩE がそのドレイン−ソース間に
流れる状態（読み出しデータの値がＬレベルの場合）で
は、Ｐチャネルトランジスタ６１及び６２がオンとなっ
ているので、センスアンプ回路の読み出しデータが確定
した後でも、駆動信号入力端子７３に駆動信号が入力さ
れているセンスアンプ回路の動作中は読み出し電流ＩE
が電源ＶＤＤからＰチャネルトランジスタ６１及び６２
を介してそのメモリセル７２のそのドレイン−ソース間
に流れ続ける。このため、消費電流が多いという問題点
があった。
路は以上のように構成されているので、ビット線ＢＬは
配線６８に直接接続されており、したがって、選択した
メモリセル７２のフローティングゲートに電荷が存在し
ていて、読み出し電流ＩE がそのドレイン−ソース間に
流れる状態（読み出しデータの値がＬレベルの場合）で
は、Ｐチャネルトランジスタ６１及び６２がオンとなっ
ているので、センスアンプ回路の読み出しデータが確定
した後でも、駆動信号入力端子７３に駆動信号が入力さ
れているセンスアンプ回路の動作中は読み出し電流ＩE
が電源ＶＤＤからＰチャネルトランジスタ６１及び６２
を介してそのメモリセル７２のそのドレイン−ソース間
に流れ続ける。このため、消費電流が多いという問題点
があった。
【０００５】また、選択したメモリセル７２のフローテ
ィングゲートに電荷がない場合は、読み出し電流ＩE は
流れず、ビット線ＢＬはＨレベルになるが、この読み出
しデータが確定した後でも、センスアンプ回路の動作中
はＨレベルのビット線ＢＬからメモリセル７２に擬似書
き込み電流が流れて、メモリセル内のデータが破壊され
てしまうばかりか消費電流が多くなるという問題点もあ
った。
ィングゲートに電荷がない場合は、読み出し電流ＩE は
流れず、ビット線ＢＬはＨレベルになるが、この読み出
しデータが確定した後でも、センスアンプ回路の動作中
はＨレベルのビット線ＢＬからメモリセル７２に擬似書
き込み電流が流れて、メモリセル内のデータが破壊され
てしまうばかりか消費電流が多くなるという問題点もあ
った。
【０００６】さらに、センスアンプ回路の出力に接続さ
れるＣＭＯＳインバータ７０の入力は、センスアンプ回
路の出力が確定するまではＨレベルとローレベル（以
下、Ｌレベルという）との中間状態にあるので、ＣＭＯ
Ｓインバータ７０に貫通電流が流れ、これにより消費電
流が多くなるという問題点があった。
れるＣＭＯＳインバータ７０の入力は、センスアンプ回
路の出力が確定するまではＨレベルとローレベル（以
下、Ｌレベルという）との中間状態にあるので、ＣＭＯ
Ｓインバータ７０に貫通電流が流れ、これにより消費電
流が多くなるという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、センスアンプ回路の読み出しデ
ータが確定した後は、メモリセルに貫通電流が流れない
ようにして、消費電流を低減したセンスアンプ回路を提
供することを目的とする。
ためになされたもので、センスアンプ回路の読み出しデ
ータが確定した後は、メモリセルに貫通電流が流れない
ようにして、消費電流を低減したセンスアンプ回路を提
供することを目的とする。
【０００８】また、この発明は、センスアンプ回路の読
み出しデータが確定した後は、メモリセルに擬似書き込
み電流が流れないようにして、データの破壊を防止する
とともに消費電流を削減したセンスアンプ回路を提供す
ることを目的とする。
み出しデータが確定した後は、メモリセルに擬似書き込
み電流が流れないようにして、データの破壊を防止する
とともに消費電流を削減したセンスアンプ回路を提供す
ることを目的とする。
【０００９】また、さらにこの発明は、上記目的に加え
て、出力段のＣＭＯＳインバータに貫通電流が流れない
ようにして、消費電流を削減したセンスアンプ回路を提
供することを目的とする。
て、出力段のＣＭＯＳインバータに貫通電流が流れない
ようにして、消費電流を削減したセンスアンプ回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明に係るセ
ンスアンプ回路は、選択されたビット線の寄生容量より
容量の大きいコンデンサを用いて、読み出しデータの確
定後は選択メモリセルに読み出し電流が流れないように
ビット線の電圧レベルを固定する差動アンプを備えたも
のである。
ンスアンプ回路は、選択されたビット線の寄生容量より
容量の大きいコンデンサを用いて、読み出しデータの確
定後は選択メモリセルに読み出し電流が流れないように
ビット線の電圧レベルを固定する差動アンプを備えたも
のである。
【００１１】請求項２の発明に係るセンスアンプ回路
は、請求項１の発明における電流供給部として、センス
アンプ回路に駆動信号が供給されている間、選択された
ビット線及びコンデンサに電流を供給するものを用いた
ものである。
は、請求項１の発明における電流供給部として、センス
アンプ回路に駆動信号が供給されている間、選択された
ビット線及びコンデンサに電流を供給するものを用いた
ものである。
【００１２】請求項３の発明に係るセンスアンプ回路
は、請求項１の発明における電流供給部として、差動ア
ンプの出力により制御されるものを用いたものである。
は、請求項１の発明における電流供給部として、差動ア
ンプの出力により制御されるものを用いたものである。
【００１３】請求項４の発明に係るセンスアンプ回路
は、請求項１の発明において、差動アンプの出力からの
固定レベルの読み出し信号と、センスアンプ回路からの
データの読み出し指示をする読み出し指示信号との両方
が存在するときにオンになるスイッチをさらに備えたも
のである。
は、請求項１の発明において、差動アンプの出力からの
固定レベルの読み出し信号と、センスアンプ回路からの
データの読み出し指示をする読み出し指示信号との両方
が存在するときにオンになるスイッチをさらに備えたも
のである。
【００１４】
【作用】請求項１の発明におけるセンスアンプ回路は、
読み出しデータ確定後はビット線はメモリセルに読み出
し電流が流れないレベルに固定されるので、センスアン
プ回路の消費電流が抑えられる。
読み出しデータ確定後はビット線はメモリセルに読み出
し電流が流れないレベルに固定されるので、センスアン
プ回路の消費電流が抑えられる。
【００１５】請求項２の発明におけるセンスアンプ回路
は、センスアンプ回路に駆動信号が供給されている間、
選択されたビット線及びコンデンサに電流を供給するの
で、センスアンプの駆動期間中におけるセンスアンプ回
路の消費電流が抑えられる。
は、センスアンプ回路に駆動信号が供給されている間、
選択されたビット線及びコンデンサに電流を供給するの
で、センスアンプの駆動期間中におけるセンスアンプ回
路の消費電流が抑えられる。
【００１６】請求項３の発明におけるセンスアンプ回路
は、請求項１の発明におけるビット線の寄生容量の充電
による電位上昇が前記コンデンサの充電による電位上昇
より早い場合はデータの読み出し後に選択されたビット
線への擬似書き込み電流の供給を遮断するので、読み出
しデータ確定後のメモリセルのデータの破壊が防止さ
れ、且つ、センスアンプ回路の消費電流が一層抑えられ
る。
は、請求項１の発明におけるビット線の寄生容量の充電
による電位上昇が前記コンデンサの充電による電位上昇
より早い場合はデータの読み出し後に選択されたビット
線への擬似書き込み電流の供給を遮断するので、読み出
しデータ確定後のメモリセルのデータの破壊が防止さ
れ、且つ、センスアンプ回路の消費電流が一層抑えられ
る。
【００１７】請求項４の発明におけるセンスアンプ回路
は、スイッチに接続される出力段のＣＭＯＳインバータ
にはＨレベルまたはＬレベルに確定した電圧レベルが印
加されることになり、ＣＭＯＳインバータの貫通電流が
防止される。
は、スイッチに接続される出力段のＣＭＯＳインバータ
にはＨレベルまたはＬレベルに確定した電圧レベルが印
加されることになり、ＣＭＯＳインバータの貫通電流が
防止される。
【００１８】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるセンスアンプ回
路とこれに接続された１個のメモリセルを示す回路図で
あり、図において、１は駆動信号入力端子１０１がＬレ
ベルのときにオフとなってセンスアンプ回路に貫通電流
が流れるのを防止するＰチャネルトランジスタ（以下、
Ｐｃｈと記載する）、２及び３はＰｃｈであり、４及び
５はＮチャネルトランジスタ（以下、Ｎｃｈと記載す
る）であって、Ｐｃｈ２とＮｃｈ４でＣＭＯＳインバー
タ３５を構成し、Ｐｃｈ３とＮｃｈ５とで他のＣＭＯＳ
インバータ３６を構成している。２つのＣＭＯＳインバ
ータ３５及び３６の入出力は交差結合されていて、差動
アンプ３０を構成している。
する。図１はこの発明の一実施例によるセンスアンプ回
路とこれに接続された１個のメモリセルを示す回路図で
あり、図において、１は駆動信号入力端子１０１がＬレ
ベルのときにオフとなってセンスアンプ回路に貫通電流
が流れるのを防止するＰチャネルトランジスタ（以下、
Ｐｃｈと記載する）、２及び３はＰｃｈであり、４及び
５はＮチャネルトランジスタ（以下、Ｎｃｈと記載す
る）であって、Ｐｃｈ２とＮｃｈ４でＣＭＯＳインバー
タ３５を構成し、Ｐｃｈ３とＮｃｈ５とで他のＣＭＯＳ
インバータ３６を構成している。２つのＣＭＯＳインバ
ータ３５及び３６の入出力は交差結合されていて、差動
アンプ３０を構成している。
【００１９】１０は駆動信号入力端子１０１とＰｃｈ１
のゲートとの間に接続されたＣＭＯＳインバータ、１２
はビット線３３の寄生容量３２よりも容量の大きいコン
デンサ、３４はゲートが駆動信号入力端子１０１に共通
接続されたＮｃｈ６及び９からなる電流供給部、１０４
はＣＭＯＳインバータ３５の出力及びＣＭＯＳインバー
タ３６の入力に接続された配線、１０５はＣＭＯＳイン
バータ３５の入力及びＣＭＯＳインバータ３６の出力に
接続された配線、１１は配線１０５に接続されたＣＭＯ
Ｓインバータ、１０３はこのセンスアンプ回路の出力端
子である。７及び８は駆動信号入力端子１０１がＬレベ
ルのときにオンとなって、配線１０４及び１０５をＬレ
ベルに固定するプルダウン用のＮｃｈトランジスタ、Ｖ
ＤＤは電源電圧を示す。さらに、３１はこのセンスアン
プ回路の外にあるビット線３３に接続された多数のＥ2
ＰＲＯＭメモリトランジスタ（以下、メモリセルとい
う）のなかの選択された１個を代表的に示したもの、３
２はビット線３３の寄生容量である。
のゲートとの間に接続されたＣＭＯＳインバータ、１２
はビット線３３の寄生容量３２よりも容量の大きいコン
デンサ、３４はゲートが駆動信号入力端子１０１に共通
接続されたＮｃｈ６及び９からなる電流供給部、１０４
はＣＭＯＳインバータ３５の出力及びＣＭＯＳインバー
タ３６の入力に接続された配線、１０５はＣＭＯＳイン
バータ３５の入力及びＣＭＯＳインバータ３６の出力に
接続された配線、１１は配線１０５に接続されたＣＭＯ
Ｓインバータ、１０３はこのセンスアンプ回路の出力端
子である。７及び８は駆動信号入力端子１０１がＬレベ
ルのときにオンとなって、配線１０４及び１０５をＬレ
ベルに固定するプルダウン用のＮｃｈトランジスタ、Ｖ
ＤＤは電源電圧を示す。さらに、３１はこのセンスアン
プ回路の外にあるビット線３３に接続された多数のＥ2
ＰＲＯＭメモリトランジスタ（以下、メモリセルとい
う）のなかの選択された１個を代表的に示したもの、３
２はビット線３３の寄生容量である。
【００２０】次に動作について説明する。図２はメモリ
セル電流ＩE がある場合（メモリセル３１に電荷が蓄積
されているために読出データの値がローレベル（Ｌレベ
ルという）の場合）の動作を説明する電圧波形図、図３
はメモリセル電流ＩE がない場合（メモリセル３１に電
荷が蓄積されていないために読出データの値がＨレベル
の場合）の動作を説明する電圧波形図である。
セル電流ＩE がある場合（メモリセル３１に電荷が蓄積
されているために読出データの値がローレベル（Ｌレベ
ルという）の場合）の動作を説明する電圧波形図、図３
はメモリセル電流ＩE がない場合（メモリセル３１に電
荷が蓄積されていないために読出データの値がＨレベル
の場合）の動作を説明する電圧波形図である。
【００２１】センスアンプの動作前は、駆動信号入力端
子１０１の電位はＬレベルにあり、したがって、ＣＭＯ
Ｓインバータ１０を介してＰｃｈ１のゲートはＨレベル
なのでＰｃｈ１はオフであり、且つ、ＣＭＯＳインバー
タ１０を介してプルダウン用のＮｃｈ７及び８はそのゲ
ートがＨレベルなのでオンとなっていて、配線１０４及
び１０５はＬレベルとなっている。
子１０１の電位はＬレベルにあり、したがって、ＣＭＯ
Ｓインバータ１０を介してＰｃｈ１のゲートはＨレベル
なのでＰｃｈ１はオフであり、且つ、ＣＭＯＳインバー
タ１０を介してプルダウン用のＮｃｈ７及び８はそのゲ
ートがＨレベルなのでオンとなっていて、配線１０４及
び１０５はＬレベルとなっている。
【００２２】まず、メモリセル電流ＩE がある場合の動
作を図１及び図２により説明する。駆動信号入力端子１
０１にＨレベルの電圧が印加されると、Ｎｃｈ７及び８
がオフになって配線１０４及び１０５はフローティング
状態になるとともに、Ｐｃｈ１と電流供給部３４中のＮ
ｃｈ６及び９がオンになる。配線１０４及び１０５はこ
の直後でもＬレベルを維持しており、したがって、ゲー
トにそのＬレベルを受けているＰｃｈ２及び３はＰｃｈ
１がオンになるとオンになる。この結果、データ入力端
子１０２に接続されているビット線の寄生容量３２及び
コンデンサ１２を充電し始める。ここで、データ入力端
子１０２に接続されている選択されたメモリセル３１に
メモリセル電流ＩE が流れるのでメモリセル３１は導通
する。このため、コンデンサ１２を充電するスピードの
方が寄生容量３２を充電するスピードより早く、したが
って、図２に示すようにコンデンサ１２の充電時間の後
に配線１０５が先にＨレベルになり、ゲートが配線１０
５に接続されているＮｃｈ４がオン、Ｐｃｈ２がオフに
なる。この結果、ＣＭＯＳインバータ３５の出力に接続
されている配線１０４がＬレベルに固定され、それによ
りゲートに配線１０４が接続されているＰｃｈ３がオ
ン、Ｎｃｈ５がオフになって、配線１０５がＨレベルに
固定され、インバータ１１を介して出力端子１０３はＬ
レベルとなる。
作を図１及び図２により説明する。駆動信号入力端子１
０１にＨレベルの電圧が印加されると、Ｎｃｈ７及び８
がオフになって配線１０４及び１０５はフローティング
状態になるとともに、Ｐｃｈ１と電流供給部３４中のＮ
ｃｈ６及び９がオンになる。配線１０４及び１０５はこ
の直後でもＬレベルを維持しており、したがって、ゲー
トにそのＬレベルを受けているＰｃｈ２及び３はＰｃｈ
１がオンになるとオンになる。この結果、データ入力端
子１０２に接続されているビット線の寄生容量３２及び
コンデンサ１２を充電し始める。ここで、データ入力端
子１０２に接続されている選択されたメモリセル３１に
メモリセル電流ＩE が流れるのでメモリセル３１は導通
する。このため、コンデンサ１２を充電するスピードの
方が寄生容量３２を充電するスピードより早く、したが
って、図２に示すようにコンデンサ１２の充電時間の後
に配線１０５が先にＨレベルになり、ゲートが配線１０
５に接続されているＮｃｈ４がオン、Ｐｃｈ２がオフに
なる。この結果、ＣＭＯＳインバータ３５の出力に接続
されている配線１０４がＬレベルに固定され、それによ
りゲートに配線１０４が接続されているＰｃｈ３がオ
ン、Ｎｃｈ５がオフになって、配線１０５がＨレベルに
固定され、インバータ１１を介して出力端子１０３はＬ
レベルとなる。
【００２３】配線１０４がＬレベルに固定されているの
で、このセンスアンプ回路が動作中であっても、出力端
子がＬレベルになった後にはメモリセル３１に電流は流
れないので、従来のセンスアンプと比較して消費電流は
少なくなる。
で、このセンスアンプ回路が動作中であっても、出力端
子がＬレベルになった後にはメモリセル３１に電流は流
れないので、従来のセンスアンプと比較して消費電流は
少なくなる。
【００２４】次に、メモリセル電流ＩE がない場合の動
作を図１及び図３により説明する。駆動信号入力端子１
０１にＨレベルの電圧が印加されると、Ｎｃｈ７及び８
がオフになって配線１０４及び１０５はフローティング
状態になるとともに、Ｐｃｈ１とＮｃｈ６及び９がオン
になる。配線１０４及び１０５はこの直後でもＬレベル
を維持しており、したがって、Ｐｃｈ２及び３はオンに
なる。この結果、データ入力端子１０２に接続されてい
るビット線の寄生容量３２及びコンデンサ１２を充電し
始める。ここで、データ入力端子１０２に接続されてい
る選択されたメモリセル３１にはメモリセル電流ＩE が
流れないのでメモリセル３１は導通しない。また、ビッ
ト線３３の寄生容量３２よりコンデンサ１２の容量の方
が大きいので、ビット線３３の寄生容量３２の充電スピ
ードの方がコンデンサ１２の充電スピードより早く、し
たがって、図３に示すように寄生容量３２の充電時間の
後に配線１０４が先にＨレベルになり、Ｎｃｈ５がオ
ン、Ｐｃｈ３がオフになる。この結果、配線１０５がＬ
レベルに固定され、それによりＰｃｈ２がオン、Ｎｃｈ
４がオフになって、配線１０４がＨレベルに固定され
る。配線１０５のＬレベルはインバータ１１を介して出
力端子１０３がＨレベルとなる。この場合は、もともと
メモリセル電流ＩE がない場合なので、このセンスアン
プ動作中は読み出しデータの確定後でもメモリセル３１
に電流は流れない。
作を図１及び図３により説明する。駆動信号入力端子１
０１にＨレベルの電圧が印加されると、Ｎｃｈ７及び８
がオフになって配線１０４及び１０５はフローティング
状態になるとともに、Ｐｃｈ１とＮｃｈ６及び９がオン
になる。配線１０４及び１０５はこの直後でもＬレベル
を維持しており、したがって、Ｐｃｈ２及び３はオンに
なる。この結果、データ入力端子１０２に接続されてい
るビット線の寄生容量３２及びコンデンサ１２を充電し
始める。ここで、データ入力端子１０２に接続されてい
る選択されたメモリセル３１にはメモリセル電流ＩE が
流れないのでメモリセル３１は導通しない。また、ビッ
ト線３３の寄生容量３２よりコンデンサ１２の容量の方
が大きいので、ビット線３３の寄生容量３２の充電スピ
ードの方がコンデンサ１２の充電スピードより早く、し
たがって、図３に示すように寄生容量３２の充電時間の
後に配線１０４が先にＨレベルになり、Ｎｃｈ５がオ
ン、Ｐｃｈ３がオフになる。この結果、配線１０５がＬ
レベルに固定され、それによりＰｃｈ２がオン、Ｎｃｈ
４がオフになって、配線１０４がＨレベルに固定され
る。配線１０５のＬレベルはインバータ１１を介して出
力端子１０３がＨレベルとなる。この場合は、もともと
メモリセル電流ＩE がない場合なので、このセンスアン
プ動作中は読み出しデータの確定後でもメモリセル３１
に電流は流れない。
【００２５】Ｐｃｈ２及び３の電流増幅率βを他のＰｃ
ｈのそれより小さくしてもよい。この場合は、ビット線
３３の寄生容量３２とコンデンサ１２を充電するために
要する時間は上述の実施例よりも長くなり、この結果メ
モリセルからデータを読み出すのに要する時間は長くな
るが、出力端子１０３に確定したＬレベルが得られるま
でに流れるメモリセル電流ＩE の大きさをさらに小さく
できる。コンデンサ１２の容量は、ビット線３３の寄生
容量として規格上定められている値より大きい最小値に
設定すればよい。
ｈのそれより小さくしてもよい。この場合は、ビット線
３３の寄生容量３２とコンデンサ１２を充電するために
要する時間は上述の実施例よりも長くなり、この結果メ
モリセルからデータを読み出すのに要する時間は長くな
るが、出力端子１０３に確定したＬレベルが得られるま
でに流れるメモリセル電流ＩE の大きさをさらに小さく
できる。コンデンサ１２の容量は、ビット線３３の寄生
容量として規格上定められている値より大きい最小値に
設定すればよい。
【００２６】上記実施例１によれば、メモリセル電流Ｉ
E がない場合、配線１０４がＨレベルに固定された後
は、駆動信号入力端子１０１がＬレベルになるまでは、
メモリセル３１のドレインにＨレベルの電圧が印加され
続け、この結果、メモリセル３１に疑似書き込みがなさ
れてしまうことがある。次に記載する実施例２によれ
ば、この疑似書き込みを防止したセンスアンプ回路が提
供される。
E がない場合、配線１０４がＨレベルに固定された後
は、駆動信号入力端子１０１がＬレベルになるまでは、
メモリセル３１のドレインにＨレベルの電圧が印加され
続け、この結果、メモリセル３１に疑似書き込みがなさ
れてしまうことがある。次に記載する実施例２によれ
ば、この疑似書き込みを防止したセンスアンプ回路が提
供される。
【００２７】実施例２．次にこの発明の他の実施例を説
明する。図４はこの発明の一実施例によるセンスアンプ
回路とこれに接続された１個のメモリセルを示す回路図
であり、図において、１〜１０、１２、３１、３２、１
０１、１０４、１０５、ＶＤＤは図１に示したものと同
じであり、説明を省略する。１３及び１４はＰｃｈ、１
５及び１６はＮｃｈ、１０６は配線、１０７はこのセン
スアンプ回路の出力端子である。
明する。図４はこの発明の一実施例によるセンスアンプ
回路とこれに接続された１個のメモリセルを示す回路図
であり、図において、１〜１０、１２、３１、３２、１
０１、１０４、１０５、ＶＤＤは図１に示したものと同
じであり、説明を省略する。１３及び１４はＰｃｈ、１
５及び１６はＮｃｈ、１０６は配線、１０７はこのセン
スアンプ回路の出力端子である。
【００２８】図４において、図１と異なるところは、Ｐ
ｃｈ１４とＮｃｈ１６とで構成されているＣＭＯＳイン
バータの入力が配線１０４に接続されており、Ｐｃｈ１
３とＮｃｈ１５とで構成されているＣＭＯＳインバータ
の入力が配線１０５に接続されており、Ｐｃｈ１４とＮ
ｃｈ１６とで構成されているＣＭＯＳインバータの出力
がＮｃｈ６のゲートに接続されており、Ｐｃｈ１３とＮ
ｃｈ１５とで構成されているＣＭＯＳインバータの出力
がＮｃｈ９のゲートに接続されていることである。
ｃｈ１４とＮｃｈ１６とで構成されているＣＭＯＳイン
バータの入力が配線１０４に接続されており、Ｐｃｈ１
３とＮｃｈ１５とで構成されているＣＭＯＳインバータ
の入力が配線１０５に接続されており、Ｐｃｈ１４とＮ
ｃｈ１６とで構成されているＣＭＯＳインバータの出力
がＮｃｈ６のゲートに接続されており、Ｐｃｈ１３とＮ
ｃｈ１５とで構成されているＣＭＯＳインバータの出力
がＮｃｈ９のゲートに接続されていることである。
【００２９】次に動作について説明する。センスアンプ
の動作前は、駆動信号入力端子１０１の電位はＬレベル
にあるので、ＣＭＯＳインバータ１０を介してＰｃｈ１
のゲートはＨレベルとなっており、したがって、Ｐｃｈ
１はオフである。また、ＣＭＯＳインバータ１０を介し
てＮｃｈ７及び８のゲートはＨレベルであり、したがっ
て、Ｎｃｈ７及び８はオンとなっていて配線１０４及び
１０５はＬレベルにプルダウンされている。さらに、配
線１０４及び１０５にそれぞれ接続されているＰｃｈ２
及び３のゲートにはＬレベルの電圧が印加されている。
の動作前は、駆動信号入力端子１０１の電位はＬレベル
にあるので、ＣＭＯＳインバータ１０を介してＰｃｈ１
のゲートはＨレベルとなっており、したがって、Ｐｃｈ
１はオフである。また、ＣＭＯＳインバータ１０を介し
てＮｃｈ７及び８のゲートはＨレベルであり、したがっ
て、Ｎｃｈ７及び８はオンとなっていて配線１０４及び
１０５はＬレベルにプルダウンされている。さらに、配
線１０４及び１０５にそれぞれ接続されているＰｃｈ２
及び３のゲートにはＬレベルの電圧が印加されている。
【００３０】まず、メモリセル電流ＩE がある場合の動
作を説明する。駆動信号入力端子１０１にＨレベルの電
圧が印加されると、Ｎｃｈ７及び８がオフになって配線
１０４及び１０５はフローティング状態になるととも
に、Ｐｃｈ１がオンになる。配線１０４及び１０５はこ
の直後でもＬレベルを維持しており、したがって、Ｐｃ
ｈ２及び３はオンになる。また、配線１０４はＰｃｈ１
４及びＮｃｈ１６のゲートにも接続されているので、Ｐ
ｃｈ１４はオン、Ｎｃｈ１６はオフになる。さらに、配
線１０５はＰｃｈ１３及びＮｃｈ１５のゲートにも接続
されているので、Ｐｃｈ１３はオン、Ｎｃｈ１５はオフ
になる。この結果、Ｎｃｈ６及び９がオンになり、デー
タ入力端子１０２に接続されているビット線の寄生容量
３２及びコンデンサ１２を充電し始める。
作を説明する。駆動信号入力端子１０１にＨレベルの電
圧が印加されると、Ｎｃｈ７及び８がオフになって配線
１０４及び１０５はフローティング状態になるととも
に、Ｐｃｈ１がオンになる。配線１０４及び１０５はこ
の直後でもＬレベルを維持しており、したがって、Ｐｃ
ｈ２及び３はオンになる。また、配線１０４はＰｃｈ１
４及びＮｃｈ１６のゲートにも接続されているので、Ｐ
ｃｈ１４はオン、Ｎｃｈ１６はオフになる。さらに、配
線１０５はＰｃｈ１３及びＮｃｈ１５のゲートにも接続
されているので、Ｐｃｈ１３はオン、Ｎｃｈ１５はオフ
になる。この結果、Ｎｃｈ６及び９がオンになり、デー
タ入力端子１０２に接続されているビット線の寄生容量
３２及びコンデンサ１２を充電し始める。
【００３１】ここで、データ入力端子１０２に接続され
ている選択されたメモリセル３１にメモリセル電流ＩE
が流れるのでメモリセル３１は導通する。このため、コ
ンデンサ１２を充電するスピードの方が寄生容量３２を
充電するスピードより早く、したがって、コンデンサ１
２の充電時間の後に配線１０５が先にＨレベルになり、
Ｎｃｈ４がオン、Ｐｃｈ２がオフになる。
ている選択されたメモリセル３１にメモリセル電流ＩE
が流れるのでメモリセル３１は導通する。このため、コ
ンデンサ１２を充電するスピードの方が寄生容量３２を
充電するスピードより早く、したがって、コンデンサ１
２の充電時間の後に配線１０５が先にＨレベルになり、
Ｎｃｈ４がオン、Ｐｃｈ２がオフになる。
【００３２】この結果、配線１０４がＬレベルに固定さ
れ、それによりＰｃｈ３がオン、Ｎｃｈ５がオフになっ
て、配線１０５がＨレベルに固定され、インバータ１１
を介して出力端子１０３はＬレベルとなる。配線１０５
がＨレベルに固定されることにより、Ｐｃｈ１３はオ
フ、Ｎｃｈ１５はオンになり、Ｐｃｈ１３とＮｃｈ１５
とで構成されたＣＭＯＳインバータの出力はＬレベルと
なる。この結果、Ｎｃｈ９はオフとなり、Ｈレベルの配
線１０５からコンデンサ１２への電流経路は遮断され
る。
れ、それによりＰｃｈ３がオン、Ｎｃｈ５がオフになっ
て、配線１０５がＨレベルに固定され、インバータ１１
を介して出力端子１０３はＬレベルとなる。配線１０５
がＨレベルに固定されることにより、Ｐｃｈ１３はオ
フ、Ｎｃｈ１５はオンになり、Ｐｃｈ１３とＮｃｈ１５
とで構成されたＣＭＯＳインバータの出力はＬレベルと
なる。この結果、Ｎｃｈ９はオフとなり、Ｈレベルの配
線１０５からコンデンサ１２への電流経路は遮断され
る。
【００３３】出力端子１０７がＬレベルになった後、即
ち、配線１０４がＬレベルに固定された後は、センスア
ンプが動作中であっても、メモリセル３１に電流は流れ
ないので、実施例１と同様に従来のセンスアンプと比較
して消費電流は少なくなる。次に、メモリセル電流ＩE
がない場合の動作を説明する。駆動信号入力端子１０１
にＨレベルの電圧が印加されると、Ｎｃｈ７及び８がオ
フになって配線１０４及び１０５はフローティング状態
になるとともに、Ｐｃｈ１がオンになる。配線１０４及
び１０５はこの直後でもＬレベルを維持しており、した
がって、Ｐｃｈ２及び３はオンになる。また、配線１０
４はＰｃｈ１４及びＮｃｈ１６のゲートにも接続されて
いるので、Ｐｃｈ１４はオン、Ｎｃｈ１６はオフにな
る。さらに、配線１０５はＰｃｈ１３及びＮｃｈ１５の
ゲートにも接続されているので、Ｐｃｈ１３はオン、Ｎ
ｃｈ１５はオフになる。この結果、Ｎｃｈ６及び９がオ
ンになり、データ入力端子１０２に接続されているビッ
ト線の寄生容量３２及びコンデンサ１２を充電し始め
る。
ち、配線１０４がＬレベルに固定された後は、センスア
ンプが動作中であっても、メモリセル３１に電流は流れ
ないので、実施例１と同様に従来のセンスアンプと比較
して消費電流は少なくなる。次に、メモリセル電流ＩE
がない場合の動作を説明する。駆動信号入力端子１０１
にＨレベルの電圧が印加されると、Ｎｃｈ７及び８がオ
フになって配線１０４及び１０５はフローティング状態
になるとともに、Ｐｃｈ１がオンになる。配線１０４及
び１０５はこの直後でもＬレベルを維持しており、した
がって、Ｐｃｈ２及び３はオンになる。また、配線１０
４はＰｃｈ１４及びＮｃｈ１６のゲートにも接続されて
いるので、Ｐｃｈ１４はオン、Ｎｃｈ１６はオフにな
る。さらに、配線１０５はＰｃｈ１３及びＮｃｈ１５の
ゲートにも接続されているので、Ｐｃｈ１３はオン、Ｎ
ｃｈ１５はオフになる。この結果、Ｎｃｈ６及び９がオ
ンになり、データ入力端子１０２に接続されているビッ
ト線の寄生容量３２及びコンデンサ１２を充電し始め
る。
【００３４】ここで、データ入力端子１０２に接続され
ている選択されたメモリセル３１のフローティングゲー
トには電荷が蓄積されていないので、メモリセル電流Ｉ
E は流れない。また、ビット線３３の寄生容量３２より
もコンデンサ１２の方が大きいので、ビット線３３の寄
生容量３２の充電スピードの方がコンデンサ１２の充電
スピードより早い。したがって、配線１０４が先にＨレ
ベルになり、Ｎｃｈ５がオン、Ｐｃｈ３がオフになる。
ている選択されたメモリセル３１のフローティングゲー
トには電荷が蓄積されていないので、メモリセル電流Ｉ
E は流れない。また、ビット線３３の寄生容量３２より
もコンデンサ１２の方が大きいので、ビット線３３の寄
生容量３２の充電スピードの方がコンデンサ１２の充電
スピードより早い。したがって、配線１０４が先にＨレ
ベルになり、Ｎｃｈ５がオン、Ｐｃｈ３がオフになる。
【００３５】この結果、配線１０５がＬレベルに固定さ
れ、それによりＰｃｈ２がオン、Ｎｃｈ４がオフになっ
て、配線１０４がＨレベルに固定される。配線１０５が
Ｌレベルに固定されることにより、Ｐｃｈ１３はオン、
Ｎｃｈ１５はオフになり、Ｐｃｈ１３とＮｃｈ１５とで
構成されたＣＭＯＳインバータの出力はＨレベルとな
る。この結果、Ｎｃｈ９はオンとなるが、配線１０５は
Ｌレベルなので、コンデンサ１２には電流が流れ込まな
い。
れ、それによりＰｃｈ２がオン、Ｎｃｈ４がオフになっ
て、配線１０４がＨレベルに固定される。配線１０５が
Ｌレベルに固定されることにより、Ｐｃｈ１３はオン、
Ｎｃｈ１５はオフになり、Ｐｃｈ１３とＮｃｈ１５とで
構成されたＣＭＯＳインバータの出力はＨレベルとな
る。この結果、Ｎｃｈ９はオンとなるが、配線１０５は
Ｌレベルなので、コンデンサ１２には電流が流れ込まな
い。
【００３６】一方、配線１０４がＨレベルに固定される
と、Ｐｃｈ１４はオフ、Ｎｃｈ１６はオンになり、Ｐｃ
ｈ１４とＮｃｈ１６とで構成されたＣＭＯＳインバータ
の出力はＬレベルとなる。この結果、Ｎｃｈ６はオフと
なり、Ｈレベルの配線１０４からビット線３３への電流
経路が遮断される。このため、出力端子１０７がＨレベ
ルになった後、即ち、配線１０４がＨレベルに固定され
た後は、メモリセル３１に電流が流れ込んで擬似書き込
みがなされることがなくなる。こうして、メモリセル電
流ＩE がない場合でも、センスアンプ回路の出力が確定
した後には、メモリセル３１に擬似書き込み電流は流れ
ないので、従来のセンスアンプと比較して消費電流は少
なくなる。
と、Ｐｃｈ１４はオフ、Ｎｃｈ１６はオンになり、Ｐｃ
ｈ１４とＮｃｈ１６とで構成されたＣＭＯＳインバータ
の出力はＬレベルとなる。この結果、Ｎｃｈ６はオフと
なり、Ｈレベルの配線１０４からビット線３３への電流
経路が遮断される。このため、出力端子１０７がＨレベ
ルになった後、即ち、配線１０４がＨレベルに固定され
た後は、メモリセル３１に電流が流れ込んで擬似書き込
みがなされることがなくなる。こうして、メモリセル電
流ＩE がない場合でも、センスアンプ回路の出力が確定
した後には、メモリセル３１に擬似書き込み電流は流れ
ないので、従来のセンスアンプと比較して消費電流は少
なくなる。
【００３７】実施例１と同様に、Ｐｃｈ２及び３の電流
増幅率βを他のＰｃｈのそれより小さくしてもよい。こ
の場合は、ビット線３３の寄生容量３２とコンデンサ１
２を充電するために要する時間は上述の実施例よりも長
くなり、この結果メモリセルからデータを読み出すのに
要する時間は長くなるが、出力端子１０７にＬレベルが
得られるまでに流れるメモリセル電流ＩE の大きさをさ
らに小さくできる。コンデンサ１２の容量は、実施例１
と同様にビット線３３の寄生容量として規格上定められ
ている値より大きい最小値に設定すればよい。
増幅率βを他のＰｃｈのそれより小さくしてもよい。こ
の場合は、ビット線３３の寄生容量３２とコンデンサ１
２を充電するために要する時間は上述の実施例よりも長
くなり、この結果メモリセルからデータを読み出すのに
要する時間は長くなるが、出力端子１０７にＬレベルが
得られるまでに流れるメモリセル電流ＩE の大きさをさ
らに小さくできる。コンデンサ１２の容量は、実施例１
と同様にビット線３３の寄生容量として規格上定められ
ている値より大きい最小値に設定すればよい。
【００３８】上記実施例１及び実施例２における配線１
０４及び１０５は、プルダウン状態のＬレベルから、セ
ンスアンプ回路が動作してＨまたはＬレベルに固定され
るまでは、ＨレベルとＬレベルの中間のフローティング
状態にある。この状態で、図１のＣＭＯＳインバータ１
１に配線１０５の信号が入力されると、そのＣＭＯＳイ
ンバータ１１に貫通電流が流れ、電力を消費することに
なる。また、上記フローティング状態の配線１０４が図
４のＰｃｈ１４及びＮｃｈ１６で構成されているＣＭＯ
Ｓインバータに入力されると、そのＣＭＯＳインバータ
にも貫通電流が流れる。さらに、上記フローティング状
態の配線１０５が図４のＰｃｈ１３及びＮｃｈ１５で構
成されているＣＭＯＳインバータに入力されると、その
ＣＭＯＳインバータにも貫通電流が流れる。そこで次の
実施例では、センスアンプ回路の出力段におけるＣＭＯ
Ｓインバータの貫通電流を防止したセンスアンプ回路を
提供する。
０４及び１０５は、プルダウン状態のＬレベルから、セ
ンスアンプ回路が動作してＨまたはＬレベルに固定され
るまでは、ＨレベルとＬレベルの中間のフローティング
状態にある。この状態で、図１のＣＭＯＳインバータ１
１に配線１０５の信号が入力されると、そのＣＭＯＳイ
ンバータ１１に貫通電流が流れ、電力を消費することに
なる。また、上記フローティング状態の配線１０４が図
４のＰｃｈ１４及びＮｃｈ１６で構成されているＣＭＯ
Ｓインバータに入力されると、そのＣＭＯＳインバータ
にも貫通電流が流れる。さらに、上記フローティング状
態の配線１０５が図４のＰｃｈ１３及びＮｃｈ１５で構
成されているＣＭＯＳインバータに入力されると、その
ＣＭＯＳインバータにも貫通電流が流れる。そこで次の
実施例では、センスアンプ回路の出力段におけるＣＭＯ
Ｓインバータの貫通電流を防止したセンスアンプ回路を
提供する。
【００３９】実施例３．以下にこの発明のさらに他の実
施例を説明する。図５はこの発明のさらに他の実施例に
よるセンスアンプ回路を示す回路図であり、同図におい
て、１７は図１に示したセンスアンプ回路からインバー
タ１１を除いたもの、または図４に示した実施例２によ
るセンスアンプ回路、１８及び１９はコンパレータ、２
０はＯＲゲート、２１はＮＡＮＤゲート、２２はインバ
ータ、２３はトランスミッションゲート（スイッチ）、
１０４及び１０５は実施例１または実施例２における配
線、１０７は実施例２における出力端子、１０９はデー
タ読み出し時にＨレベルにされるデータ読み出し指令信
号が入力されるデータ読み出し指令端子、１１０はＣＭ
ＯＳインバータ、１１１はこのセンスアンプ回路の出力
端子である。また、ＶＤＤは電源電圧である。
施例を説明する。図５はこの発明のさらに他の実施例に
よるセンスアンプ回路を示す回路図であり、同図におい
て、１７は図１に示したセンスアンプ回路からインバー
タ１１を除いたもの、または図４に示した実施例２によ
るセンスアンプ回路、１８及び１９はコンパレータ、２
０はＯＲゲート、２１はＮＡＮＤゲート、２２はインバ
ータ、２３はトランスミッションゲート（スイッチ）、
１０４及び１０５は実施例１または実施例２における配
線、１０７は実施例２における出力端子、１０９はデー
タ読み出し時にＨレベルにされるデータ読み出し指令信
号が入力されるデータ読み出し指令端子、１１０はＣＭ
ＯＳインバータ、１１１はこのセンスアンプ回路の出力
端子である。また、ＶＤＤは電源電圧である。
【００４０】次に動作を説明する。センスアンプ回路１
７の動作は実施例１または実施例２によるセンスアンプ
回路の動作と同様なので、説明を省略する。センスアン
プ回路１７によりメモリセルからのデータの読み出しが
開始されると、配線１０４または１０５がＨレベルに向
かう。コンパレータ１８または１９は配線１０４と１０
５のいずれかがしきい値を越えるとＨレベルを出力す
る。ＯＲゲート２０は、コンパレータ１８と１９のいず
れかがＨレベルを出力するとＨレベルを出力する。デー
タ読み出し指令端子１０９にＨレベルのデータ読み出し
指令信号が入力され、且つ、ＯＲゲート２０の出力がＨ
レベルになると、ＮＡＮＤゲート２１の出力がＬレベル
になり、トランスミッションゲート２３をオンにする。
これにより、センスアンプ回路１７から読み出されたデ
ータがトランスミッションゲート２３を介して出力端子
１１１に出力される。
７の動作は実施例１または実施例２によるセンスアンプ
回路の動作と同様なので、説明を省略する。センスアン
プ回路１７によりメモリセルからのデータの読み出しが
開始されると、配線１０４または１０５がＨレベルに向
かう。コンパレータ１８または１９は配線１０４と１０
５のいずれかがしきい値を越えるとＨレベルを出力す
る。ＯＲゲート２０は、コンパレータ１８と１９のいず
れかがＨレベルを出力するとＨレベルを出力する。デー
タ読み出し指令端子１０９にＨレベルのデータ読み出し
指令信号が入力され、且つ、ＯＲゲート２０の出力がＨ
レベルになると、ＮＡＮＤゲート２１の出力がＬレベル
になり、トランスミッションゲート２３をオンにする。
これにより、センスアンプ回路１７から読み出されたデ
ータがトランスミッションゲート２３を介して出力端子
１１１に出力される。
【００４１】トランスミッションゲート２３は配線１０
４または１０５の電圧レベルがしきい値を越えたときに
初めてオンになるので、ＣＭＯＳインバータ１１０には
ＨまたはＬレベルに確定した電圧が印加される。したが
って、配線１０４または１０５の電圧が上昇中の不安定
状態の電圧レベルがＣＭＯＳインバータ１１０に印加さ
れることはなくなり、ＣＭＯＳインバータ１１０の貫通
電流を防止できるので、センスアンプ回路の消費電流を
さらに抑えることができる。
４または１０５の電圧レベルがしきい値を越えたときに
初めてオンになるので、ＣＭＯＳインバータ１１０には
ＨまたはＬレベルに確定した電圧が印加される。したが
って、配線１０４または１０５の電圧が上昇中の不安定
状態の電圧レベルがＣＭＯＳインバータ１１０に印加さ
れることはなくなり、ＣＭＯＳインバータ１１０の貫通
電流を防止できるので、センスアンプ回路の消費電流を
さらに抑えることができる。
【００４２】上記実施例３においては、トランスミッシ
ョンゲート２３は図１に示した実施例１における配線１
０５または図４に示した出力端子１０７と出力段のＣＭ
ＯＳインバータ１１０との間に接続されているが、これ
に替えて、トランスミッションゲート２３を図４に示し
たセンスアンプ回路における配線１０５とＰｃｈ１３と
Ｎｃｈ１５からなるＣＭＯＳインバータとの間、あるい
は配線１０４とＰｃｈ１４とＮｃｈ１６からなるＣＭＯ
Ｓインバータとの間に接続しても、同様にこれらのＣＭ
ＯＳインバータを流れる貫通電流が防止できる。
ョンゲート２３は図１に示した実施例１における配線１
０５または図４に示した出力端子１０７と出力段のＣＭ
ＯＳインバータ１１０との間に接続されているが、これ
に替えて、トランスミッションゲート２３を図４に示し
たセンスアンプ回路における配線１０５とＰｃｈ１３と
Ｎｃｈ１５からなるＣＭＯＳインバータとの間、あるい
は配線１０４とＰｃｈ１４とＮｃｈ１６からなるＣＭＯ
Ｓインバータとの間に接続しても、同様にこれらのＣＭ
ＯＳインバータを流れる貫通電流が防止できる。
【００４３】以上の実施例の説明では、メモリセルとし
てＥ2 ＰＲＯＭのメモリセルを用いたが、本発明はこれ
に限定されるものではなく、メモリセルとしては、他の
形式、例えば１トランジスタ−１キャパシタ型のＤＲＡ
Ｍ等のものであっても同様の効果が得られる。また、セ
ンスアンプ回路を構成するトランジスタはＭＯＳトラン
ジスタに限定されるものではなく、バイポーラトランジ
スタを用いて同様の構成にしても同様の効果が得られ
る。
てＥ2 ＰＲＯＭのメモリセルを用いたが、本発明はこれ
に限定されるものではなく、メモリセルとしては、他の
形式、例えば１トランジスタ−１キャパシタ型のＤＲＡ
Ｍ等のものであっても同様の効果が得られる。また、セ
ンスアンプ回路を構成するトランジスタはＭＯＳトラン
ジスタに限定されるものではなく、バイポーラトランジ
スタを用いて同様の構成にしても同様の効果が得られ
る。
【００４４】
【発明の効果】以上のように、請求項１の発明によれ
ば、センスアンプ回路において、ビット線容量よりも大
きい容量のコンデンサを用いて読み出しデータ確定後は
メモリセルに読み出し電流が流れないように構成したの
で、読み出しデータ確定後はメモリセルに読み出し電流
が流れず、センスアンプ回路の消費電流が抑えられる効
果がある。
ば、センスアンプ回路において、ビット線容量よりも大
きい容量のコンデンサを用いて読み出しデータ確定後は
メモリセルに読み出し電流が流れないように構成したの
で、読み出しデータ確定後はメモリセルに読み出し電流
が流れず、センスアンプ回路の消費電流が抑えられる効
果がある。
【００４５】請求項２の発明によれば、請求項１の発明
において、センスアンプ回路に駆動信号が供給されてい
る間、選択されたビット線及びコンデンサに電流を供給
するように構成したので、センスアンプの駆動期間中に
おけるセンスアンプ回路の消費電流が抑えられる効果が
ある。
において、センスアンプ回路に駆動信号が供給されてい
る間、選択されたビット線及びコンデンサに電流を供給
するように構成したので、センスアンプの駆動期間中に
おけるセンスアンプ回路の消費電流が抑えられる効果が
ある。
【００４６】請求項３の発明によれば、請求項１の発明
におけるビット線の寄生容量の充電による電位上昇が前
記コンデンサの充電による電位上昇より早い場合はデー
タの読み出し後に選択されたビット線への擬似書き込み
電流の供給を遮断するように構成したので、読み出しデ
ータ確定後のメモリセルへのデータの擬似書き込みによ
る変化が防止され、且つセンスアンプ回路の消費電流が
抑えられる効果がある。
におけるビット線の寄生容量の充電による電位上昇が前
記コンデンサの充電による電位上昇より早い場合はデー
タの読み出し後に選択されたビット線への擬似書き込み
電流の供給を遮断するように構成したので、読み出しデ
ータ確定後のメモリセルへのデータの擬似書き込みによ
る変化が防止され、且つセンスアンプ回路の消費電流が
抑えられる効果がある。
【００４７】請求項４の発明によれば、請求項１の発明
において、差動アンプの出力からの固定レベルの読み出
し信号と、センスアンプ回路からのデータの読み出し指
示をする読み出し指示信号との両方が存在するときにオ
ンになるスイッチを用いるように構成したので、スイッ
チに接続されるＣＭＯＳインバータにはＨレベルまたは
Ｌレベルに確定した電圧レベルが印加されることにな
り、ＣＭＯＳインバータの貫通電流が防止できる効果が
ある。
において、差動アンプの出力からの固定レベルの読み出
し信号と、センスアンプ回路からのデータの読み出し指
示をする読み出し指示信号との両方が存在するときにオ
ンになるスイッチを用いるように構成したので、スイッ
チに接続されるＣＭＯＳインバータにはＨレベルまたは
Ｌレベルに確定した電圧レベルが印加されることにな
り、ＣＭＯＳインバータの貫通電流が防止できる効果が
ある。
【図面の簡単な説明】
【図１】 この発明の一実施例によるセンスアンプ回路
を示す回路図である。
を示す回路図である。
【図２】 図１の回路においてメモリセル電流ＩE があ
る場合の動作を説明する波形図である。
る場合の動作を説明する波形図である。
【図３】 図１の回路においてメモリセル電流ＩE がな
い場合の動作を説明する波形図である。
い場合の動作を説明する波形図である。
【図４】 この発明の他の実施例によるセンスアンプ回
路を示す回路図である。
路を示す回路図である。
【図５】 この発明のさらに他の実施例によるセンスア
ンプ回路を示す回路図である。
ンプ回路を示す回路図である。
【図６】 従来のセンスアンプ回路の一例を示す回路図
である。
である。
１２ コンデンサ、２３ トランスミッションゲート
（スイッチ）、３０ 差動アンプ、３１ メモリセル、
３２ 寄生容量、３３ ビット線、３４ 電流供給部。
（スイッチ）、３０ 差動アンプ、３１ メモリセル、
３２ 寄生容量、３３ ビット線、３４ 電流供給部。
Claims (4)
- 【請求項１】 選択されたビット線に接続されている選
択されたメモリセルのデータを読み出すためのセンスア
ンプ回路において、一端が接地されており前記選択され
たビット線の寄生容量より容量の大きいコンデンサと、
前記選択されたビット線及び前記コンデンサの他端に電
流をほぼ同時に供給する電流供給部と、前記電流供給部
からの電流供給による前記選択されたビット線と前記コ
ンデンサの他端との電位上昇の比較により前記メモリセ
ルの読み出しデータを確定するとともに、前記読み出し
データの確定後に前記選択されたメモリセルに読み出し
電流が流れないレベルに前記選択されたビット線の電圧
レベルを固定するように、前記読み出しデータを確定す
る差動アンプとを備えたことを特徴とするセンスアンプ
回路。 - 【請求項２】 前記電流供給部は、前記センスアンプ回
路の駆動信号が供給されている間、前記選択されたビッ
ト線及び前記コンデンサに電流を供給するものである請
求項１記載のセンスアンプ回路。 - 【請求項３】 前記差動アンプは、前記選択されたビッ
ト線の寄生容量の充電による電位上昇が前記コンデンサ
の充電による電位上昇より早い場合は前記データの読み
出し後に前記選択されたビット線への擬似書き込み電流
の供給を遮断し、前記コンデンサの充電による電位上昇
が前記選択されたビット線の寄生容量の充電による電位
上昇より早い場合は前記コンデンサへの電流供給を遮断
するように前記電流供給部を制御するものである請求項
１記載のセンスアンプ回路。 - 【請求項４】 前記差動アンプの出力からの固定レベル
の読み出し信号と、前記センスアンプ回路からのデータ
の読み出し指示をする読み出し指示信号との両方が存在
するときにオンになるスイッチをさらに備えた請求項１
記載のセンスアンプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP130495A JPH08190799A (ja) | 1995-01-09 | 1995-01-09 | センスアンプ回路 |
| US08/458,482 US5577000A (en) | 1995-01-09 | 1995-06-02 | Sense amplifier circuit |
| FR9507717A FR2729258B1 (fr) | 1995-01-09 | 1995-06-27 | Circuit amplificateur de lecture |
| DE19600288A DE19600288C2 (de) | 1995-01-09 | 1996-01-05 | Abfrageverstärkerschaltung |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP130495A JPH08190799A (ja) | 1995-01-09 | 1995-01-09 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190799A true JPH08190799A (ja) | 1996-07-23 |
Family
ID=11497753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP130495A Pending JPH08190799A (ja) | 1995-01-09 | 1995-01-09 | センスアンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5577000A (ja) |
| JP (1) | JPH08190799A (ja) |
| DE (1) | DE19600288C2 (ja) |
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- 1995-06-02 US US08/458,482 patent/US5577000A/en not_active Expired - Fee Related
- 1995-06-27 FR FR9507717A patent/FR2729258B1/fr not_active Expired - Fee Related
-
1996
- 1996-01-05 DE DE19600288A patent/DE19600288C2/de not_active Expired - Fee Related
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| Publication number | Publication date |
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| DE19600288A1 (de) | 1996-07-18 |
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| FR2729258B1 (fr) | 1997-09-19 |
| FR2729258A1 (fr) | 1996-07-12 |
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