JPH08190856A - Manufacture of field emission cold cathode - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば平面型ディスプ
レイ、磁気センサ、加速度センサ等に用いられる真空マ
イクロエレクトロニクスにおける電界放射冷陰極の製造
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a field emission cold cathode in vacuum microelectronics used for flat displays, magnetic sensors, acceleration sensors and the like.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；IEDM90,(1990),M.Sokolich,E.A.Adler,R.T.Long
o,D.M.Goebel andR.T.Benton著“FIELD EMISSION FROM
SUBMICRON EMITTER ARRAYS”p.159-162 前記文献に記載された従来の電界放射冷陰極は、円錐又
は四角錐等の多角錐の形状のシリコンチップをエミッタ
とし、シリコン酸化膜等の絶縁膜を挟んでゲートメタル
を配置したコーン型又は縦型の電界放射冷陰極であっ
た。図２は、前記文献に記載された従来のコーン型電界
放射冷陰極の製造方法の一例を示す工程図である。以
下、その各工程（１）〜（５）を説明する。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Reference; IEDM90, (1990), M.Sokolich, EAAdler, RTLong
o, DM Goebel and R.T.Benton “FIELD EMISSION FROM
SUBMICRON EMITTER ARRAYS ”p.159-162 The conventional field emission cold cathode described in the above document uses a silicon chip in the shape of a polygonal pyramid such as a cone or a quadrangular pyramid as an emitter and sandwiches an insulating film such as a silicon oxide film. 2 was a cone-type or vertical-type field emission cold cathode having a gate metal arranged, and Fig. 2 is a process chart showing an example of a method for manufacturing the conventional cone-type field emission cold cathode described in the above document. The respective steps (1) to (5) will be described.
【０００３】（１） 図２（ａ）の工程 ［１００］シリコンのモールド１を用いたモールド法で
ポリシリコンのエミッタチップ２を形成する。 （２） 図２（ｂ）の工程 エミッタチップ２上に絶縁膜であるＳｉＯ2 膜３を形成
し、更に、ＳｉＯ2 ３膜上にゲート材料であるＭｏ膜４
を形成する。 （３） 図２（ｃ）の工程 Ｍｏ膜４上にレジスト５を薄く形成する。 （４） 図２（ｄ）の工程 エミッタチップ２の先端の領域ＴのみのＭｏ膜４が露出
するように酸素プラズマでエッチングを行う。 （５） 図２（ｅ）の工程 露出したＭｏ膜４に対してエッチングを施し、更にＭｏ
膜４とエミッタチップ２との間のＳｉＯ2 膜３をエミッ
タチップ２が露出するまでエッチングを行う。以上のよ
うな製造方法で製造された電界放射冷陰極は、エミッタ
チップ２と該エミッタチップ２の周囲に形成されたゲー
トであるＭｏ膜４との間に電界を掛けることにより、ト
ンネル効果によってエミッタチップ２から電子が放射さ
れるものである。(1) Step of FIG. 2A [100] A polysilicon emitter chip 2 is formed by a molding method using a silicon mold 1. (2) Process of FIG. 2B: An SiO 2 film 3 which is an insulating film is formed on the emitter chip 2, and a Mo film 4 which is a gate material is further formed on the SiO 2 3 film.
To form. (3) Step of FIG. 2C A thin resist 5 is formed on the Mo film 4. (4) Step of FIG. 2D Etching is performed by oxygen plasma so that the Mo film 4 only in the region T at the tip of the emitter tip 2 is exposed. (5) Step of FIG. 2 (e) The exposed Mo film 4 is subjected to etching and further Mo
The SiO 2 film 3 between the film 4 and the emitter tip 2 is etched until the emitter tip 2 is exposed. The field emission cold cathode manufactured by the manufacturing method as described above is applied with an electric field between the emitter tip 2 and the Mo film 4 which is a gate formed around the emitter tip 2 to generate an emitter by a tunnel effect. Electrons are emitted from the chip 2.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前記の
電界放射冷陰極では、次のような課題があった。即ち、
エミッタチップ２の先端の領域Ｔにおけるゲート開孔部
分を形成するために、前記図２（ｄ）の工程に示すよう
に、例えば酸素プラズマのようなドライエッチング法を
用いてレジスト５をエッチバックし、エミッタチップ２
の先端のゲート材料を露出させる工程が必要である。そ
のため、製造工程が複雑なものになっている。However, the above-mentioned field emission cold cathode has the following problems. That is,
In order to form a gate opening portion in the region T at the tip of the emitter tip 2, the resist 5 is etched back by using a dry etching method such as oxygen plasma, as shown in the step of FIG. 2D. , Emitter tip 2
It is necessary to expose the gate material at the tip of the. Therefore, the manufacturing process is complicated.
【０００５】[0005]
【課題を解決するための手段】本発明は、前記課題を解
決するために、エミッタチップと該エミッタチップの周
囲に形成されたゲートとの間に電界を掛けて該エミッタ
チップから電子を放射させる電界放射冷陰極の製造方法
において、次のような工程を施すようにしている。即
ち、先端が突出したエミッタチップが形成された基板上
に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に
ゲート材料を形成するゲート材料形成工程と、前記エミ
ッタチップが形成された領域を含む前記ゲート材料上の
所望の領域にレジストを形成するレジスト形成工程とを
施す。次に、前記レジスト形成工程において露出した前
記ゲート材料及び前記エミッタチップの先端部の領域に
形成された前記レジストをエッチングすると共に前記エ
ミッタチップの先端部に形成された前記ゲート材料をエ
ッチングして前記絶縁膜を露出するエッチング工程を施
す。その後、前記エッチング工程において露出した前記
絶縁膜を除去する絶縁膜除去工程を施す。In order to solve the above problems, the present invention applies an electric field between an emitter tip and a gate formed around the emitter tip to emit electrons from the emitter tip. In the method for manufacturing a field emission cold cathode, the following steps are performed. That is, an insulating film forming step of forming an insulating film on a substrate on which an emitter chip having a protruding tip is formed, a gate material forming step of forming a gate material on the insulating film, and a region where the emitter chip is formed. And a resist forming step of forming a resist in a desired region on the gate material. Next, the gate material exposed in the resist forming step and the resist formed in the region of the tip portion of the emitter chip are etched, and the gate material formed in the tip portion of the emitter chip is etched to remove the resist. An etching process is performed to expose the insulating film. Then, an insulating film removing step of removing the insulating film exposed in the etching step is performed.
【０００６】[0006]
【作用】本発明によれば、以上のように電界放射冷陰極
の製造方法を構成したので、絶縁膜形成工程において、
エミッタチップが形成された基板上に絶縁膜が形成され
る。ゲート材料形成工程において、前記絶縁膜上にゲー
ト材料が形成される。レジスト形成工程において、エミ
ッタチップが形成された領域を含むゲート材料上の所望
の領域にレジストが形成される。次に、エッチング工程
において、前記レジスト形成工程において露出したゲー
ト材料及びエミッタチップの先端部の領域に形成された
レジストがエッチングされ、更にエミッタチップの先端
部に形成されたゲート材料がエッチングされてゲートの
パターニングが行われ、前記絶縁膜が露出する。その
後、絶縁膜除去工程において、前記エッチング工程にお
いて露出した絶縁膜が除去される。そのため、従来のよ
うなドライエッチング法を用いてレジストをエッチバッ
クする工程が省略されるので、製造工程が簡素化され
る。従って、前記課題を解決できるのである。According to the present invention, since the method for manufacturing the field emission cold cathode is configured as described above, in the insulating film forming step,
An insulating film is formed on the substrate on which the emitter tip is formed. In the gate material forming step, a gate material is formed on the insulating film. In the resist forming step, a resist is formed on a desired region on the gate material including the region where the emitter tip is formed. Next, in the etching step, the gate material exposed in the resist forming step and the resist formed in the tip region of the emitter tip are etched, and further the gate material formed in the tip portion of the emitter tip is etched to form the gate. Patterning is performed to expose the insulating film. Then, in the insulating film removing step, the insulating film exposed in the etching step is removed. Therefore, the step of etching back the resist using the conventional dry etching method is omitted, so that the manufacturing process is simplified. Therefore, the above problem can be solved.
【０００７】[0007]
【実施例】図１は、本発明の実施例を示す電界放射冷陰
極の製造方法の工程図である。以下、その各工程（１）
〜（８）を説明する。なお、図中では１つの冷陰極しか
示されていないが、通常、複数の冷陰極がシリコンウェ
ハ１１上に形成される。FIG. 1 is a process drawing of a method for manufacturing a field emission cold cathode showing an embodiment of the present invention. Below, each step (1)
(8) will be described. Although only one cold cathode is shown in the drawing, a plurality of cold cathodes are usually formed on the silicon wafer 11.
【０００８】（１） 図１（ａ）の工程 シリコンウェハ１１上にシリコン酸化膜（ＳｉＯ2 ）１
２を成膜し、このシリコン酸化膜１２を例えば円形にパ
ターニングする。円の直径は、例えば５μｍとする。シ
リコンウェハ１１は、例えばｎ型、［１００］面、抵抗
率０．１〜０．２Ω・ｃｍ程度のものを用いる。シリコ
ン酸化膜１２は、シリコンウェハ１１を熱酸化すること
によって成膜する。このときの条件は、例えば乾燥酸素
中において１１００℃で３時間行い、膜厚約０．２４μ
ｍに成長させる。又、シリコン酸化膜１２のパターニン
グには、通常用いられるポジタイプのレジスト（例え
ば、東京応化OFPR8600 ）を用い、バッファード（緩
衝）フッ酸（例えば、ＯＫＩ−ＨＦ）を用いてウェット
エッチングを行う。 （２） 図１（ｂ）の工程 シリコンウェハ１１に例えば異方性エッチングを施して
コーン型のエミッタチップ１１Ａを形成する。このエッ
チングは、エッチャントとして、例えば水酸化カリウ
ム、イソプロピルアルコール、及び水を１０：２０：７
０（重量％）程度に混合したものを用い、マグネティッ
クスターラで攪拌しながら、約３０℃で行う。すると、
縦方向及び横方向共、約１．５μｍ／時間のレートでエ
ッチングされる。エッチングは、シリコン酸化膜１２が
落ちた時点で終了する。 （３） 図１（ｃ）の工程（絶縁膜形成工程） シリコンウェハ１１及びエミッタチップ１１Ａの表面を
熱酸化することにより、絶縁膜１３の形成とエミッタチ
ップ１１Ａの先端の先鋭化とを同時に行う。熱酸化は、
例えば乾燥酸素中において１１００℃で１０時間行い、
膜厚約０．５μｍ程度に成長させる。(1) Step of FIG. 1A A silicon oxide film (SiO 2 ) 1 is formed on a silicon wafer 11.
2 is formed, and the silicon oxide film 12 is patterned into, for example, a circular shape. The diameter of the circle is, for example, 5 μm. As the silicon wafer 11, for example, an n-type, [100] plane, resistivity of about 0.1 to 0.2 Ω · cm is used. The silicon oxide film 12 is formed by thermally oxidizing the silicon wafer 11. The conditions at this time are, for example, in dry oxygen at 1100 ° C. for 3 hours, and the film thickness is about 0.24 μm.
Grow to m. For patterning the silicon oxide film 12, a positive type resist (for example, Tokyo Ohka OFPR8600) which is usually used is used, and wet etching is performed using buffered hydrofluoric acid (for example, OKI-HF). (2) Step of FIG. 1B The silicon wafer 11 is subjected to anisotropic etching, for example, to form a cone type emitter chip 11A. This etching uses potassium hydroxide, isopropyl alcohol, and water at 10: 20: 7 as etchants.
Using a mixture of about 0 (% by weight), stirring is performed with a magnetic stirrer at about 30 ° C. Then
The etching is performed at a rate of about 1.5 μm / hour in both the vertical and horizontal directions. The etching ends when the silicon oxide film 12 drops off. (3) Step of FIG. 1C (insulating film forming step) By thermally oxidizing the surfaces of the silicon wafer 11 and the emitter chip 11A, the insulating film 13 is formed and the tip of the emitter chip 11A is sharpened at the same time. . Thermal oxidation
For example, in dry oxygen at 1100 ℃ for 10 hours,
The film is grown to a film thickness of about 0.5 μm.
【０００９】（４） 図１（ｄ）の工程（ゲート材料形
成工程） ゲートになる金属膜１４を蒸着する。ゲート材料は、例
えばモリブデン（Ｍｏ）のような高融点金属を用いる。 （５） 図１（ｅ）の工程（レジスト形成工程） ホトリソグラフィ技術を用い、ゲートを形成するための
パターニングを行う。レジスト１５は、一般的なポジタ
イプのホトレジスト（例えば、東京応化 OFPR86000-30
cp）を用いる。この場合のレジスト１５は、エミッタチ
ップ１１Ａの先端の近辺の領域では、特に薄く形成す
る。 （６） 図１（ｆ）の工程（エッチング工程） 金属膜１４に対してエッチングを施してゲートのパター
ニングを行う。レジスト１５は、エミッタチップ１１Ａ
の先端の近辺の領域では非常に薄くなっているので、ゲ
ートのパターニングを行っている途中でこの領域のレジ
ストが除去されてレジスト１５Ａとなり、更にエミッタ
チップ１１Ａの先端の金属膜１４もエッチングされて金
属膜１４Ａとなる。つまり、この工程では、ゲートのパ
ッド部分のパターニングとエミッタチップ１１Ａのゲー
トの開孔部分のパターニングとが同時に行われる。尚、
この工程のエッチングに用いるエッチャントには、例え
ばリン酸、硝酸、及び水の５：３：２の混合液を使用す
る。 （７） 図１（ｇ）の工程（絶縁膜除去工程） 前記（６）のエッチング工程において露出した領域の絶
縁膜１３をバッファードフッ酸を用いて除去し、絶縁膜
１３Ａが残る。次に、レジスト１５Ａを除去する。レジ
スト１５Ａの除去方法は、例えばＲＡストリッパ（発煙
硝酸）に１〜５分程度浸して剥離し、更に純水で５〜３
０分程度洗浄する。 （８） 図１（ｈ）の工程 例えばＡｌを用いてゲートの電極パッド１６及びエミッ
タチップ１１Ａの電極パッド１７を形成する。(4) Step of FIG. 1 (d) (Gate material forming step) A metal film 14 to be a gate is deposited. As the gate material, a refractory metal such as molybdenum (Mo) is used. (5) Process of FIG. 1E (resist forming process) Photolithography is used to perform patterning for forming a gate. The resist 15 is a general positive type photoresist (for example, Tokyo Ohka OFPR86000-30).
cp) is used. In this case, the resist 15 is formed particularly thin in the region near the tip of the emitter chip 11A. (6) Step of FIG. 1F (etching step) The metal film 14 is etched to pattern the gate. The resist 15 is the emitter chip 11A.
Since it is very thin in the region near the tip, the resist in this region is removed to become the resist 15A during the gate patterning, and the metal film 14 at the tip of the emitter chip 11A is also etched. It becomes the metal film 14A. That is, in this step, the patterning of the pad portion of the gate and the patterning of the opening portion of the gate of the emitter chip 11A are simultaneously performed. still,
As an etchant used for etching in this step, for example, a mixed solution of phosphoric acid, nitric acid, and water of 5: 3: 2 is used. (7) Step of FIG. 1G (insulating film removing step) The insulating film 13 in the region exposed in the etching step of (6) is removed using buffered hydrofluoric acid, and the insulating film 13A remains. Next, the resist 15A is removed. The resist 15A can be removed by, for example, immersing it in an RA stripper (fuming nitric acid) for about 1 to 5 minutes and peeling it off, and then adding pure water to 5 to 3
Wash for about 0 minutes. (8) Step of FIG. 1H The electrode pad 16 of the gate and the electrode pad 17 of the emitter chip 11A are formed by using, for example, Al.
【００１０】図３は、本実施例の電界放射冷陰極の製造
方法により製造された電界放射冷陰極の構成図である。
この図では、電極パッド１６は正電位の電源Ｅに接続さ
れ、電極パッド１７がグランドに接続されている。この
電界放射冷陰極を高真空中に設置し、電源Ｅの電位が或
る値以上になると、トンネル効果によりエミッタチップ
１１Ａの先端から電子ｅ−が放射される。以上のよう
に、本実施例では、図１（ｆ）の工程（エッチング工
程）においてゲートのパターニングを行っている途中で
エミッタチップ１１Ａの先端の近辺の領域のレジストが
無くなり、更にエミッタチップ１１Ａの先端の金属膜１
４もエッチングされる。つまり、ゲートのパッド部分の
パターニングとエミッタチップ１１Ａのゲートの開孔部
分のパターニングとが同時に行われる。そのため、従来
のようなエミッタチップ部のゲート開孔部分を形成する
ためのドライエッチング工程が省略できるので、製造工
程が簡素化される。尚、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。FIG. 3 is a structural view of a field emission cold cathode manufactured by the method for manufacturing a field emission cold cathode of this embodiment.
In this figure, the electrode pad 16 is connected to the power source E of positive potential, and the electrode pad 17 is connected to the ground. When this field emission cold cathode is installed in a high vacuum and the potential of the power source E reaches a certain value or more, electrons e − are emitted from the tip of the emitter tip 11A due to the tunnel effect. As described above, in this embodiment, the resist in the region near the tip of the emitter chip 11A disappears during the patterning of the gate in the step (etching step) of FIG. Metal film 1 at the tip
4 is also etched. That is, the patterning of the pad portion of the gate and the patterning of the opening portion of the gate of the emitter chip 11A are simultaneously performed. Therefore, the conventional dry etching process for forming the gate opening portion of the emitter tip portion can be omitted, so that the manufacturing process is simplified. The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications.
【００１１】(i) 図１（ａ）の工程において、シリコ
ン酸化膜１２を円形にパターニングしているが、この形
状はｎ角形（ｎ≧３）でもよい。 (ii) 図１（ｂ）の工程において、シリコンウェハ１１
に対して異方性エッチングを施しているが、等方性エッ
チングでもよい。 (iii) 図１（ｄ）の工程（ゲート材料形成工程）にお
いて、金属膜１４を蒸着しているが、スパッタリング法
を用いて成膜してもよい。 (iv) 金属膜１４は、実施例ではモリブデン金属（Ｍ
ｏ）を使用したが、同等の性能を有するものであればよ
く、これに限定されるものではない。例えば、Ｍｏの他
にＷ、Ｃｒ、Ｐｔ、Ｎｂ等を用いてもよい。 (v） 図１（ｆ）の工程（エッチング工程）において、
ゲートのパターニングにはウェットエッチングを行って
いるが、ドライエッチングでもよい。この場合、例えば
ＣＦ4 ガスとＯ2 ガスとを用いた反応性イオンエッチン
グによりエッチングを行う。又、Ｍｏをエッチングでき
るガスとして、他にＣＦ3 Ｂｒ、ＣＣｌ2 Ｆ2 、ＣＣｌ
4 ＋Ｏ2 、ＳＦ6 等がある。(I) In the process of FIG. 1A, the silicon oxide film 12 is patterned in a circular shape, but this shape may be an n-gon (n ≧ 3). (ii) In the step of FIG. 1B, the silicon wafer 11
However, isotropic etching may be used. (iii) Although the metal film 14 is vapor-deposited in the step of FIG. 1D (gate material forming step), the metal film 14 may be formed by a sputtering method. (iv) The metal film 14 is made of molybdenum metal (M
Although o) is used, it is not limited to this as long as it has equivalent performance. For example, W, Cr, Pt, Nb or the like may be used instead of Mo. (v) In the step (etching step) of FIG. 1 (f),
Although wet etching is performed for patterning the gate, dry etching may be used. In this case, etching is performed by reactive ion etching using CF 4 gas and O 2 gas, for example. Other gases that can etch Mo include CF 3 Br, CCl 2 F 2 and CCl.
4 + O 2 , SF 6, etc.
【００１２】[0012]
【発明の効果】以上詳細に説明したように、本発明によ
れば、エッチング工程において、レジスト工程で露出し
たゲート材料及びエミッタチップの先端部の領域に形成
されたレジストをエッチングすると共にエミッタチップ
の先端部に形成されたゲート材料をエッチングして絶縁
膜を露出するようにしたので、従来よりも製造工程を簡
素化できる。As described in detail above, according to the present invention, in the etching process, the gate material exposed in the resist process and the resist formed in the tip region of the emitter chip are etched and the emitter chip Since the gate material formed on the tip portion is etched to expose the insulating film, the manufacturing process can be simplified as compared with the related art.
【図１】本発明の実施例を示すコーン型電界放射冷陰極
の製造方法の工程図である。FIG. 1 is a process drawing of a method for manufacturing a cone-type field emission cold cathode showing an embodiment of the present invention.
【図２】従来のコーン型電界放射冷陰極の製造方法の工
程図である。FIG. 2 is a process drawing of a conventional method for manufacturing a cone-type field emission cold cathode.
【図３】本発明の実施例のコーン型電界放射冷陰極の動
作説明図である。FIG. 3 is an operation explanatory diagram of the cone-type field emission cold cathode according to the embodiment of the present invention.
１１ シリコンウェ
ハ １１Ａ エミッタチッ
プ １２ シリコン酸化
膜 １３，１３Ａ 絶縁膜 １４，１４Ａ 金属膜 １５，１５Ａ レジスト11 Silicon Wafer 11A Emitter Chip 12 Silicon Oxide Film 13,13A Insulating Film 14,14A Metal Film 15,15A Resist
Claims (1)
囲に形成されたゲートとの間に電界を掛けて該エミッタ
チップから電子を放射させる電界放射冷陰極の製造方法
において、 先端が突出した前記エミッタチップが形成された基板上
に絶縁膜を形成する絶縁膜形成工程と、 前記絶縁膜上にゲート材料を形成するゲート材料形成工
程と、 前記エミッタチップが形成された領域を含む前記ゲート
材料上の所望の領域にレジストを形成するレジスト形成
工程と、 前記レジスト形成工程において露出した前記ゲート材料
及び前記エミッタチップの先端部の領域に形成された前
記レジストをエッチングすると共に前記エミッタチップ
の先端部に形成された前記ゲート材料をエッチングして
前記絶縁膜を露出するエッチング工程と、 前記エッチング工程において露出した前記絶縁膜を除去
する絶縁膜除去工程とを、 施すことを特徴とする電界放射冷陰極の製造方法。1. A method for manufacturing a field emission cold cathode, in which an electric field is applied between an emitter tip and a gate formed around the emitter tip to emit electrons from the emitter tip, the emitter tip having a protruding tip. An insulating film forming step of forming an insulating film on the substrate on which the gate electrode is formed, a gate material forming step of forming a gate material on the insulating film, and a desired gate material including a region in which the emitter chip is formed. A resist forming step of forming a resist in the region of, and the gate material exposed in the resist forming step and the resist formed in the region of the tip of the emitter chip are etched and formed at the tip of the emitter chip. An etching step of etching the gate material to expose the insulating film, and the etching process. Field emission cold cathode manufacturing method of the insulating film removing process, and characterized by applying to remove the insulating film exposed in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP363795A JPH08190856A (en) | 1995-01-13 | 1995-01-13 | Manufacture of field emission cold cathode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP363795A JPH08190856A (en) | 1995-01-13 | 1995-01-13 | Manufacture of field emission cold cathode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190856A true JPH08190856A (en) | 1996-07-23 |
Family
ID=11563006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP363795A Withdrawn JPH08190856A (en) | 1995-01-13 | 1995-01-13 | Manufacture of field emission cold cathode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08190856A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6042442A (en) * | 1996-02-28 | 2000-03-28 | Nec Corporation | Enhancement in bonding strength in field emission electron source |
| KR100290140B1 (en) * | 1998-09-10 | 2001-06-01 | 구자홍 | Field emitter and its manufacturing method |
-
1995
- 1995-01-13 JP JP363795A patent/JPH08190856A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6042442A (en) * | 1996-02-28 | 2000-03-28 | Nec Corporation | Enhancement in bonding strength in field emission electron source |
| KR100290140B1 (en) * | 1998-09-10 | 2001-06-01 | 구자홍 | Field emitter and its manufacturing method |
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Legal Events
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|---|---|---|---|
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