JPH08191080A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JPH08191080A JPH08191080A JP7000983A JP98395A JPH08191080A JP H08191080 A JPH08191080 A JP H08191080A JP 7000983 A JP7000983 A JP 7000983A JP 98395 A JP98395 A JP 98395A JP H08191080 A JPH08191080 A JP H08191080A
- Authority
- JP
- Japan
- Prior art keywords
- mesa
- compound semiconductor
- semiconductor substrate
- main surface
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 メサ型トランジスタを有する化合物半導体装
置において、チャネル層の端面とゲート電極との接触に
よって生じる逆方向ゲートリーク電流を抑制する。 【構成】 半絶縁性のＧａＡｓ基板１上に、ノンドープ
型のＧａＡｓバッファ層２、ｎ型ＧａＡｓチャネル層３
及びノンドープ型のＧａＡｓショットキバリア層４より
なる積層構造を持つ逆台形状のメサが形成されている。
メサの上に、化合物半導体基板の主面に対して垂直な垂
直部を有するゲート電極がメサの壁面との間に空間が形
成されるように設けられている。
置において、チャネル層の端面とゲート電極との接触に
よって生じる逆方向ゲートリーク電流を抑制する。 【構成】 半絶縁性のＧａＡｓ基板１上に、ノンドープ
型のＧａＡｓバッファ層２、ｎ型ＧａＡｓチャネル層３
及びノンドープ型のＧａＡｓショットキバリア層４より
なる積層構造を持つ逆台形状のメサが形成されている。
メサの上に、化合物半導体基板の主面に対して垂直な垂
直部を有するゲート電極がメサの壁面との間に空間が形
成されるように設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置及び
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体基板上に形成されるトラン
ジスタは、Ｓｉ基板上に形成されるトランジスタに比べ
て高速、高周波、低雑音、低歪及び低消費電力であると
いう特徴を持つため、移動体通信用のデバイスとして期
待されている。その中でもエピタキシャル成長法を用い
たＧａＡｓＭＥＳＦＥＴはデバイス設計の自由度及び優
れた高周波特性を示すので、次世代のデバイスとして期
待されている。
ジスタは、Ｓｉ基板上に形成されるトランジスタに比べ
て高速、高周波、低雑音、低歪及び低消費電力であると
いう特徴を持つため、移動体通信用のデバイスとして期
待されている。その中でもエピタキシャル成長法を用い
たＧａＡｓＭＥＳＦＥＴはデバイス設計の自由度及び優
れた高周波特性を示すので、次世代のデバイスとして期
待されている。
【０００３】以下、図１３〜図１６に基づいてメサエッ
チング技術によって作製した従来の化合物半導体装置の
デバイス構造及びその製造方法を示す。尚、図１３は斜
視図、図１４はゲート幅方向に切断した断面図、図１５
は各電極を示す平面図、図１６はゲート長さ方向に切断
した断面図をそれぞれ示している。また、従来例として
は、ＧａＡｓＭＥＳＦＥＴよりなる化合物半導体装置を
示している。
チング技術によって作製した従来の化合物半導体装置の
デバイス構造及びその製造方法を示す。尚、図１３は斜
視図、図１４はゲート幅方向に切断した断面図、図１５
は各電極を示す平面図、図１６はゲート長さ方向に切断
した断面図をそれぞれ示している。また、従来例として
は、ＧａＡｓＭＥＳＦＥＴよりなる化合物半導体装置を
示している。
【０００４】まず、エピタキシャル法により、半絶縁性
のＧａＡｓ基板１上にノンドープ型のＧａＡｓバッファ
層２を形成し、その上にｎ型ＧａＡｓチャネル層３を形
成し、その上にノンドープ型のＧａＡｓショットキーバ
リア層４を形成し、その上にオーミックコンタクト層９
を形成する。その後、ＦＥＴを作製する領域を除いて素
子分離を行なうためにメサエッチングを行なう。
のＧａＡｓ基板１上にノンドープ型のＧａＡｓバッファ
層２を形成し、その上にｎ型ＧａＡｓチャネル層３を形
成し、その上にノンドープ型のＧａＡｓショットキーバ
リア層４を形成し、その上にオーミックコンタクト層９
を形成する。その後、ＦＥＴを作製する領域を除いて素
子分離を行なうためにメサエッチングを行なう。
【０００５】次に、ＧａＡｓショットキーバリア層４の
上にゲート電極５を直接に形成すると共に、オーミック
コンタクト層９の上にドレイン電極６及びソース電極８
を形成する。
上にゲート電極５を直接に形成すると共に、オーミック
コンタクト層９の上にドレイン電極６及びソース電極８
を形成する。
【０００６】図１５の平面パターンにおいて、７はメサ
領域を示しており、メサ領域７のほぼ中央にゲート電極
５が延びるように形成されていると共に、ゲート電極５
を挟んで両側にソース電極８及びドレイン電極６が形成
されている。
領域を示しており、メサ領域７のほぼ中央にゲート電極
５が延びるように形成されていると共に、ゲート電極５
を挟んで両側にソース電極８及びドレイン電極６が形成
されている。
【０００７】
【発明が解決しようとする課題】ところで、ＦＥＴの電
界制御を行なうためには、図１４及び図１５に示すよう
に、メサエッチングにより残った活性領域にもゲート電
極５が被着される必要があるので、ゲート電極５がメサ
の側壁に接触してしまう。この場合、ｎ型ＧａＡｓチャ
ネル層３とゲート電極５との間のショットキバリアの高
さが低いので逆方向ゲートリーク電流が流れ易くなり、
例えば電力増幅用トランジスタにおいては、このリーク
電流のためにトランジスタの動作特性が大幅に劣化して
しまうという問題がある。
界制御を行なうためには、図１４及び図１５に示すよう
に、メサエッチングにより残った活性領域にもゲート電
極５が被着される必要があるので、ゲート電極５がメサ
の側壁に接触してしまう。この場合、ｎ型ＧａＡｓチャ
ネル層３とゲート電極５との間のショットキバリアの高
さが低いので逆方向ゲートリーク電流が流れ易くなり、
例えば電力増幅用トランジスタにおいては、このリーク
電流のためにトランジスタの動作特性が大幅に劣化して
しまうという問題がある。
【０００８】前記に鑑み、本発明は、ゲートリーク電流
を抑制できる化合物半導体装置及びその製造方法を提供
することを目的とする。
を抑制できる化合物半導体装置及びその製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明が講じた解決手段は、化合物半導体
装置を、化合物半導体基板の主面上に逆台形状に形成さ
れておりトランジスタの活性層を含む積層構造のメサ
と、前記メサ及び化合物半導体基板の上に形成されてお
り、前記化合物半導体基板の主面に対して垂直で且つ前
記メサの側壁との間に空間をおくように形成された垂直
部を持つゲート電極とを備えている構成とするものであ
る。
め、請求項１の発明が講じた解決手段は、化合物半導体
装置を、化合物半導体基板の主面上に逆台形状に形成さ
れておりトランジスタの活性層を含む積層構造のメサ
と、前記メサ及び化合物半導体基板の上に形成されてお
り、前記化合物半導体基板の主面に対して垂直で且つ前
記メサの側壁との間に空間をおくように形成された垂直
部を持つゲート電極とを備えている構成とするものであ
る。
【００１０】請求項２の発明が講じた解決手段は、化合
物半導体装置を、化合物半導体基板の主面上に形成され
ておりトランジスタの活性層を含む積層構造のメサと、
前記化合物半導体基板の主面上における前記メサの側方
に該メサの側壁を覆うように形成された絶縁膜と、前記
メサ及び絶縁膜の上に形成されたゲート電極とを備えて
いる構成とするものである。
物半導体装置を、化合物半導体基板の主面上に形成され
ておりトランジスタの活性層を含む積層構造のメサと、
前記化合物半導体基板の主面上における前記メサの側方
に該メサの側壁を覆うように形成された絶縁膜と、前記
メサ及び絶縁膜の上に形成されたゲート電極とを備えて
いる構成とするものである。
【００１１】請求項３の発明は、請求項２の構成に、前
記絶縁膜は、前記化合物半導体基板の主面上における前
記メサの側方に選択的に成長されたノンドープ型のエピ
タキシャル成長膜であるという構成を付加するものであ
る。
記絶縁膜は、前記化合物半導体基板の主面上における前
記メサの側方に選択的に成長されたノンドープ型のエピ
タキシャル成長膜であるという構成を付加するものであ
る。
【００１２】請求項４の発明は、請求項２の構成に、前
記絶縁膜は、前記化合物半導体基板の主面上に塗布され
たＳＯＧ（スピンオングラス）膜であるという構成を付
加するものである。
記絶縁膜は、前記化合物半導体基板の主面上に塗布され
たＳＯＧ（スピンオングラス）膜であるという構成を付
加するものである。
【００１３】請求項５の発明が講じた解決手段は、メサ
型トランジスタを有する化合物半導体装置の製造方法を
対象とし、化合物半導体基板の主面上に、トランジスタ
の活性層を含む積層構造を形成する工程と、前記積層構
造に対してエッチングを行なうことにより前記活性層の
端面が露出した逆台形状のメサを形成する工程と、前記
メサ及び化合物半導体基板の上に、法線蒸着法により前
記化合物半導体基板の主面に対して垂直で且つ前記メサ
の側壁との間に空間をおく垂直部を持つゲート電極を形
成する工程とを備えている構成とするものである。
型トランジスタを有する化合物半導体装置の製造方法を
対象とし、化合物半導体基板の主面上に、トランジスタ
の活性層を含む積層構造を形成する工程と、前記積層構
造に対してエッチングを行なうことにより前記活性層の
端面が露出した逆台形状のメサを形成する工程と、前記
メサ及び化合物半導体基板の上に、法線蒸着法により前
記化合物半導体基板の主面に対して垂直で且つ前記メサ
の側壁との間に空間をおく垂直部を持つゲート電極を形
成する工程とを備えている構成とするものである。
【００１４】請求項６の発明が講じた解決手段は、メサ
型トランジスタを有する化合物半導体装置の製造方法を
対象とし、化合物半導体基板の主面上に、トランジスタ
の活性層を含む積層構造を形成する工程と、前記積層構
造に対してエッチングを行なうことにより前記活性層の
端面が露出したメサを形成する工程と、前記化合物半導
体基板の主面上における前記メサの側方にノンドープ型
のエピタキシャル成長膜を前記メサの側壁を覆うように
選択的に成長させる工程と、前記メサ及びエピタキシャ
ル成長膜の上にゲート電極を形成する工程とを備えてい
る構成とするものである。
型トランジスタを有する化合物半導体装置の製造方法を
対象とし、化合物半導体基板の主面上に、トランジスタ
の活性層を含む積層構造を形成する工程と、前記積層構
造に対してエッチングを行なうことにより前記活性層の
端面が露出したメサを形成する工程と、前記化合物半導
体基板の主面上における前記メサの側方にノンドープ型
のエピタキシャル成長膜を前記メサの側壁を覆うように
選択的に成長させる工程と、前記メサ及びエピタキシャ
ル成長膜の上にゲート電極を形成する工程とを備えてい
る構成とするものである。
【００１５】請求項７の発明が講じた解決手段は、メサ
型トランジスタを有する化合物半導体装置の製造方法を
対象とし、化合物半導体基板の主面上に、トランジスタ
の活性層を含む積層構造を形成する工程と、前記積層構
造に対してエッチングを行なうことにより前記活性層の
端面が露出したメサを形成する工程と、前記化合物半導
体基板の主面上における前記メサの側方にＳＯＧ膜を塗
布する工程と、前記メサ及びＳＯＧ膜の上にゲート電極
を形成する工程とを備えている構成とするものである。
型トランジスタを有する化合物半導体装置の製造方法を
対象とし、化合物半導体基板の主面上に、トランジスタ
の活性層を含む積層構造を形成する工程と、前記積層構
造に対してエッチングを行なうことにより前記活性層の
端面が露出したメサを形成する工程と、前記化合物半導
体基板の主面上における前記メサの側方にＳＯＧ膜を塗
布する工程と、前記メサ及びＳＯＧ膜の上にゲート電極
を形成する工程とを備えている構成とするものである。
【００１６】
【作用】請求項１の構成により、逆台形状に形成された
メサと、化合物半導体基板の主面に対して垂直で且つメ
サの側壁との間に空間をおくように形成された垂直部を
持つゲート電極とを備えているため、メサの壁面に露出
している活性層とゲート電極の垂直部との間には空間が
形成されており、活性層の端面とゲート電極とは絶縁状
態である。
メサと、化合物半導体基板の主面に対して垂直で且つメ
サの側壁との間に空間をおくように形成された垂直部を
持つゲート電極とを備えているため、メサの壁面に露出
している活性層とゲート電極の垂直部との間には空間が
形成されており、活性層の端面とゲート電極とは絶縁状
態である。
【００１７】請求項２の構成により、化合物半導体基板
の主面上におけるメサの側方に該メサの側壁を覆うよう
に形成された絶縁膜と、メサ及び化合物半導体基板の上
に形成されたゲート電極とを備えているため、活性層の
端面とゲート電極との間には絶縁膜が介在していると共
に、ゲート電極は化合物半導体基板の主面に対して略平
行に形成されている。
の主面上におけるメサの側方に該メサの側壁を覆うよう
に形成された絶縁膜と、メサ及び化合物半導体基板の上
に形成されたゲート電極とを備えているため、活性層の
端面とゲート電極との間には絶縁膜が介在していると共
に、ゲート電極は化合物半導体基板の主面に対して略平
行に形成されている。
【００１８】請求項３の構成により、絶縁膜は、化合物
半導体基板の主面上におけるメサの側方に選択的に成長
されたノンドープ型のエピタキシャル成長膜であるた
め、プロセスをあまり増加することなくメサの側方に絶
縁膜を形成できる。
半導体基板の主面上におけるメサの側方に選択的に成長
されたノンドープ型のエピタキシャル成長膜であるた
め、プロセスをあまり増加することなくメサの側方に絶
縁膜を形成できる。
【００１９】請求項４の構成により、絶縁膜は、化合物
半導体基板の主面上に塗布されたＳＯＧ膜であるため、
ゲート電極はメサ以外の領域では化合物半導体基板と接
触していない。
半導体基板の主面上に塗布されたＳＯＧ膜であるため、
ゲート電極はメサ以外の領域では化合物半導体基板と接
触していない。
【００２０】請求項５の構成により、積層構造に対して
エッチングを行なって活性層の端面が露出した逆台形状
のメサを形成した後、メサ及び化合物半導体基板の上に
法線蒸着法によりゲート電極を形成するため、化合物半
導体基板の主面に対して垂直で且つメサの側壁との間に
空間をおく垂直部を持つゲート電極を形成することがで
きる。
エッチングを行なって活性層の端面が露出した逆台形状
のメサを形成した後、メサ及び化合物半導体基板の上に
法線蒸着法によりゲート電極を形成するため、化合物半
導体基板の主面に対して垂直で且つメサの側壁との間に
空間をおく垂直部を持つゲート電極を形成することがで
きる。
【００２１】請求項６の構成により、選択的成長法によ
りエピタキシャル成長膜を形成するため、ノンドープ型
のエピタキシャル成長膜を化合物半導体基板の主面上に
おけるメサの側方にメサの側壁を覆うように形成するこ
とができる。
りエピタキシャル成長膜を形成するため、ノンドープ型
のエピタキシャル成長膜を化合物半導体基板の主面上に
おけるメサの側方にメサの側壁を覆うように形成するこ
とができる。
【００２２】請求項７の構成により、塗布によりＳＯＧ
膜を形成するため、ＳＯＧ膜を化合物半導体基板の主面
上におけるメサの側方にメサの側壁を覆うように形成す
ることができる。
膜を形成するため、ＳＯＧ膜を化合物半導体基板の主面
上におけるメサの側方にメサの側壁を覆うように形成す
ることができる。
【００２３】
（実施例１）本発明の第１実施例に係る化合物半導体装
置の製造方法について図１〜図４の工程断面図を参照し
ながら説明する。
置の製造方法について図１〜図４の工程断面図を参照し
ながら説明する。
【００２４】まず、図１に示すように、半絶縁性のＧａ
Ａｓ基板１の上に、ノンドープ型のＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ノンドープ型のＧａＡ
ｓショットキバリア層４及びｎ型オーミックコンタクト
層９を順次積層する。この場合、ＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ＧａＡｓショットキバ
リア層４及びｎ型オーミックコンタクト層９は、ＭＢＥ
法又はＭＯＣＶＤ法などのエピタキシャル成長法により
積層され、例えば、ＧａＡｓバッファ層２の膜厚は５０
０ｎｍ程度、ｎ型ＧａＡｓチャネル層３の膜厚は１００
ｎｍ程度、ＧａＡｓショットキバリア層４の膜厚は７０
ｎｍ程度である。ｎ型ＧａＡｓオーミックコンタクト層
９は、２×１０18ｃｍ-3程度のキャリア濃度であって、
膜厚５０ｎｍ程度で形成される。
Ａｓ基板１の上に、ノンドープ型のＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ノンドープ型のＧａＡ
ｓショットキバリア層４及びｎ型オーミックコンタクト
層９を順次積層する。この場合、ＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ＧａＡｓショットキバ
リア層４及びｎ型オーミックコンタクト層９は、ＭＢＥ
法又はＭＯＣＶＤ法などのエピタキシャル成長法により
積層され、例えば、ＧａＡｓバッファ層２の膜厚は５０
０ｎｍ程度、ｎ型ＧａＡｓチャネル層３の膜厚は１００
ｎｍ程度、ＧａＡｓショットキバリア層４の膜厚は７０
ｎｍ程度である。ｎ型ＧａＡｓオーミックコンタクト層
９は、２×１０18ｃｍ-3程度のキャリア濃度であって、
膜厚５０ｎｍ程度で形成される。
【００２５】次に、ＧａＡｓ基板１の上に全面に亘って
レジスト膜を形成した後、該レジスト膜をフォトリソグ
ラフィーにより選択的に露光し現像して、ゲート幅と同
じ幅を有するレジストパターン１０を活性領域にのみ形
成する。この際、逆メサ形状にエッチングされるような
基板方位としておく。例えば（１００）面方位のＧａＡ
ｓ基板１基板を用いた場合、（１１０）方位に逆メサが
切れるので、（１１０）方位にゲート電極が形成できる
よう基板方位を考慮にいれて露光する。その後、レジス
トパターン１０をマスクとしてメサエッチングを行な
う。この場合、エッチャントとして、表面反応律速のエ
ッチャント、例えばＢｒ２（０．５％）−メタノール溶
液を用いて３０秒間エッチングを行なった後、レジスト
パターン１０を除去する。このエッチングにより、活性
領域以外の領域では、ＧａＡｓバッファ層２が露出する
ように各層がエッチングされ、図２に示すような逆メサ
形状が得られる。
レジスト膜を形成した後、該レジスト膜をフォトリソグ
ラフィーにより選択的に露光し現像して、ゲート幅と同
じ幅を有するレジストパターン１０を活性領域にのみ形
成する。この際、逆メサ形状にエッチングされるような
基板方位としておく。例えば（１００）面方位のＧａＡ
ｓ基板１基板を用いた場合、（１１０）方位に逆メサが
切れるので、（１１０）方位にゲート電極が形成できる
よう基板方位を考慮にいれて露光する。その後、レジス
トパターン１０をマスクとしてメサエッチングを行な
う。この場合、エッチャントとして、表面反応律速のエ
ッチャント、例えばＢｒ２（０．５％）−メタノール溶
液を用いて３０秒間エッチングを行なった後、レジスト
パターン１０を除去する。このエッチングにより、活性
領域以外の領域では、ＧａＡｓバッファ層２が露出する
ように各層がエッチングされ、図２に示すような逆メサ
形状が得られる。
【００２６】次に、図３及び図４に示すように、ゲート
電極５を法線蒸着法により形成すると共に、ドレイン電
極６及びソース電極８を形成する。ゲート電極５は、活
性領域の表面からＧａＡｓバッファ層２の上に延びてい
るが、メサの形状が逆メサ形状になっているため、メサ
の側壁に露出しているｎ型ＧａＡｓチャネル層３とゲー
ト電極５とが直接に接触することはない。すなわち、シ
ョットキバリアの高さが低いｎ型ＧａＡｓチャネル層３
とゲート電極５とがメサの側壁において接触する事態を
回避できる。ｎ型ＧａＡｓチャネル層３とゲート電極５
とが接触しない構造を形成するプロセスについては、従
来から行なわれているメサエッチングに工夫を加えてメ
サを逆台形状にするのみであり、工程数の増加を招くこ
となく、従来のプロセスをそのまま用いることができる
ので、非常に簡単な方法によって高耐圧のＦＥＴを製造
することができる。
電極５を法線蒸着法により形成すると共に、ドレイン電
極６及びソース電極８を形成する。ゲート電極５は、活
性領域の表面からＧａＡｓバッファ層２の上に延びてい
るが、メサの形状が逆メサ形状になっているため、メサ
の側壁に露出しているｎ型ＧａＡｓチャネル層３とゲー
ト電極５とが直接に接触することはない。すなわち、シ
ョットキバリアの高さが低いｎ型ＧａＡｓチャネル層３
とゲート電極５とがメサの側壁において接触する事態を
回避できる。ｎ型ＧａＡｓチャネル層３とゲート電極５
とが接触しない構造を形成するプロセスについては、従
来から行なわれているメサエッチングに工夫を加えてメ
サを逆台形状にするのみであり、工程数の増加を招くこ
となく、従来のプロセスをそのまま用いることができる
ので、非常に簡単な方法によって高耐圧のＦＥＴを製造
することができる。
【００２７】（実施例２）本発明の第２実施例に係る化
合物半導体装置の製造方法について図５〜図８の工程断
面図を参照しながら説明する。
合物半導体装置の製造方法について図５〜図８の工程断
面図を参照しながら説明する。
【００２８】まず、第１実施例と同様、半絶縁性のＧａ
Ａｓ基板１の上に、ノンドープ型のＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ノンドープ型のＧａＡ
ｓショットキバリア層４及びｎ型オーミックコンタクト
層９を順次積層する。この場合、ＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ＧａＡｓショットキバ
リア層４及びｎ型オーミックコンタクト層９は、ＭＢＥ
法又はＭＯＣＶＤ法などのエピタキシャル成長法により
積層され、例えば、ＧａＡｓバッファ層２の膜厚は５０
０ｎｍ程度、ｎ型ＧａＡｓチャネル層３の膜厚は１００
ｎｍ程度、ＧａＡｓショットキバリア層４の膜厚は７０
ｎｍ程度である。ｎ型ＧａＡｓオーミックコンタクト層
９は、２×１０18ｃｍ-3程度のキャリア濃度であって、
膜厚５０ｎｍ程度で形成される。
Ａｓ基板１の上に、ノンドープ型のＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ノンドープ型のＧａＡ
ｓショットキバリア層４及びｎ型オーミックコンタクト
層９を順次積層する。この場合、ＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ＧａＡｓショットキバ
リア層４及びｎ型オーミックコンタクト層９は、ＭＢＥ
法又はＭＯＣＶＤ法などのエピタキシャル成長法により
積層され、例えば、ＧａＡｓバッファ層２の膜厚は５０
０ｎｍ程度、ｎ型ＧａＡｓチャネル層３の膜厚は１００
ｎｍ程度、ＧａＡｓショットキバリア層４の膜厚は７０
ｎｍ程度である。ｎ型ＧａＡｓオーミックコンタクト層
９は、２×１０18ｃｍ-3程度のキャリア濃度であって、
膜厚５０ｎｍ程度で形成される。
【００２９】次に、例えば熱ＣＶＤ法などによりＧａＡ
ｓ基板１の上に全面に亘ってＳｉＯ2 膜１１を５０ｎｍ
程度に堆積した後、該ＳｉＯ2 膜１１の上に全面に亘っ
てレジスト膜を塗布し、該レジスト膜をフォトリソグラ
フィーにより選択的に露光し現像して、ゲート幅と同じ
幅を有するレジストパターン１０を活性領域にのみ形成
する。その後、フッ酸系エッチャントにより、素子分離
を行なう領域すなわち活性領域以外の領域のＳｉＯ2 膜
１１を選択的に除去した後、レジストパターン１０を除
去する。
ｓ基板１の上に全面に亘ってＳｉＯ2 膜１１を５０ｎｍ
程度に堆積した後、該ＳｉＯ2 膜１１の上に全面に亘っ
てレジスト膜を塗布し、該レジスト膜をフォトリソグラ
フィーにより選択的に露光し現像して、ゲート幅と同じ
幅を有するレジストパターン１０を活性領域にのみ形成
する。その後、フッ酸系エッチャントにより、素子分離
を行なう領域すなわち活性領域以外の領域のＳｉＯ2 膜
１１を選択的に除去した後、レジストパターン１０を除
去する。
【００３０】次に、ＳｉＯ2 膜１１をマスクとしてメサ
エッチングを行なう。このメサエッチングを行なうエッ
チャントとしては、例えばＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝３：１：５０の溶液を用い、２３℃の温度下で３分
間のエッチングを行なうことにより、３００ｎｍ程度の
エッチングを行なう。このエッチングにより活性領域以
外の領域では、ＧａＡｓバッファ層２が露出するように
各層がエッチングされ、図５に示すようなメサ形状が得
られる。
エッチングを行なう。このメサエッチングを行なうエッ
チャントとしては、例えばＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝３：１：５０の溶液を用い、２３℃の温度下で３分
間のエッチングを行なうことにより、３００ｎｍ程度の
エッチングを行なう。このエッチングにより活性領域以
外の領域では、ＧａＡｓバッファ層２が露出するように
各層がエッチングされ、図５に示すようなメサ形状が得
られる。
【００３１】次に、ＭＯＣＶＤ法等の化学的気相成長法
を用いて、図６に示すように、活性領域以外の領域にお
いてノンドープ型のＧａＡｓの選択成長を行なう。ＭＯ
ＣＶＤ法によると、ＳｉＯ2 膜１１上にはＧａＡｓが成
長しないので、活性領域以外の領域においてのみＧａＡ
ｓの結晶成長を行なうことができる。つまり活性領域以
外の領域にノンドープ型のＧａＡｓ選択成長層１２を形
成することができる。このＧａＡｓ選択成長層１２の膜
厚は、その上面がオーミックコンタクト層９の上面と同
じ高さか又はそれ以上の高さになるようにする。
を用いて、図６に示すように、活性領域以外の領域にお
いてノンドープ型のＧａＡｓの選択成長を行なう。ＭＯ
ＣＶＤ法によると、ＳｉＯ2 膜１１上にはＧａＡｓが成
長しないので、活性領域以外の領域においてのみＧａＡ
ｓの結晶成長を行なうことができる。つまり活性領域以
外の領域にノンドープ型のＧａＡｓ選択成長層１２を形
成することができる。このＧａＡｓ選択成長層１２の膜
厚は、その上面がオーミックコンタクト層９の上面と同
じ高さか又はそれ以上の高さになるようにする。
【００３２】次に、ＳｉＯ2 膜１１を除去した後、ゲー
ト電極５とショットキバリア層４とを接触させるために
オーミックコンタクト層９をリセスエッチングにより除
去し、その後、図７及び図８に示すように、ゲート電極
５を法線蒸着法により形成すると共に、ドレイン電極６
及びソース電極８を形成する。前記のように、ＧａＡｓ
選択成長層１２の上面がオーミックコンタクト層９の上
面と同じか又はそれ以上であったため、オーミックコン
タクト層９に対してリセスエッチングを行なっても、ｎ
型ＧａＡｓチャネル層３がメサの側壁に露出しないの
で、ゲート電極５とｎ型ＧａＡｓチャネル層３とが接触
することがない。
ト電極５とショットキバリア層４とを接触させるために
オーミックコンタクト層９をリセスエッチングにより除
去し、その後、図７及び図８に示すように、ゲート電極
５を法線蒸着法により形成すると共に、ドレイン電極６
及びソース電極８を形成する。前記のように、ＧａＡｓ
選択成長層１２の上面がオーミックコンタクト層９の上
面と同じか又はそれ以上であったため、オーミックコン
タクト層９に対してリセスエッチングを行なっても、ｎ
型ＧａＡｓチャネル層３がメサの側壁に露出しないの
で、ゲート電極５とｎ型ＧａＡｓチャネル層３とが接触
することがない。
【００３３】すなわち、ゲート電極５は、活性領域から
活性領域以外の領域まで延びているが、メサの側壁はノ
ンドープ型のＧａＡｓ選択成長層１２により完全に覆わ
れているため、メサの側壁に露出したｎ型ＧａＡｓチャ
ネル層３とゲート電極５とが直接に接触することがない
のでＦＥＴの高耐圧化を図ることができる。
活性領域以外の領域まで延びているが、メサの側壁はノ
ンドープ型のＧａＡｓ選択成長層１２により完全に覆わ
れているため、メサの側壁に露出したｎ型ＧａＡｓチャ
ネル層３とゲート電極５とが直接に接触することがない
のでＦＥＴの高耐圧化を図ることができる。
【００３４】また、メサとＧａＡｓ選択成長層１２との
間に段差が殆ど無いので、ゲート電極５の形成工程にお
いて問題となるゲート電極５の段切れを防止することが
できる。
間に段差が殆ど無いので、ゲート電極５の形成工程にお
いて問題となるゲート電極５の段切れを防止することが
できる。
【００３５】さらに、ＧａＡｓ選択成長層１２は選択成
長法を用いて形成しているので、工程数があまり増加す
ることもない。
長法を用いて形成しているので、工程数があまり増加す
ることもない。
【００３６】このため、第２実施例によると、工程数の
増加を殆ど招くことなく、高耐圧で高信頼性を有するＦ
ＥＴを実現できる。
増加を殆ど招くことなく、高耐圧で高信頼性を有するＦ
ＥＴを実現できる。
【００３７】（実施例３）本発明の第３実施例に係る化
合物半導体装置の製造方法について図９〜図１２の工程
断面図を参照しながら説明する。
合物半導体装置の製造方法について図９〜図１２の工程
断面図を参照しながら説明する。
【００３８】まず、第１実施例と同様、半絶縁性のＧａ
Ａｓ基板１の上に、ノンドープ型のＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ノンドープ型のＧａＡ
ｓショットキバリア層４及びｎ型オーミックコンタクト
層９を順次積層する。この場合、ＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ＧａＡｓショットキバ
リア層４及びｎ型オーミックコンタクト層９は、ＭＢＥ
法又はＭＯＣＶＤ法などのエピタキシャル成長法により
積層され、例えば、ＧａＡｓバッファ層２の膜厚は５０
０ｎｍ程度、ｎ型ＧａＡｓチャネル層３の膜厚は１００
ｎｍ程度、ＧａＡｓショットキバリア層４の膜厚は７０
ｎｍ程度である。ｎ型ＧａＡｓオーミックコンタクト層
９は、２×１０18ｃｍ-3程度のキャリア濃度であって、
膜厚５０ｎｍ程度で形成される。
Ａｓ基板１の上に、ノンドープ型のＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ノンドープ型のＧａＡ
ｓショットキバリア層４及びｎ型オーミックコンタクト
層９を順次積層する。この場合、ＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、ＧａＡｓショットキバ
リア層４及びｎ型オーミックコンタクト層９は、ＭＢＥ
法又はＭＯＣＶＤ法などのエピタキシャル成長法により
積層され、例えば、ＧａＡｓバッファ層２の膜厚は５０
０ｎｍ程度、ｎ型ＧａＡｓチャネル層３の膜厚は１００
ｎｍ程度、ＧａＡｓショットキバリア層４の膜厚は７０
ｎｍ程度である。ｎ型ＧａＡｓオーミックコンタクト層
９は、２×１０18ｃｍ-3程度のキャリア濃度であって、
膜厚５０ｎｍ程度で形成される。
【００３９】次に、例えば熱ＣＶＤ法などによりＧａＡ
ｓ基板１の上に全面に亘ってＳｉＯ2 膜１１を５０ｎｍ
程度に堆積した後、該ＳｉＯ2 膜１１の上における活性
領域にのみゲート幅と同じ幅を有するレジストパターン
を形成し、該レジストパターンをマスクとしてフッ酸系
エッチャントによりエッチングを行なうことにより、素
子分離を行なう領域すなわち活性領域以外の領域のＳｉ
Ｏ2 膜１１を選択的に除去する。その後、レジストパタ
ーンを除去する。
ｓ基板１の上に全面に亘ってＳｉＯ2 膜１１を５０ｎｍ
程度に堆積した後、該ＳｉＯ2 膜１１の上における活性
領域にのみゲート幅と同じ幅を有するレジストパターン
を形成し、該レジストパターンをマスクとしてフッ酸系
エッチャントによりエッチングを行なうことにより、素
子分離を行なう領域すなわち活性領域以外の領域のＳｉ
Ｏ2 膜１１を選択的に除去する。その後、レジストパタ
ーンを除去する。
【００４０】次に、ＳｉＯ2 膜１１をマスクとしてメサ
エッチングを行なう。この場合のエッチャントとして
は、例えばＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：５
０の溶液を用い、２３℃の温度下で３分間のエッチング
を行なうことにより、３００ｎｍ程度のエッチングを行
なう。このエッチングにより活性領域以外の領域では、
ＧａＡｓバッファ層２が露出するように各層がエッチン
グされ、図９に示すようなメサ形状が得られる。
エッチングを行なう。この場合のエッチャントとして
は、例えばＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：５
０の溶液を用い、２３℃の温度下で３分間のエッチング
を行なうことにより、３００ｎｍ程度のエッチングを行
なう。このエッチングにより活性領域以外の領域では、
ＧａＡｓバッファ層２が露出するように各層がエッチン
グされ、図９に示すようなメサ形状が得られる。
【００４１】次に、図９に示すように、Ｓｉ3 Ｎ4 より
なるＳＯＧ（スピンオングラス）膜１３をＧａＡｓ基板
１の上に均一に塗布した後、例えばＮ2 の雰囲気中で４
５０℃の温度下において３０分程度焼結する。その後、
ゲート電極５の形成を行なうためにゲート領域に対して
フォトリソグラフィーを行なった後、ＲＩＥ（リアクテ
ィブイオンエッチング）法などの異方性エッチングを用
いて、図１４に示すように、ＳｉＯ2 膜１１が露出する
までドライエッチングを行なう。
なるＳＯＧ（スピンオングラス）膜１３をＧａＡｓ基板
１の上に均一に塗布した後、例えばＮ2 の雰囲気中で４
５０℃の温度下において３０分程度焼結する。その後、
ゲート電極５の形成を行なうためにゲート領域に対して
フォトリソグラフィーを行なった後、ＲＩＥ（リアクテ
ィブイオンエッチング）法などの異方性エッチングを用
いて、図１４に示すように、ＳｉＯ2 膜１１が露出する
までドライエッチングを行なう。
【００４２】次に、フッ酸系エッチャントを用いてＳｉ
Ｏ2 膜１１を除去する。このときに用いるフッ酸系エッ
チャントは、ＳｉＯ2 とＳｉ3 Ｎ4 との間で充分な選択
比がとれるものを用いる。その後、図１１及び図１２に
示すように、ゲート電極５、ドレイン電極６及びソース
電極８を蒸着法により形成する。
Ｏ2 膜１１を除去する。このときに用いるフッ酸系エッ
チャントは、ＳｉＯ2 とＳｉ3 Ｎ4 との間で充分な選択
比がとれるものを用いる。その後、図１１及び図１２に
示すように、ゲート電極５、ドレイン電極６及びソース
電極８を蒸着法により形成する。
【００４３】ゲート電極５は、活性領域から活性領域以
外の領域まで延びているが、メサの側壁はＳＯＧ膜１３
により完全に覆われているため、メサの側壁に露出した
ｎ型ＧａＡｓチャネル層３とゲート電極５とが直接に接
触することがないのでＦＥＴの高耐圧化を図ることがで
きると共に、ゲート電極５が活性領域層以外の領域でＧ
ａＡｓバッファ層２と接触することがないので、トラン
ジスタのスレッショルド電圧を変化させる等のような隣
の素子へ悪影響を与えるサイドゲート効果を抑制するこ
とができる。
外の領域まで延びているが、メサの側壁はＳＯＧ膜１３
により完全に覆われているため、メサの側壁に露出した
ｎ型ＧａＡｓチャネル層３とゲート電極５とが直接に接
触することがないのでＦＥＴの高耐圧化を図ることがで
きると共に、ゲート電極５が活性領域層以外の領域でＧ
ａＡｓバッファ層２と接触することがないので、トラン
ジスタのスレッショルド電圧を変化させる等のような隣
の素子へ悪影響を与えるサイドゲート効果を抑制するこ
とができる。
【００４４】このため、第３実施例によると、高耐圧で
高信頼性を有するＦＥＴを実現することができる。
高信頼性を有するＦＥＴを実現することができる。
【００４５】尚、本発明の各実施例においては、ＧａＡ
ｓＭＥＳＦＥＴについて説明したが、本発明の適用範囲
はこれに限られるものではなく、ＨＥＭＴ等の他のデバ
イスにも適用可能であることは言うまでもない。
ｓＭＥＳＦＥＴについて説明したが、本発明の適用範囲
はこれに限られるものではなく、ＨＥＭＴ等の他のデバ
イスにも適用可能であることは言うまでもない。
【００４６】
【発明の効果】請求項１の発明に係る化合物半導体装置
によると、メサの壁面に露出している活性層とゲート電
極の垂直部との間には空間が形成されており、活性層の
端面とゲート電極とは絶縁状態であるため、逆方向ゲー
トリーク電流が抑制されるので、メサ型トランジスタの
特性が向上する。
によると、メサの壁面に露出している活性層とゲート電
極の垂直部との間には空間が形成されており、活性層の
端面とゲート電極とは絶縁状態であるため、逆方向ゲー
トリーク電流が抑制されるので、メサ型トランジスタの
特性が向上する。
【００４７】請求項２の発明に係る化合物半導体装置に
よると、活性層の端面とゲート電極との間には絶縁膜が
介在しているため、逆方向ゲートリーク電流が抑制さ
れ、また、ゲート電極は化合物半導体基板の主面に対し
て略平行に形成されているため、ゲート電極における段
切れを防止することができるので、メサ型トランジスタ
の特性を飛躍的に向上させることができる。
よると、活性層の端面とゲート電極との間には絶縁膜が
介在しているため、逆方向ゲートリーク電流が抑制さ
れ、また、ゲート電極は化合物半導体基板の主面に対し
て略平行に形成されているため、ゲート電極における段
切れを防止することができるので、メサ型トランジスタ
の特性を飛躍的に向上させることができる。
【００４８】請求項３の発明に係る化合物半導体装置に
よると、プロセスをあまり増加することなくメサの側方
に絶縁膜を形成できるので、簡易にメサ型トランジスタ
の特性を向上させることができる。
よると、プロセスをあまり増加することなくメサの側方
に絶縁膜を形成できるので、簡易にメサ型トランジスタ
の特性を向上させることができる。
【００４９】請求項４の発明に係る化合物半導体装置に
よると、ゲート電極はメサ以外の領域では化合物半導体
基板と接触していないため、隣のデバイスに悪影響を与
えるサイドゲート効果を抑制できるので、メサ型トラン
ジスタの特性を一層飛躍的に向上させることができる。
よると、ゲート電極はメサ以外の領域では化合物半導体
基板と接触していないため、隣のデバイスに悪影響を与
えるサイドゲート効果を抑制できるので、メサ型トラン
ジスタの特性を一層飛躍的に向上させることができる。
【００５０】請求項５の発明に係る化合物半導体装置の
製造方法によると、積層構造に対してエッチングを行な
って活性層の端面が露出した逆台形状のメサを形成した
後、メサ及び化合物半導体基板の上に法線蒸着法により
ゲート電極を形成することにより、化合物半導体基板の
主面に対して垂直で且つメサの側壁との間に空間をおく
垂直部を持つゲート電極を形成できるので、請求項１の
発明に係る化合物半導体装置を確実に製造することがで
きる。
製造方法によると、積層構造に対してエッチングを行な
って活性層の端面が露出した逆台形状のメサを形成した
後、メサ及び化合物半導体基板の上に法線蒸着法により
ゲート電極を形成することにより、化合物半導体基板の
主面に対して垂直で且つメサの側壁との間に空間をおく
垂直部を持つゲート電極を形成できるので、請求項１の
発明に係る化合物半導体装置を確実に製造することがで
きる。
【００５１】請求項６の発明に係る化合物半導体装置の
製造方法によると、選択的成長法によりエピタキシャル
成長膜を形成する工程を備えているため、化合物半導体
基板の主面上におけるメサの側方にノンドープ型のエピ
タキシャル成長膜をメサの側壁を覆うように形成できる
ので、請求項３の発明に係る化合物半導体装置を確実に
製造することができる。
製造方法によると、選択的成長法によりエピタキシャル
成長膜を形成する工程を備えているため、化合物半導体
基板の主面上におけるメサの側方にノンドープ型のエピ
タキシャル成長膜をメサの側壁を覆うように形成できる
ので、請求項３の発明に係る化合物半導体装置を確実に
製造することができる。
【００５２】請求項７の発明に係る化合物半導体装置の
製造方法によると、化合物半導体の主面上におけるメサ
の側方にＳＯＧ膜を塗布する工程を備えているため、化
合物半導体基板の主面上におけるメサの側方にＳＯＧ膜
をメサの側壁を覆うように形成できるので、請求項４の
発明に係る化合物半導体装置を確実に製造することがで
きる。
製造方法によると、化合物半導体の主面上におけるメサ
の側方にＳＯＧ膜を塗布する工程を備えているため、化
合物半導体基板の主面上におけるメサの側方にＳＯＧ膜
をメサの側壁を覆うように形成できるので、請求項４の
発明に係る化合物半導体装置を確実に製造することがで
きる。
【図１】本発明に第１実施例に係る化合物半導体装置の
製造工程を示すゲート長さ方向の断面図である。
製造工程を示すゲート長さ方向の断面図である。
【図２】前記第１実施例に係る化合物半導体装置の製造
工程を示すゲート長さ方向の断面図である。
工程を示すゲート長さ方向の断面図である。
【図３】前記第１実施例に係る化合物半導体装置の製造
工程を示すゲート長さ方向の断面図である。
工程を示すゲート長さ方向の断面図である。
【図４】前記第１実施例に係る化合物半導体装置の製造
工程を示すゲート幅方向の断面図である。
工程を示すゲート幅方向の断面図である。
【図５】本発明に第２実施例に係る化合物半導体装置の
製造工程を示すゲート長さ方向の断面図である。
製造工程を示すゲート長さ方向の断面図である。
【図６】前記第２実施例に係る化合物半導体装置の製造
工程を示すゲート長さ方向の断面図である。
工程を示すゲート長さ方向の断面図である。
【図７】前記第２実施例に係る化合物半導体装置の製造
工程を示すゲート長さ方向の断面図である。
工程を示すゲート長さ方向の断面図である。
【図８】前記第２実施例に係る化合物半導体装置の製造
工程を示すゲート長さ方向の断面図である。
工程を示すゲート長さ方向の断面図である。
【図９】本発明に第３実施例に係る化合物半導体装置の
製造工程を示すゲート長さ方向の断面図である。
製造工程を示すゲート長さ方向の断面図である。
【図１０】前記第３実施例に係る化合物半導体装置の製
造工程を示すゲート長さ方向の断面図である。
造工程を示すゲート長さ方向の断面図である。
【図１１】前記第３実施例に係る化合物半導体装置の製
造工程を示すゲート長さ方向の断面図である。
造工程を示すゲート長さ方向の断面図である。
【図１２】前記第３実施例に係る化合物半導体装置の製
造工程を示すゲート長さ方向の断面図である。
造工程を示すゲート長さ方向の断面図である。
【図１３】従来の製造方法により形成された化合物半導
体装置の斜視図である。
体装置の斜視図である。
【図１４】従来の化合物半導体装置の製造方法を示すゲ
ート幅方向の断面図である。
ート幅方向の断面図である。
【図１５】従来の製造方法により形成された化合物半導
体装置の電極の配置を示す平面図である。
体装置の電極の配置を示す平面図である。
【図１６】従来の化合物半導体装置の製造方法を示すゲ
ート長さ方向の断面図である。
ート長さ方向の断面図である。
１ 半絶縁性のＧａＡｓ基板 ２ ノンドープ型のＧａＡｓバッファ層 ３ ｎ型ＧａＡｓチャネル層 ４ ノンドープ型のＧａＡｓショットキバリア層 ５ ゲート電極 ６ ドレイン電極 ７ メサ構造 ８ ソース電極 ９ Ｎ型のＧａＡｓオーミックコンタクト層 １０ レジスト １１ ＳｉＯ2 膜 １２ ノンドープ型のＧａＡｓ選択成長層 １３ スピンオングラス層
Claims (7)
- 【請求項１】 化合物半導体基板の主面上に逆台形状に
形成されており、トランジスタの活性層を含む積層構造
のメサと、 前記メサ及び化合物半導体基板の上に形成されており、
前記化合物半導体基板の主面に対して垂直で且つ前記メ
サの側壁との間に空間をおくように形成された垂直部を
持つゲート電極とを備えていることを特徴とする化合物
半導体装置。 - 【請求項２】 化合物半導体基板の主面上に形成されて
おり、トランジスタの活性層を含む積層構造のメサと、 前記化合物半導体基板の主面上における前記メサの側方
に該メサの側壁を覆うように形成された絶縁膜と、 前記メサ及び絶縁膜の上に形成されたゲート電極とを備
えていることを特徴とする化合物半導体装置。 - 【請求項３】 前記絶縁膜は、前記化合物半導体基板の
主面上における前記メサの側方に選択的に成長されたノ
ンドープ型のエピタキシャル成長膜であることを特徴と
する請求項２に記載の化合物半導体装置。 - 【請求項４】 前記絶縁膜は、前記化合物半導体基板の
主面上に塗布されたＳＯＧ膜であることを特徴とする請
求項２に記載の化合物半導体装置。 - 【請求項５】 メサ型トランジスタを有する化合物半導
体装置の製造方法であって、 化合物半導体基板の主面上に、トランジスタの活性層を
含む積層構造を形成する工程と、 前記積層構造に対してエッチングを行なうことにより前
記活性層の端面が露出した逆台形状のメサを形成する工
程と、 前記メサ及び化合物半導体基板の上に、法線蒸着法によ
り前記化合物半導体基板の主面に対して垂直で且つ前記
メサの側壁との間に空間をおく垂直部を持つゲート電極
を形成する工程とを備えていることを特徴とする化合物
半導体装置の製造方法。 - 【請求項６】 メサ型トランジスタを有する化合物半導
体装置の製造方法であって、 化合物半導体基板の主面上に、トランジスタの活性層を
含む積層構造を形成する工程と、 前記積層構造に対してエッチングを行なうことにより前
記活性層の端面が露出したメサを形成する工程と、 前記化合物半導体基板の主面上における前記メサの側方
にノンドープ型のエピタキシャル成長膜を前記メサの側
壁を覆うように選択的に成長させる工程と、 前記メサ及びエピタキシャル成長膜の上にゲート電極を
形成する工程とを備えていることを特徴とする化合物半
導体装置の製造方法。 - 【請求項７】 メサ型トランジスタを有する化合物半導
体装置の製造方法であって、 化合物半導体基板の主面上に、トランジスタの活性層を
含む積層構造を形成する工程と、 前記積層構造に対してエッチングを行なうことにより前
記活性層の端面が露出したメサを形成する工程と、 前記化合物半導体基板の主面上における前記メサの側方
にＳＯＧ膜を塗布する工程と、 前記メサ及びＳＯＧ膜の上にゲート電極を形成する工程
とを備えていることを特徴とする化合物半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000983A JPH08191080A (ja) | 1995-01-09 | 1995-01-09 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000983A JPH08191080A (ja) | 1995-01-09 | 1995-01-09 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191080A true JPH08191080A (ja) | 1996-07-23 |
Family
ID=11488844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000983A Withdrawn JPH08191080A (ja) | 1995-01-09 | 1995-01-09 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08191080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614886A (zh) * | 2020-12-16 | 2021-04-06 | 广东省科学院半导体研究所 | 一种hemt器件及其制作方法 |
| CN113594024A (zh) * | 2021-07-30 | 2021-11-02 | 中国电子科技集团公司第四十四研究所 | 金属电极剥离胶膜的制作方法及金属剥离电极的制作方法 |
-
1995
- 1995-01-09 JP JP7000983A patent/JPH08191080A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614886A (zh) * | 2020-12-16 | 2021-04-06 | 广东省科学院半导体研究所 | 一种hemt器件及其制作方法 |
| CN113594024A (zh) * | 2021-07-30 | 2021-11-02 | 中国电子科技集团公司第四十四研究所 | 金属电极剥离胶膜的制作方法及金属剥离电极的制作方法 |
| CN113594024B (zh) * | 2021-07-30 | 2024-01-30 | 中国电子科技集团公司第四十四研究所 | 金属电极剥离胶膜的制作方法及金属剥离电极的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20080030050A (ko) | Ⅲ족 질화물 인헨스먼트 모드 소자 | |
| CN102203925B (zh) | 半导体元件的制造方法 | |
| JP2019114581A (ja) | 化合物半導体装置及びその製造方法 | |
| US5641977A (en) | Compound semiconductor field effect transistor | |
| JP5520432B2 (ja) | 半導体トランジスタの製造方法 | |
| KR0174879B1 (ko) | 화합물 반도체 소자의 격리방법 | |
| JP2010098251A (ja) | 半導体装置及びその製造方法 | |
| KR100216593B1 (ko) | 화합물 반도체 소자 제조 방법 | |
| JP2000208753A (ja) | 半導体装置とその製造方法 | |
| JP2006351762A (ja) | 半導体装置及びその製造方法 | |
| CN114695115A (zh) | 一种具有鳍式结构的半导体器件及其制备方法 | |
| JPH0260222B2 (ja) | ||
| KR100512173B1 (ko) | 반도체 기판의 형성 방법 | |
| JP4972822B2 (ja) | 電界効果半導体装置の製造方法 | |
| JPH0969611A (ja) | 半導体装置およびその製造方法 | |
| KR100279250B1 (ko) | 화합물 반도체 소자 및 그 제조방법 | |
| CN118039687A (zh) | 一种低接触电阻的GaN基器件及其制备方法 | |
| JP2001267554A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS62204578A (ja) | 電界効果トランジスタの製造方法 | |
| JP5134797B2 (ja) | ＧａＮ系半導体素子及びその製造方法並びにＧａＮ系半導体装置 | |
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JPH10125698A (ja) | 半導体装置およびその製造方法 | |
| JPH10256532A (ja) | 化合物半導体装置及びその製造方法 | |
| JPH10270463A (ja) | 電界効果トランジスタ | |
| JPH0123955B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |