JPS62204578A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS62204578A JPS62204578A JP4758986A JP4758986A JPS62204578A JP S62204578 A JPS62204578 A JP S62204578A JP 4758986 A JP4758986 A JP 4758986A JP 4758986 A JP4758986 A JP 4758986A JP S62204578 A JPS62204578 A JP S62204578A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野゛ｊ
本発明は電界効果Ｉ・ランジスタの製造方法に関し１、
特にゲート部に近接して高濃度成長層を有する接合ゲー
ト型電界効果トランジスタの製造方法に関する。
特にゲート部に近接して高濃度成長層を有する接合ゲー
ト型電界効果トランジスタの製造方法に関する。
ＧａＡｓを代表とする化合物半導体はＳｉに比べて大き
な電子移動度を有することに特徴があり、超高速集積回
路に応用する研究開発が活発に行なわれている。ここで
は、ＧａＡｓのショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと記す）を例に説明する
４ このＭ Ｅ Ｓ Ｆ Ｅ Ｔの製造方法として、特開昭
６０−１５９７８号公報に提案している６第３図（ａ）
〜（ｈ）はこの製造方法を説明するために工程順に示し
た主要工程における素子の断面図である。
な電子移動度を有することに特徴があり、超高速集積回
路に応用する研究開発が活発に行なわれている。ここで
は、ＧａＡｓのショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと記す）を例に説明する
４ このＭ Ｅ Ｓ Ｆ Ｅ Ｔの製造方法として、特開昭
６０−１５９７８号公報に提案している６第３図（ａ）
〜（ｈ）はこの製造方法を説明するために工程順に示し
た主要工程における素子の断面図である。
まず、第３図（ａ＞に示すように、半絶縁性ＧａＡｓ基
板４にＳｉ＋を加速電圧３０ｋｅＶ、ドース量２Ｘ １
０１２ａｍ−２で、イオ〉′注入し、’ｒ ’ｔ’ ネ
ル層５ 全形成し、次に、第３図（ｂ）に示すように、
この基板４上にシリコン酸化膜を０．８μｍ気相成長し
、ホ）・レジスト膜をマスクとして平行平板型ドライエ
ツチングにより酸化膜をエツチングし、ゲート長１．０
μｍの仮ゲーＩ〜パターン６を形成する。次に、第３図
（Ｃ）に示すように仮ゲートパターン６をマスクとして
Ｓｔ＋を加速電圧１００ｋｅＶ、ドース量３ Ｘ １０
”ｃｍ−２でイオン注入して高濃度導電層７ａ、７ｂ
を形成する。次に、第３図（ｄ）に示すように反転ｌｌ
１１０として厚さ０．３μｍのシリコン窒化膜で全面を
覆い、水素中で８００℃２０分間の熱処理によりチャネ
ル層５および高濃度導電層７ａ、７ｂの結晶性を回復す
る。次に、第３図（ｅ）に示すようにホＩ・レジスト膜
１１を厚さ１．０μｍ塗布するとホトレジスト［１１の
表面は平滑になり、仮ゲートパターン６上のホトレジス
ト膜６は図示のとおり薄くなる。次に、第３図（ｆ）に
示すように平行平板型ドライエツチングによりＣＦ４ガ
スを用いて全面をエツチングし、酸化膜の仮ゲーＩ〜パ
ターン６を露出させる。次に、第３図（ｇ＞に示すよう
に残ったホトレジスト膜１１をはくり液で除去し、次い
でバッファド弗酸液により仮ゲートパターンの酸化膜６
を除去してゲート開口１３を形成する。次に、第３図（
ｈ）に示すようにゲート開口１２にアルミニウムのゲー
ト電極１、および高濃度導電層７ａ、７ｂ上にオーム性
金属Ａｕ−Ｇｅ：Ｎｉのソース電極２．ドレイン電極３
を形成してＭＥＳＦＥＴが完成する。
板４にＳｉ＋を加速電圧３０ｋｅＶ、ドース量２Ｘ １
０１２ａｍ−２で、イオ〉′注入し、’ｒ ’ｔ’ ネ
ル層５ 全形成し、次に、第３図（ｂ）に示すように、
この基板４上にシリコン酸化膜を０．８μｍ気相成長し
、ホ）・レジスト膜をマスクとして平行平板型ドライエ
ツチングにより酸化膜をエツチングし、ゲート長１．０
μｍの仮ゲーＩ〜パターン６を形成する。次に、第３図
（Ｃ）に示すように仮ゲートパターン６をマスクとして
Ｓｔ＋を加速電圧１００ｋｅＶ、ドース量３ Ｘ １０
”ｃｍ−２でイオン注入して高濃度導電層７ａ、７ｂ
を形成する。次に、第３図（ｄ）に示すように反転ｌｌ
１１０として厚さ０．３μｍのシリコン窒化膜で全面を
覆い、水素中で８００℃２０分間の熱処理によりチャネ
ル層５および高濃度導電層７ａ、７ｂの結晶性を回復す
る。次に、第３図（ｅ）に示すようにホＩ・レジスト膜
１１を厚さ１．０μｍ塗布するとホトレジスト［１１の
表面は平滑になり、仮ゲートパターン６上のホトレジス
ト膜６は図示のとおり薄くなる。次に、第３図（ｆ）に
示すように平行平板型ドライエツチングによりＣＦ４ガ
スを用いて全面をエツチングし、酸化膜の仮ゲーＩ〜パ
ターン６を露出させる。次に、第３図（ｇ＞に示すよう
に残ったホトレジスト膜１１をはくり液で除去し、次い
でバッファド弗酸液により仮ゲートパターンの酸化膜６
を除去してゲート開口１３を形成する。次に、第３図（
ｈ）に示すようにゲート開口１２にアルミニウムのゲー
ト電極１、および高濃度導電層７ａ、７ｂ上にオーム性
金属Ａｕ−Ｇｅ：Ｎｉのソース電極２．ドレイン電極３
を形成してＭＥＳＦＥＴが完成する。
この従来の製造方法の特徴は、高温の熱処理後にゲート
電極１を形成できるため、ゲート電極の選定に自由度が
大きいことである。
電極１を形成できるため、ゲート電極の選定に自由度が
大きいことである。
ＦＥＴの相互コンダクタンス（ｇｍ＞を大きくするには
、ゲート長を短かくしてソースとゲート電極間の抵抗（
ソース抵抗）を小さくする必要がある。しかし、イオン
注入により形成する高濃度導電層は、本従来例のような
通常のアニール条件では、８×１０１７Ｃ１１１以上に
活性化することは難しい、そして、ソース抵抗を下げよ
うとして高濃度導電層を深く厚くすると、ゲート下への
注入不純物の横方向拡散や基板リーク電流が大きくなる
ため、ドレイン電流の飽和性が悪くなり相互コンダクタ
ンスも低下する。
、ゲート長を短かくしてソースとゲート電極間の抵抗（
ソース抵抗）を小さくする必要がある。しかし、イオン
注入により形成する高濃度導電層は、本従来例のような
通常のアニール条件では、８×１０１７Ｃ１１１以上に
活性化することは難しい、そして、ソース抵抗を下げよ
うとして高濃度導電層を深く厚くすると、ゲート下への
注入不純物の横方向拡散や基板リーク電流が大きくなる
ため、ドレイン電流の飽和性が悪くなり相互コンダクタ
ンスも低下する。
本発明の目的は、ゲート長を短かくしてもドレイン電流
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
本発明の電界効果トランジスタは、半導体基板上に電界
効果トランジスタ部となるチャネル層を形成する工程と
、前記チャネル層上にゲート形状を決めるための仮ゲー
トパターンを形成する工程と、前記仮ゲートパターンの
側面に側壁を形成する工程と、前記仮ゲートパターンお
よび側壁をマスクとして前記チャネル層上に高濃度導電
層を成長する工程と、前記半導体基板の表面を被覆膜で
覆い前記仮ゲートパターン上部の被覆膜を除去し前記仮
ゲートパターンのみを選択的に除去してゲート開口を前
記被覆膜に設ける工程と、前記ゲート開口にゲート電極
を形成する工程とを含むことにより構成される。
効果トランジスタ部となるチャネル層を形成する工程と
、前記チャネル層上にゲート形状を決めるための仮ゲー
トパターンを形成する工程と、前記仮ゲートパターンの
側面に側壁を形成する工程と、前記仮ゲートパターンお
よび側壁をマスクとして前記チャネル層上に高濃度導電
層を成長する工程と、前記半導体基板の表面を被覆膜で
覆い前記仮ゲートパターン上部の被覆膜を除去し前記仮
ゲートパターンのみを選択的に除去してゲート開口を前
記被覆膜に設ける工程と、前記ゲート開口にゲート電極
を形成する工程とを含むことにより構成される。
本発明の製造方法は高濃度層を気相成長によりチャネル
層上に積み上げることにより、イオン注入層に伴う横方
向拡散や基板リークを除くものである。
層上に積み上げることにより、イオン注入層に伴う横方
向拡散や基板リークを除くものである。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明
するために工程順に示した主要製造工程における素子の
断面図である。
。第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明
するために工程順に示した主要製造工程における素子の
断面図である。
まず、第１図（ａ）に示すように半絶縁性ＧａＡｓ基板
４上にイオン注入法、又は分子線結晶成長法によりキャ
リア密度２ Ｘ １０１２ｃｍ−’、厚さ約５０ｎｍの
チャネル層５を形成する。そして、表面に酸化膜を形成
し、ホ１ヘレジスＩ−膜をマスクとして平行平板型ドラ
イエツチングにより酸化膜を加工し、高さ０．８７ｔｍ
、ゲート長０．３μｍの仮ゲートパターン６を形成する
。
４上にイオン注入法、又は分子線結晶成長法によりキャ
リア密度２ Ｘ １０１２ｃｍ−’、厚さ約５０ｎｍの
チャネル層５を形成する。そして、表面に酸化膜を形成
し、ホ１ヘレジスＩ−膜をマスクとして平行平板型ドラ
イエツチングにより酸化膜を加工し、高さ０．８７ｔｍ
、ゲート長０．３μｍの仮ゲートパターン６を形成する
。
次に、第１図（ｂ）に示すように、全面を厚さ０、ＩＪ
ｉｍのスパッタシリコン窒化膜で覆ってＣＦ４カスを用
いた平行平板型ドライエツチングをおこない、仮ゲート
パターン６の側面に厚さ０．１μｍの１則壁８を残す。
ｉｍのスパッタシリコン窒化膜で覆ってＣＦ４カスを用
いた平行平板型ドライエツチングをおこない、仮ゲート
パターン６の側面に厚さ０．１μｍの１則壁８を残す。
次に、第１図（Ｃ）に示すように有機洗浄によりＧａＡ
ｓ表面を浄化した後、有機金属気相成長法によりキャリ
ア密度１．２ Ｘ １０１８ｃｍ−３の高濃度導電層９
ａ、９ｂを露出したチャ本ル層５上に厚さｒｌ、３ノ１
ｍ成長する。
ｓ表面を浄化した後、有機金属気相成長法によりキャリ
ア密度１．２ Ｘ １０１８ｃｍ−３の高濃度導電層９
ａ、９ｂを露出したチャ本ル層５上に厚さｒｌ、３ノ１
ｍ成長する。
この時の成長条件は、アルシン（＾５Ｈ３） ： トリ
メデルカリウム（ＴＭＧ）：硫化水素（Ｈ２Ｓ）＝７：
１ 二０．０４のガス比で、成長温度は６２０℃であ
る。ここで１１２ｓはキャリアのドーパントガスである
、次に第１図（ｄ）に示すように反転膜１０としてスパ
ッタシリコン窒化膜を厚さ０．３μｍ全面に設ける。
メデルカリウム（ＴＭＧ）：硫化水素（Ｈ２Ｓ）＝７：
１ 二０．０４のガス比で、成長温度は６２０℃であ
る。ここで１１２ｓはキャリアのドーパントガスである
、次に第１図（ｄ）に示すように反転膜１０としてスパ
ッタシリコン窒化膜を厚さ０．３μｍ全面に設ける。
この後、第１図（ｅ）に示すように従来技術例と同様に
パターンを反転してゲート開口１３を設ける。
パターンを反転してゲート開口１３を設ける。
次いで、第１図（ｆ）に示すようにゲート開口１３にア
ルミニウム＾ｌのゲート電極１を設ける。そして、高濃
度導電層９ａ、９ｂ上の反転膜としての窒化膜１０を平
行平板型ドライエツチングにより除去し、高濃度層９ａ
、９ｂ上にゲート電極１から各２μｍ離してオーム性金
属＾ｕ −Ｇｅ ：Ｎｉのソース電極２とドレン電極３
を設けて第１の実施例のＭＥＳＦＥＴは完成する。
ルミニウム＾ｌのゲート電極１を設ける。そして、高濃
度導電層９ａ、９ｂ上の反転膜としての窒化膜１０を平
行平板型ドライエツチングにより除去し、高濃度層９ａ
、９ｂ上にゲート電極１から各２μｍ離してオーム性金
属＾ｕ −Ｇｅ ：Ｎｉのソース電極２とドレン電極３
を設けて第１の実施例のＭＥＳＦＥＴは完成する。
この第１の実施例により得られたＦＥＴ特性としては、
ゲー１− Ｌきい電圧Ｖｔ−０，９Ｖ （標準偏差６０
ｍＶ＞において、デー１〜電圧ＯＶにおける相互コンダ
クタンスｇ ｍ ＝ ３４０ ｍ Ｓ 、／ ａｍ 、
ソース抵抗Ｒ５＝０．５Ω・龍、ゲート逆耐圧−ＢＶＧ
＝６Ｖであった。また、ドレイン電流の飽和性を示すト
レイン帰還率γ＝−ＱＶＴ／ＦＶｏ ＝０．０４であっ
た。
ゲー１− Ｌきい電圧Ｖｔ−０，９Ｖ （標準偏差６０
ｍＶ＞において、デー１〜電圧ＯＶにおける相互コンダ
クタンスｇ ｍ ＝ ３４０ ｍ Ｓ 、／ ａｍ 、
ソース抵抗Ｒ５＝０．５Ω・龍、ゲート逆耐圧−ＢＶＧ
＝６Ｖであった。また、ドレイン電流の飽和性を示すト
レイン帰還率γ＝−ＱＶＴ／ＦＶｏ ＝０．０４であっ
た。
従来方法においてイオン注入で高濃度層を形成し、ゲー
ト長が０．３μｍの場合は、ＶＴ＝−１，０■において
、標′＄偏差１３０ｍｖ、ｇｍ＝２３０ｍ Ｓ／ｍｍ、
Ｒｓ ＝０．７Ω−ＩＩｌ、 −ＢＶＧ ：４Ｖ。
ト長が０．３μｍの場合は、ＶＴ＝−１，０■において
、標′＄偏差１３０ｍｖ、ｇｍ＝２３０ｍ Ｓ／ｍｍ、
Ｒｓ ＝０．７Ω−ＩＩｌ、 −ＢＶＧ ：４Ｖ。
γ−０，１２であった。
このように、本方法では、ゲートしきい電圧の標準偏差
、ソース抵抗Ｒｓ、ドレイン帰還率γが小さくなり、相
互コンダクタンスｇｍ、ゲート逆耐圧−ＢＶ、が向上し
ていることが分かる。
、ソース抵抗Ｒｓ、ドレイン帰還率γが小さくなり、相
互コンダクタンスｇｍ、ゲート逆耐圧−ＢＶ、が向上し
ていることが分かる。
気相成長で高濃度導電層を設ける他の効果として、イオ
ン注入法に比べて、キャリア密度が高くできることがあ
る。従来例のイオン注入による高濃度層のピークキャリ
ア密度は７ ｘ １０１７ｃ１１−。
ン注入法に比べて、キャリア密度が高くできることがあ
る。従来例のイオン注入による高濃度層のピークキャリ
ア密度は７ ｘ １０１７ｃ１１−。
であるが、実施例における有機金属気相成長法による高
濃度層は１．２ Ｘ １０１８ｃｍ−２と高く、成長方
向に均一な濃度分布とすることができ、ソース抵抗Ｒ５
が下がることになる。
濃度層は１．２ Ｘ １０１８ｃｍ−２と高く、成長方
向に均一な濃度分布とすることができ、ソース抵抗Ｒ５
が下がることになる。
高濃度層の気相成長方法としては、有機金属気相成長法
により説明したが、ハロゲン化物輸送法などであっても
よい。
により説明したが、ハロゲン化物輸送法などであっても
よい。
次に、本発明の池の実施例について説明する。
これまでの実施例は主にＭＥＳＦＥＴによっていたがこ
れに限ったことはない。次に、二次元電子ガス型電界効
果トランジスタに適要した例について説明する。第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するなめ
に工程順に示した素子の断面図である。
れに限ったことはない。次に、二次元電子ガス型電界効
果トランジスタに適要した例について説明する。第２図
（ａ）〜（ｃ）は本発明の第２の実施例を説明するなめ
に工程順に示した素子の断面図である。
まず、第２図（ａ＞に示すように半絶縁性ＧａＡｓ基板
４上に分子線結晶成長法によりアンドープＧａＡｓ層（
チャネル層）２１を厚さ１．０μｍ成長し、続けて］、
’ｉ Ｘ １０１８ｃｓ−３のＳｉがドープされたＧａ
＾ＩＡｓ電子供給層２２を厚さ４０ｎｍ成長する。
４上に分子線結晶成長法によりアンドープＧａＡｓ層（
チャネル層）２１を厚さ１．０μｍ成長し、続けて］、
’ｉ Ｘ １０１８ｃｓ−３のＳｉがドープされたＧａ
＾ＩＡｓ電子供給層２２を厚さ４０ｎｍ成長する。
次に、第２図（１））に示すように第１の実施例と同様
にして高さ０．８μｍ、ゲート長０．３μｍの仮ゲート
パターン６を形成し、ＣＦ４ガスを用いた平行平板型ド
ライエツチングをおこない厚さ０．１μｍの窒化膜の側
壁８を設ける。この後、ＣＣ（！ ４ガスを用いた平行
平板型ドライエツチングによりＧａＡＪ？Ａｓ層２２お
よびアンドープＧａＡｓ層２１を２０ｎｍ堀込む。
にして高さ０．８μｍ、ゲート長０．３μｍの仮ゲート
パターン６を形成し、ＣＦ４ガスを用いた平行平板型ド
ライエツチングをおこない厚さ０．１μｍの窒化膜の側
壁８を設ける。この後、ＣＣ（！ ４ガスを用いた平行
平板型ドライエツチングによりＧａＡＪ？Ａｓ層２２お
よびアンドープＧａＡｓ層２１を２０ｎｍ堀込む。
次に、第２図（ｃ）に示すように有機洗浄により半導体
表面を浄化した後、有機金属気相成長法により高濃度導
電層９ａ、９ｂを露出したアンドープＧａＡｓ層２１上
に３００ｎｍ成長する。この後は第１の実施例と同様に
してアルミニウムのゲート電極１および＾ｕ−Ｇｅ−Ｎ
ｉのソース電極２．ドレイン電極３を設けて電界効果ト
ランジスタとすることができる。
表面を浄化した後、有機金属気相成長法により高濃度導
電層９ａ、９ｂを露出したアンドープＧａＡｓ層２１上
に３００ｎｍ成長する。この後は第１の実施例と同様に
してアルミニウムのゲート電極１および＾ｕ−Ｇｅ−Ｎ
ｉのソース電極２．ドレイン電極３を設けて電界効果ト
ランジスタとすることができる。
そし、て、ＧａＡｊ’Ａｓ電子供給層２２によりアンド
ープＧａＡｓ層２１の内側にキャリアが発生しチャネル
が形成されるため、二次元電子ガス型電界効果ｌ・ラン
ジスタではアンドープＧａＡｓ層２１がチャネル層とな
る。
ープＧａＡｓ層２１の内側にキャリアが発生しチャネル
が形成されるため、二次元電子ガス型電界効果ｌ・ラン
ジスタではアンドープＧａＡｓ層２１がチャネル層とな
る。
この第２の実施例により得られたＦ Ｅ ’Ｉ’特性は
、ゲートしきい電圧ＶＴ ＝ ０．５ Ｖにおいて、
最大相互コンダクタンスｇ ｍ ＝ ４８０ ｍ Ｓ
／ ＋ｕ 。
、ゲートしきい電圧ＶＴ ＝ ０．５ Ｖにおいて、
最大相互コンダクタンスｇ ｍ ＝ ４８０ ｍ Ｓ
／ ＋ｕ 。
ソース抵抗Ｒ５＝０．６Ω・龍と良好な値であった。
以上説明したように、本発明によれば、高濃度導電層を
気相成長によりチャネル層に積み上げることにより、横
方向拡散や基板リークが少なくなり、ドレイン電流の飽
和性やゲートしきい電圧のばらつきが改善される、 そして、気相成長によればイオン注入法に比べてキャリ
ア密度も高くできることがら、ソース抵抗を下げて相互
コンダクタンスを増大させることができる。
気相成長によりチャネル層に積み上げることにより、横
方向拡散や基板リークが少なくなり、ドレイン電流の飽
和性やゲートしきい電圧のばらつきが改善される、 そして、気相成長によればイオン注入法に比べてキャリ
ア密度も高くできることがら、ソース抵抗を下げて相互
コンダクタンスを増大させることができる。
また、本発明では、ゲート電極を後で形成するため、ゲ
ート電極に抵抗率の低い材料を厚く用いてゲート抵抗を
下げることもできる。
ート電極に抵抗率の低い材料を厚く用いてゲート抵抗を
下げることもできる。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るために工程順に示した主要工程の素子の断面図、第２
図（ａ）〜（ｃ）は本発明の第２の実施例を説明するた
めに工程順に示した主要工程の素子の断面図、第３図（
ａ）〜（ｈ）は従来のＭＥＳＦＥＴの製造方法を説明す
るために工程順に示した主要工程の素子の断面図である
６１・・・ゲート電極、２・・・ソース電極、３・・・
ドレイン電極、４・・・半導体基板、５・・・チャネル
層、６・・・仮ゲートパターン、７ａ、７ｂ、９ａ、９
ｂ−・高濃度導電層、８・・・側壁、１０・・・反転膜
（被覆膜）１１・・・レジスト膜、１２・・・反転パタ
ーン、１３・・・ゲート開口。 ７６反転職 ＄ ／ 回 第 ２ 図 茅 ３ 図 ／、ｆ Ｌ、ジズト迂良 ＄３ ｍ
るために工程順に示した主要工程の素子の断面図、第２
図（ａ）〜（ｃ）は本発明の第２の実施例を説明するた
めに工程順に示した主要工程の素子の断面図、第３図（
ａ）〜（ｈ）は従来のＭＥＳＦＥＴの製造方法を説明す
るために工程順に示した主要工程の素子の断面図である
６１・・・ゲート電極、２・・・ソース電極、３・・・
ドレイン電極、４・・・半導体基板、５・・・チャネル
層、６・・・仮ゲートパターン、７ａ、７ｂ、９ａ、９
ｂ−・高濃度導電層、８・・・側壁、１０・・・反転膜
（被覆膜）１１・・・レジスト膜、１２・・・反転パタ
ーン、１３・・・ゲート開口。 ７６反転職 ＄ ／ 回 第 ２ 図 茅 ３ 図 ／、ｆ Ｌ、ジズト迂良 ＄３ ｍ
Claims (1)
- 半導体基板上に電界効果トランジスタ部となるチャネル
層を形成する工程と、該チャネル層上にゲート形状を決
めるための仮ゲートパターンを形成する工程と、該仮ゲ
ートパターンの側面に側壁を形成する工程と、前記仮ゲ
ートパターンおよび側壁をマスクとして前記チャネル層
上に高濃度導電層を成長する工程と、前記半導体基板の
表面を被覆膜で覆い前記仮ゲートパターン上部の被覆膜
を除去し前記仮ゲートパターンのみを選択的に除去して
ゲート開口を前記被覆膜に設ける工程と、該ゲート開口
にゲート電極を形成する工程とを含むことを特徴とする
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4758986A JPS62204578A (ja) | 1986-03-04 | 1986-03-04 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4758986A JPS62204578A (ja) | 1986-03-04 | 1986-03-04 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204578A true JPS62204578A (ja) | 1987-09-09 |
Family
ID=12779437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4758986A Pending JPS62204578A (ja) | 1986-03-04 | 1986-03-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161874A (ja) * | 1987-12-18 | 1989-06-26 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPH03211839A (ja) * | 1989-12-31 | 1991-09-17 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
-
1986
- 1986-03-04 JP JP4758986A patent/JPS62204578A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161874A (ja) * | 1987-12-18 | 1989-06-26 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPH03211839A (ja) * | 1989-12-31 | 1991-09-17 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
| JPH07273318A (ja) * | 1994-03-29 | 1995-10-20 | Nec Corp | 化合物半導体装置及びその製造方法 |
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