JPH081936B2 - チップ・キャリア及びその製造方法 - Google Patents

チップ・キャリア及びその製造方法

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JPH081936B2
JPH081936B2 JP50111587A JP50111587A JPH081936B2 JP H081936 B2 JPH081936 B2 JP H081936B2 JP 50111587 A JP50111587 A JP 50111587A JP 50111587 A JP50111587 A JP 50111587A JP H081936 B2 JPH081936 B2 JP H081936B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的にはチップ・キャリア及びその製造
方法に関するものであり、特に超高密度にパッドが配列
されるリードレス・チップ・キャリア及びその製造方法
に関する。
〔従来の技術〕
大規模集積回路のチップサイズの増大とともに、チッ
プに対する入力及び出力接続の数も相応して増加した。
この傾向は、２列の平行な接続ピンを有するデュアル・
イン・ライン形チップ・パッケージから、より小さなし
かも高密度のリードレス・チップ・キャリアへの発展を
促進した。一般的にリードレス・チップ・キャリアは、
アルミナのようなセラミックプレートを含むパッケージ
からなり、該セラミックプレートはチップが実装される
基板もしくはベースを形成する。リードレス・チップ・
キャリア内の電気的接続経路によって、リードレス・チ
ップ・キャリアのセラミックベースの４つの側面の各面
に形成された外部コンタクト用パッドに対して、チップ
のリード線を接続することが可能となる。リードレス・
チップ・キャリアの中には、チップ・キャリアの底面上
に形成されたコンタクト用パッドを含むものもあり、そ
の場合にはチップの下方の領域も利用している。チップ
・キャリアはまた、封入されるチップに対する熱伝導路
を提供する必要があり、この点が設計上考慮すべき重要
な事柄である。また、チップ・キャリアは通常、一般的
にはより大きなプリント回路（PC）基板またはセラミッ
ク基板上に、チップ・キャリアのコンタクトパッドをミ
ラー反射した対応するコンタクトパッド上にチップ・キ
ャリアを単純に配置することによって表面実装される。
次に、電気的及び機械的接続が、この一般的により大き
なプリント回路基板にチップ・キャリアをリフローはん
だ付けすることによって実施される。この構成はデュア
ル・イン・ライン形パッケージをプリント回路基板に実
装するのに比べて煩わしさは少なく、より高密度の入力
及び出力接続が達成されうる。
しかしながら、リードレス・チップ・キャリアがプリ
ント回路基板に接続される方法によって、リードレス・
チップ・キャリアにも不利な点も発生する。接続が相対
的に柔軟性のあるピンによってなされるデュアル・イン
・ライン形パッケージとは異なって、リードレス・チッ
プ・キャリアの場合には、一般的により大きなプリント
回路基板または他のセラミック回路基板に対して堅く固
定的に結合される。従って、チップ・キャリアとこれが
実装される回路基板との間の相対的な移動部分を調節す
る能力が不足する。チップ・キャリアと回路基板が異な
る熱膨張係数を有する材料であれば、温度の変化は両部
分の間に異なる膨張を引きおこす。これによって、はん
だ付け接続部分にひずみを発生し、繰返しの熱サイクル
の後には特に、電気的及び機械的接続の故障の原因とな
る。激しい場合には、この熱サイクルはチップ・キャリ
アが、その実装回路基板から分離される原因ともなる。
設計の別の要素と妥協するために、このようなリードレ
ス・チップ・キャリアを最小化する方法を決定するため
の研究がおこなわれた。例えば、小さなセラミック・チ
ップ・キャリアは、特にそれがプリント回路基板に実装
される場合には、大きなチップ・キャリアよりも熱サイ
クル環境下において、より高い信頼性で動作することが
知られている。従って、実装されたセラミック・チップ
・キャリアパッケージの全体的な信頼性の向上を要求す
る場合、設計者はチップ・キャリアのサイズを縮小化す
ることが重要となることは明らかである。
チップ・キャリアを構成するための既知の方法として
は未焼成のセラミック基板の表面上にスクリーン印刷に
よって金属ペーストのパターンを形成する厚膜技術を用
いる方法がある。このセラミック基板の貫通孔（スルー
・ホール）は導電性のガラス−金属ペーストの混合物に
よって満たされ、スクリーン印刷された金属ペーストの
パターンによって形成された導電体に接続される。この
セラミック基板は次に、その下に第２のセラミック層を
具える。第２のセラミック層は底面にコンタクトパッド
を具え、第１のセラミック層上の導電体及びダイマウン
トパッドから分離される。ダイマウントパッドの下方の
中心部を使用して、このような共通焼成（co−fired）
チップ・キャリアを実現する大きさ及び密度は、追加の
共通焼成プロセス自体によって制限される。即ち、その
プロセス上スクリーン印刷できる最小導電体線幅は127
ミクロン（μｍ）或いはミリインチ（milliinches）で
あり、203.2μｍ幅が典型的に製造可能な線幅である。
このような制限は、この共通焼成法を用いて製作される
チップ・キャリアの可能な大きさ及び密度を制限し、信
頼性及びコストにおけるさらに望ましい改善を抑制する
ものである。
チップ・キャリアの全体的なサイズを縮小し、製造コ
ストを削減しながら信頼性を向上するための様々な他の
構成が提案されてきたが、これらは同時にそれぞれの及
びその他全部の制約を克服するのに充分であるとは判明
していない。
さて図面を参照するには、第１図（ａ）は技術的に既
知のチップ・キャリアの断面構造を示す。
第１図（ｂ）は、第１図（ａ）のチップ・キャリアの
透視図上面図を図示し、半導体チップがその上に実装さ
れている。
第１図（ａ）に図示される先行技術について説明す
る。アルミナ（即ち、Al2O3）からなる第１のセラミッ
ク層100は、開孔され、その後導電性ガラス−金属ペー
ストで満たされた複数の貫通孔102を有する。第１のセ
ラミック層100の一方の主表面上には、金属ダイ・マウ
ント・パッド104及び金属ワイヤ・ボンド・パッド106の
ような金属パッドがスクリーン印刷により形成されてい
る。金属ワイヤ・ボンド・パッド106は、貫通孔102と電
気的に接続するために配列されている。この第１のセラ
ミック層100に対して、他方の主表面116上に第２のセラ
ミック層108が付着される。この第２のセラミック層108
もまた典型的にはアルミナ製である。この第２のセラミ
ック層108もまた、開孔され、その後、導電性ガラス−
金属ペーストで満たされた貫通孔110を有する。さらに
スクリーン印刷された導体層112が形成され、第１のセ
ラミック層100の貫通孔102と第２のセラミック層108の
貫通孔110とを相互接続する。第２のセラミック層108の
底面上に金属パッド114が形成され、貫通孔110に接続さ
れる。次にこのチップ・キャリア全体は、ガラス−金属
ペーストを凝固させ、かつ組立て部品（アセンブリ）全
体に供給されるアルミナ層を溶解させるのに十分な高温
度で焼成される。結果として、第１図（ｂ）の透視図の
上面図に図示されるごとく、このチップ・キャリアは、
第２のセラミック層108に対して結合された金属ダイ・
マウント・パッド104及び複数の金属ワイヤ・ボンド・
パッド106を有する第１のセラミック層100よりなる。第
１図（ｂ）に図示するごとく、このチップ・キャリアは
集積回路チップのような半導体チップ120を実装するこ
とができる。封入パッケージを形成するために通常提供
されるカバーは、ここでは図示されていない。半導体チ
ップがどのように実装されチップ・キャリアと相互接続
されるかを明確化するためである。
第１図（ａ）（ｂ）に図示される従来技術によるチッ
プ・キャリアは、前述に列挙したすべての欠点を受け易
い。即ち、必然的にチップ・キャリアの最小可能なサイ
ズを制限する高価な共通焼成技術を使用しており、単価
は高く、しかも信頼性も低い。
〔発明が解決しようとする課題〕
本発明の目的は、前述の問題点の緩和のために使用で
きるチップ・キャリア及びその製造方法を提供すること
である。
本発明のさらに他の目的は、前述の問題点をより低コ
ストで実現する、チップ・キャリア及びその製造方法を
提供することである。
〔課題を解決するための手段〕
本発明の１局面によれば、それを介して熱伝導経路
（パス）を提供するとともに集積回路チップを実装し、
電気的に接続するチップ・キャリアが提供される。ま
た、より高密度のパッケージの製造方法が提供され、40
％のサイズ及びコストの縮小が達成される。ここに開示
されたチップ・キャリアの製造方法では、共通焼成層は
不要であり、２つの部分からなる製造プロセスを使用す
るものである。まず、チップ・キャリアのセラミック基
板即ちベースに対して、通常の薄膜プロセスを使用して
導電性パターンが、両方の主表面上に形成され、導電性
貫通孔（スルーホール）によって相互接続される。貫通
孔は、一方の主表面から他方の主表面への相互接続経路
（パス）を提供するのみではなく、また、チップ・キャ
リアをその最終的な実装回路基板に相互接続するための
予定領域、即ち、パッドアレイを形成する。開示される
チップ・キャリアのセラミック基板の上面には、柔軟な
誘電体層が形成され、この誘電体層上部には集積回路チ
ップを受け入れるダイ実装パッドを提供するためのメタ
ライゼーション層が形成される。この柔軟な誘電体層
は、いくつかの重要な機能を有する。第１に、チップ・
キャリアのセラミック基板の上面に形成される導体層か
ら集積回路チップまたはダイを絶縁する。第２に、メタ
ライゼーション層を形成するための適当な面を提供す
る。第３に、非常に薄く形成されるために、実装された
集積回路チップとチップ・キャリアのセラミック基板即
ちベースとの間の熱伝導経路（パス）の形成を容易とす
る。そこで本発明によれば、このような追加のメタライ
ゼーション・プロセスを使用する結果として広い面積の
導体を形成する高価な共通焼成技術を利用せず、より小
さなサイズでより高密度のチップ・キャリア即ち、パッ
ケージを製造することが可能となる。
従って、本発明の構成は以下に示す通りである。即
ち、半導体チップ（502）を実装し、保護カバーを取り
付けるチップ・キャリアであって、保護カバーが取り付
けられるベースを形成し、上部表面及び底部表面上に形
成された導体層（204,210）によって取り囲まれかつ前
記上部表面以外において実質的に貫通するはんだプラグ
（206）によってプラグされた導電性貫通孔の列を有
し、前記上部表面上において外方向に延長する複数の導
体層（210）によって前記上部表面上の周辺近傍のワイ
ヤボンディングパッドの列に対して電気的に接続される
単一の予め焼成されたセラミック基板（200）と、 前記ワイヤボンディングパッドの列内において、前記
単一の予め焼成されたセラミック基板（200）上に配置
されかつ接着される剛体シートとして配置され、前記上
部表面以外を実質的に貫通するはんだプラグ（206）に
よってプラグされた前記貫通孔の列及び前記複数の導体
層（210）の一部を被覆し、半導体チップ（502）を実装
する上部表面を有する単一の柔軟性誘電体層（304）と
を具え、 前記単一の柔軟性誘電体層（304）により前記半導体
チップ（502）は前記セラミック基板（200）から電気的
に絶縁して実装され、かつ前記柔軟性誘電体層（304）
の下方領域は前記複数の導体層（204）の列に対する利
用可能領域を与え、かつ前記セラミック基板（200）の
底部主表面上においてパッドの列を形成するはんだプラ
グ（206）によってプラグした貫通孔に対する利用可能
領域を与えるとともに気密封止を与えることを特徴とす
るチップ・キャリアとしての構成を有する。
或いは、また、気密封止されたパッケージを形成する
セラミック基板を有するチップ・キャリアの製造方法で
あって、 上部主表面及び底部主表面を有し、レーザドリルによ
って形成された貫通孔の列を具え、前記底部主表面上及
び前記貫通孔内において導電性メタライゼーション層を
具える予め焼成されたセラミック基板（200）を形成す
る工程と、 前記底部主表面上の導電性メタライゼーション層にお
いて、描画し、電気メッキし、エッチングして複数の導
体層（204）の列を形成し、各前記導体層（204）をそれ
ぞれ１つの前記貫通孔に結合する工程と、 前記上部主表面以外において、実質的にリフローする
はんだプラグ（206）によって前記貫通孔をプラグする
工程と、 前記セラミック基板（200）の前記上部主表面上にお
いてメタライゼーション層を形成し、その後描画し、電
気メッキし、エッチングして前記上部主表面上において
外方向に延長する複数の導体層（210）を形成して、各
前記導体層（210）をはんだプラグ（206）を備えた各貫
通孔に接続する工程と、 前記セラミック基板（200）の上部主表面上において
柔軟性誘電体層（304）を接着し、かつ前記柔軟性誘電
体層（304）の上部表面上に半導体チップ（502）を実装
して前記導体層（204）の列から絶縁する工程とを具
え、 前記柔軟性誘電体層（304）により半導体チップ（50
2）は前記セラミック基板（200）から電気的に絶縁して
実装され、かつ前記柔軟性誘電体層（304）の下方領域
は前記導体層（204）の列に対する利用可能領域を与
え、かつ前記セラミック基板（200）の底部主表面上に
おいてパッドの列を形成するはんだプラグ（206）によ
りプラグした貫通孔に対する利用可能領域を与えるとと
もに気密封止を与えることを特徴とするチップ・キャリ
アの製造方法としての構成を有する。
〔発明の概要〕
底面においてそれぞれの貫通孔はんだプラグ（栓）
（206）と接続する複数の導体層（204,210）を有するセ
ラミック基板（200）を含む超高密度のパッドアレイを
有するチップ・キャリアが開示されている。これらのは
んだプラグ（栓）（206）はセラミック基板（200）に対
するハーメチックシールを提供するとともに、チップ・
キャリアに対するパッドアレイを提供する。ポリマーか
らなる誘電体層（304,600）はセラミック基板（200）の
上部表面に接着された誘電体層（304,600）により絶縁
された金属ダイ・マウント・パッド（302,602）が形成
される。セラミック基板（200）上には既知の真空メタ
ライゼーション技術を用いて導体層（204,210）が形成
され、極めて狭い線幅を達成している。本発明のチップ
・キャリア及びその製造方法により、約40％のサイズの
縮小化とコストの削減が達成され、それによってチップ
・キャリアの信頼性が向上し、しかもチップ・キャリア
が最終的にプリント回路基板上に実装される場合にチッ
プ・キャリアを清浄化するためのアセンブリ後のプロセ
スが容易になる。
〔図面の簡単な説明〕
第１図（ａ）（ｂ）は、従来技術としてのチップ・キ
ャリアの模式的構成図、 第２図（ａ）〜（ｆ）は、本発明の実施例としてのチ
ップ・キャリアの製造方法の１次プロセスに基づくプロ
セス順序の説明図、 第３図（ａ）（ｂ）は、本発明の実施例としてのチッ
プ・キャリアの製造方法において、セラミック基板に柔
軟な絶縁層を結合する前に、２次プロセスの利用により
柔軟な誘電体層を形成するプロセス順序の説明図、 第４図は、本発明の実施例としてのチップ・キャリア
の製造方法において、第２図に図示される１次プロセス
に基づき作成されるセラミック基板と第３図の２次プロ
セスにより作成される柔軟な誘電体層の結合方法の説明
図、 第５図は、ボンド・ワイヤで接続される実装半導体チ
ップを有する第４図のチップ・キャリアの上面図、 第６図は、第２図の１次プロセスに基づき作成された
セラミック基板と、第４図と異なる２次プロセスの利用
する柔軟な誘電体層とを使用する本発明の別の実施例と
してのチップ・キャリアの構成図である。
〔実施例〕
さて、本発明のチップ・キャリアの好ましい実施例を
第２図及び第３図に図示のプロセスを利用して説明す
る。その結果として第４図及び第５図に図示のチップ・
キャリアが提供される。この実施例では、貫通孔のアレ
イを有するように開孔されたアルミナ基板200からなる
セラミック層を製造するために第２図に図示される１次
プロセスが使用される。ここで第２図の工程（ａ）を参
照下さい。これらの貫通孔は既知のレーザ・ドリル加工
技術によって形成されるものである。次に第２図の工程
（ｂ）に進むと、普通の真空メタライゼーション技術を
使用し、第１のメタライゼーション層202がアルミナ基
板200の一方の主表面に形成される。第２図の工程
（ｃ）に進むと、貫通孔とともにこの第１のメタライゼ
ーション層202の表面は光学描写（photodelineated）さ
れ、銅，ニッケル，及び金で電気メッキされ、その後エ
ッチングされて、それぞれの導電性貫通孔に電気的に接
続された状態の各々の導体層204を形成する。第２図の
工程（ｄ）では、アルミナ基板200の貫通孔に対しては
んだにより栓（plug）をされる。この工程（ｄ）では、
はんだプラグ（栓）206が形成され、最終的なチップ・
キャリアに対して表面実装用の相互接続点を形成すると
ともにハーメチックシールを提供するのに役立つ。清浄
化プロセスの後に、第２図の工程（ｅ）に進み、第２の
メタライゼーション層208がアルミナ基板200に対して形
成される。第２図の工程（ｆ）で、この第２のメタライ
ゼーション層208は同様に光学描写され、電気メッキさ
れ、かつエッチングされて、貫通孔のはんだプラグ
（栓）206と相互接続する個々の導体層210が形成され
る。
本発明の好ましい実施例によれば、柔軟な誘電体層30
0を形成するための２次プロセスが第３図に図示されて
いる。第３図の工程（ａ）ではまず、デュポン（Dupon
t）の登録商標Kaptonとして知られるポリイミド・フィ
ルムのようなポリマーにより柔軟な誘電体層300が形成
される。この誘電体層300に対して、また、メタライゼ
ーション層302が形成される。次に、第３図の工程
（ｂ）に進むと、一般的な大きなシート状に形成される
誘電体層300が、必要な大きさの角形のスリップ304に分
割される。次に第４図を参照すると、第３図の工程
（ｂ）により、メタライゼーション層302を形成された
柔軟な誘電体ポリイミド・フィルムからなるスリップ30
4が、第２図の工程により以前に形成されたアルミナ基
板200に対して張りつけられる。柔軟な誘電体層300を有
するスリップ304は、接着剤402によって適当な位置に保
持される。接着剤402はアクリル系の接着剤でもよい。
柔軟な誘電体層300を有するスリップ304上のメタライゼ
ーション層302上には、半導体チップが搭載される。第
５図を参照すると、第４図に開示されたチップ・キャリ
アの透視図の上面図が図示されている。半導体チップ50
2がスリップ304上のメタライゼーション層302上に実装
された後に、その半導体チップ502への相互接続のため
にボンド・ワイヤ500が使用される。
結果として、本発明の好ましい実施例により形成され
たチップ・キャリアのサイズは40％縮小され信頼性の高
いチップ・キャリアが提供される。更に、製造コスト
は、高温の共通焼成技術を使用して製造される従来のチ
ップ・キャリアと比較して、略々40％削減された。高温
の共通焼成技術を用いて製造される従来のチップ・キャ
リアでは、127μｍから203.2μｍの範囲の導電体線幅を
達成できるのが限界であったのに対して、本発明による
チップ・キャリアでは127μｍ以下の導体線幅を達成す
ることが可能であり、この点は以前には達成不可能な値
である。かくて、超高密度チップ・キャリアを実現する
ために必要とされるより高い精度が、電気メッキ，レー
ザ加工孔をはんだによるプラグ（栓）の使用によって可
能となり、高温の共通焼成技術による線幅限界を克服す
ることができた。更に以下のメタライゼーション技術を
あらゆる工程で有利に使用することによって、セラミッ
ク基板のベースの表面上に実装される誘電体層よりも狭
い線幅の外方向に延びる導体層を実現することができ
る。即ち、最初に、既知の真空メタライゼーション技術
を用いて金属を蒸着し、次に接続予定領域即ち、導体パ
ターンを光学描写し、その後、レーザ加工の貫通孔を含
む望ましいパターン上に銅，ニッケル，及び金を電気メ
ッキし、最後に、不要の金属を除去し、工程を完了す
る。メタライゼーション層を形成された誘電体層もまた
安定な材料特性を有し、誘電体層として使用されるのに
有利である。一方の主表面上ではセラミックに実装さ
れ、他方の主表面上ではメタライゼーション層に実装さ
れ、しかも誘電体の特性を十分に保持している薄いシー
ト状の材料を提供することができる。
第６図は、本発明の他の実施例としてのチップ・キャ
リアの模式的断面構造を示す。メタライゼーション層60
2を表面上に有し、溶剤で被覆された柔軟な誘電体層600
に対して、第２図の１次プロセス工程に基づいて製造さ
れたセラミックのアルミナ基板200が実装されている。
この場合は誘電体層600は、接着剤を使用せずに直接的
にはりつけられる。第６図に図示されるチップ・キャリ
ア及び第４図に図示されるチップ・キャリアも共に良好
な接着性を示すが、これは、はんだこぶによってあまり
目立つほど穴の形成されていないセラミックのアルミナ
基板200の平滑な上表面によるものである。第６図の構
造に基づく他の利点は（第４図と同様に）、はんだによ
るプラグ（栓）206の付加的高さだけセラミックのアル
ミナ基板200は、それが実装されるプリント回路基板か
らの高さが高くなるという点である。この点は第１図
（ａ）に図示される既知の従来技術では見られなかった
ことである。そこで本発明は、より小さなサイズでより
高密度のチップ・キャリアを達成するのみならず、チッ
プ・キャリアがプリント回路基板の表面に実装される時
に行なわれる電気的接続の信頼性を維持しまた改善する
ことができる。
〔発明の効果〕 本発明の超高密度チップ・キャリアによって、高価
な、高温共通焼成技術を使用せずに、信頼性が高く、し
かもサイズが小型で簡単化されたチップ・キャリアを提
供することができる。
さらに本発明のチップ・キャリアによれば高価な組み
立て技術が不要となるのみならず、より小さなサイズで
より高密度のチップ・キャリアを達成することができ
る。即ち、薄膜技術と組み合わせて柔軟な誘電体層のい
くつかの材料特性を有効に利用して従来技術では達成で
きない線幅限界を実現することができる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シヤーボフ，ジヨン アメリカ合衆国フロリダ州33065，コーラ ス・スプリングス，エヌ・ダブリユー・サ ーテイサード・ストリート，12126番 (56)参考文献 特開 昭53−147968（ＪＰ，Ａ) 米国特許4446477（ＵＳ，Ａ) 米国特許3868724（ＵＳ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体チップ（502）を実装し、保護カバ
    ーを取り付けるチップ・キャリアであって、保護カバー
    が取り付けられるベースを形成し、上部表面及び底部表
    面上に形成された導体層（204,210）によって取り囲ま
    れかつ前記上部表面以外において実質的に貫通するはん
    だプラグ（206）によってプラグされた導電性貫通孔の
    列を有し、前記上部表面上において外方向に延長する複
    数の導体層（210）によって前記上部表面上の周辺近傍
    のワイヤボンディングパッドの列に対して電気的に接続
    される単一の予め焼成されたセラミック基板（200）
    と、 前記ワイヤボンディングパッドの列内において、前記単
    一の予め焼成されたセラミック基板（200）上に配置さ
    れかつ接着される剛体シートとして配置され、前記上部
    表面以外を実質的に貫通するはんだプラグ（206）によ
    ってプラグされた前記貫通孔の列及び前記複数の導体層
    （210）の一部を被覆し、半導体チップ（502）を実装す
    る上部表面を有する単一の柔軟性誘電体層（304）とを
    具え、 前記単一の柔軟性誘電体層（304）により前記半導体チ
    ップ（502）は前記セラミック基板（200）から電気的に
    絶縁して実装され、かつ前記柔軟性誘電体層（304）の
    下方領域は前記複数の導体層（204）の列に対する利用
    可能領域を与え、かつ前記セラミック基板（200）の底
    部主表面上においてパッドの列を形成するはんだプラグ
    （206）によってプラグした貫通孔に対する利用可能領
    域を与えるとともに気密封止を与えることを特徴とする
    チップ・キャリア。
  2. 【請求項２】気密封止されたパッケージを形成するセラ
    ミック基板を有するチップ・キャリアの製造方法であっ
    て、 上部主表面及び底部主表面を有し、レーザドリルによっ
    て形成された貫通孔の列を具え、前記底部主表面上及び
    前記貫通孔内において導電性メタライゼーション層を具
    える予め焼成されたセラミック基板（200）を形成する
    工程と、 前記底部主表面上の導電性メタライゼーション層におい
    て、描画し、電気メッキし、エッチングして複数の導体
    層（204）の列を形成し、各前記導体層（204）をそれぞ
    れ１つの前記貫通孔に結合する工程と、 前記上部主表面以外において、実質的にリフローするは
    んだプラグ（206）によって前記貫通孔をプラグする工
    程と、 前記セラミック基板（200）の前記上部主表面上におい
    てメタライゼーション層を形成し、その後描画し、電気
    メッキし、エッチングして前記上部主表面上において外
    方向に延長する複数の導体層（210）を形成して、各前
    記導体層（210）をはんだプラグ（206）を備えた各貫通
    孔に接続する工程と、 前記セラミック基板（200）の上部主表面上において柔
    軟性誘電体層（304）を接着し、かつ前記柔軟性誘電体
    層（304）の上部表面上に半導体チップ（502）を実装し
    て前記導体層（204）の列から絶縁する工程とを具え、 前記柔軟性誘電体層（304）により半導体チップ（502）
    は前記セラミック基板（200）から電気的に絶縁して実
    装され、かつ前記柔軟性誘電体層（304）の下方領域は
    前記導体層（204）の列に対する利用可能領域を与え、
    かつ前記セラミック基板（200）の底部主表面上におい
    てパッドの列を形成するはんだプラグ（206）によりプ
    ラグした貫通孔に対する利用可能領域を与えるとともに
    気密封止を与えることを特徴とするチップ・キャリアの
    製造方法。
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