JPH08195397A - バンプ付き半導体装置およびその製造方法 - Google Patents
バンプ付き半導体装置およびその製造方法Info
- Publication number
- JPH08195397A JPH08195397A JP609895A JP609895A JPH08195397A JP H08195397 A JPH08195397 A JP H08195397A JP 609895 A JP609895 A JP 609895A JP 609895 A JP609895 A JP 609895A JP H08195397 A JPH08195397 A JP H08195397A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- bump
- bumps
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】バンプ付き半導体装置において、多数の大きな
バンプを簡単な製造方法で作る。 【構成】半導体の主面の電極部に、弾性率の小さい物質
からなる凸状体と、その凸状体を覆う弾性率の大きい金
属膜からなる複合バンプを設ける。特に、凸状体をポリ
イミド樹脂で形成し、Ａｌ−Ｓｉ合金膜で覆う。電流容
量の大きな半導体装置の広い電極には多数の複合バンプ
を形成する。また複合バンプの上に電極板を加圧接触す
ることもできる。
バンプを簡単な製造方法で作る。 【構成】半導体の主面の電極部に、弾性率の小さい物質
からなる凸状体と、その凸状体を覆う弾性率の大きい金
属膜からなる複合バンプを設ける。特に、凸状体をポリ
イミド樹脂で形成し、Ａｌ−Ｓｉ合金膜で覆う。電流容
量の大きな半導体装置の広い電極には多数の複合バンプ
を形成する。また複合バンプの上に電極板を加圧接触す
ることもできる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるバンプ電極等
突起状の電極を有するバンプ付き半導体装置およびその
製造方法に関する。
突起状の電極を有するバンプ付き半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】半導体装置の多数の電極の高信頼性の接
続のため、突起状のいわゆるバンプ電極を有する半導体
装置が量産されている。従来のバンプ付き半導体装置の
一例として、ｎ型基板を用いたｎｐｎトランジスタに半
田バンプを形成した例の平面図を図１３（ａ）に示す。
半導体チップ１にフォトエッチング技術を用いたパター
ン形成、酸化、不純物拡散等の工程により、トランジス
タの構造が作り込まれているものとする。３はベース拡
散領域、４はエミッタ拡散領域であり、その上の酸化膜
に電極接続のために設けられたベース開口部５、エミッ
タ開口部６が破線で示されている。２１はコレクタの電
極接続のための開口部である。そして、これらの開口部
上にＡｌ−Ｓｉ合金を被着、パターン形成したＡｌ電極
７が設けられ、チップ１上の周辺部に設けられたパッド
に接続されている。各パッド上には他の基板等に接続す
るため、球の一部を切り取ったような部分球状のベース
バンプ１３、エミッタバンプ１４、コレクタバンプ２２
が形成されている。バンプとしては直径０．２ｍｍ（面
積は約０．０３ｍｍ2 ）、高さ２０μｍ程度の小さいバ
ンプが標準的である。コレクタ開口部２１およびコレク
タバンプ２２が二つ設けられているのは、構造的、熱的
なバランスを考慮したためであり、場合によっては一つ
でもよい。
続のため、突起状のいわゆるバンプ電極を有する半導体
装置が量産されている。従来のバンプ付き半導体装置の
一例として、ｎ型基板を用いたｎｐｎトランジスタに半
田バンプを形成した例の平面図を図１３（ａ）に示す。
半導体チップ１にフォトエッチング技術を用いたパター
ン形成、酸化、不純物拡散等の工程により、トランジス
タの構造が作り込まれているものとする。３はベース拡
散領域、４はエミッタ拡散領域であり、その上の酸化膜
に電極接続のために設けられたベース開口部５、エミッ
タ開口部６が破線で示されている。２１はコレクタの電
極接続のための開口部である。そして、これらの開口部
上にＡｌ−Ｓｉ合金を被着、パターン形成したＡｌ電極
７が設けられ、チップ１上の周辺部に設けられたパッド
に接続されている。各パッド上には他の基板等に接続す
るため、球の一部を切り取ったような部分球状のベース
バンプ１３、エミッタバンプ１４、コレクタバンプ２２
が形成されている。バンプとしては直径０．２ｍｍ（面
積は約０．０３ｍｍ2 ）、高さ２０μｍ程度の小さいバ
ンプが標準的である。コレクタ開口部２１およびコレク
タバンプ２２が二つ設けられているのは、構造的、熱的
なバランスを考慮したためであり、場合によっては一つ
でもよい。
【０００３】図１３（ｂ）は、図１３（ａ）の半導体チ
ップ１のＡ−Ａ線における断面図である。ｎ型半導基板
２の表面層にｐ型のベース拡散領域３と、その表面層に
ｎ型のエミッタ拡散領域４が形成されている。半導体基
板２の表面上は、酸化膜８が覆っており、その酸化膜８
に開けられたベース開口部５、エミッタ開口部６を通じ
てＡｌ電極７が接触している。Ａｌ電極７の上に、窒化
膜からなる表面保護膜１１が覆っておりその保護膜１１
に開けられたベースバンプ用開口部１５、エミッタバン
プ用開口部１６に下地金属膜９を介して半田のベースバ
ンプ１３、エミッタバンプ１４が形成されている。
ップ１のＡ−Ａ線における断面図である。ｎ型半導基板
２の表面層にｐ型のベース拡散領域３と、その表面層に
ｎ型のエミッタ拡散領域４が形成されている。半導体基
板２の表面上は、酸化膜８が覆っており、その酸化膜８
に開けられたベース開口部５、エミッタ開口部６を通じ
てＡｌ電極７が接触している。Ａｌ電極７の上に、窒化
膜からなる表面保護膜１１が覆っておりその保護膜１１
に開けられたベースバンプ用開口部１５、エミッタバン
プ用開口部１６に下地金属膜９を介して半田のベースバ
ンプ１３、エミッタバンプ１４が形成されている。
【０００４】図１４（ａ）〜（ｄ）は図１３のトランジ
スタの製造方法を説明するための工程順の断面図であ
る。この図に基づき、製造工程を説明する。ｎ型基板２
にフォトエッチング技術を用いたパターン形成、酸化、
不純物拡散等の工程により、トランジスタの接合構造が
作り込まれるまでの工程は良く知られているので省略す
る。そのような半導体基板上の酸化膜８に、フォトエッ
チング技術により、ベース開口部５、エミッタ開口部６
をあける、次に、Ａｌ−Ｓｉ合金膜を全面にスパッタリ
ング法により堆積し、所定の形状にパターン形成し、Ａ
ｌ電極７を設ける。その上全面をＣＶＤ法により耐水、
耐イオン透過性などのシール性の優れた窒化シリコン膜
からなる表面保護膜１１で覆い、その表面保護膜１１
に、フォトエッチング技術によりベースバンプ用開口部
１５、エミッタバンプ用開口部１６を設ける〔図１４
（ａ）〕。
スタの製造方法を説明するための工程順の断面図であ
る。この図に基づき、製造工程を説明する。ｎ型基板２
にフォトエッチング技術を用いたパターン形成、酸化、
不純物拡散等の工程により、トランジスタの接合構造が
作り込まれるまでの工程は良く知られているので省略す
る。そのような半導体基板上の酸化膜８に、フォトエッ
チング技術により、ベース開口部５、エミッタ開口部６
をあける、次に、Ａｌ−Ｓｉ合金膜を全面にスパッタリ
ング法により堆積し、所定の形状にパターン形成し、Ａ
ｌ電極７を設ける。その上全面をＣＶＤ法により耐水、
耐イオン透過性などのシール性の優れた窒化シリコン膜
からなる表面保護膜１１で覆い、その表面保護膜１１
に、フォトエッチング技術によりベースバンプ用開口部
１５、エミッタバンプ用開口部１６を設ける〔図１４
（ａ）〕。
【０００５】次に、バンプ下地金属９をスパッタリング
法により全面に形成する〔同図（ｂ）〕。バンプ下地金
属９としては、Ａｌ電極７と密着性のよい、Ｃｒのコン
タクト層、柔らかく延性のあるＣｕのスペーサ層、半田
中のＳｎの拡散を防止するＮｉのバリア層の三層を連続
的にスパッタリング法で被着した。或いは蒸着法によっ
て被着しても良い。コンタクト層としては、上記のＣｒ
の他に、Ｔｉ、Ｔｉ−Ｗ、Ｗ等を、また、スペーサ層と
しては、上記Ｃｕの他にＰｄ、Ａｕ、Ａｇ等を用いるこ
ともある。半田でバンプ電極を作る時には、Ｓｎバリア
層としてＮｉのスパッタ層を加えて三層とするが、金を
バンプ電極とするときには、Ｎｉのバリア層は不要であ
る。
法により全面に形成する〔同図（ｂ）〕。バンプ下地金
属９としては、Ａｌ電極７と密着性のよい、Ｃｒのコン
タクト層、柔らかく延性のあるＣｕのスペーサ層、半田
中のＳｎの拡散を防止するＮｉのバリア層の三層を連続
的にスパッタリング法で被着した。或いは蒸着法によっ
て被着しても良い。コンタクト層としては、上記のＣｒ
の他に、Ｔｉ、Ｔｉ−Ｗ、Ｗ等を、また、スペーサ層と
しては、上記Ｃｕの他にＰｄ、Ａｕ、Ａｇ等を用いるこ
ともある。半田でバンプ電極を作る時には、Ｓｎバリア
層としてＮｉのスパッタ層を加えて三層とするが、金を
バンプ電極とするときには、Ｎｉのバリア層は不要であ
る。
【０００６】その後、フォトレジスト１０を塗布しバン
プ電極形成用にパターニングし、それをマスクにして下
地金属９上に電解メッキでバンプ金属１２を形成する
〔同図（ｃ）〕。この時、同様にパターニングしたフォ
トレジスト１０をマスクにした蒸着法を行い、フォトレ
ジスト１０およびその上の金属膜を除去するリフトオフ
法を使用することもできる。
プ電極形成用にパターニングし、それをマスクにして下
地金属９上に電解メッキでバンプ金属１２を形成する
〔同図（ｃ）〕。この時、同様にパターニングしたフォ
トレジスト１０をマスクにした蒸着法を行い、フォトレ
ジスト１０およびその上の金属膜を除去するリフトオフ
法を使用することもできる。
【０００７】最後に、フォトレジスト１０を除去し、必
要に応じてフォトエッチング処理によりバンプ下地金属
９の不要部分をエッチング除去して、各々の電極を電気
的に分離し、フラックス処理を施し、トンネル炉で加熱
溶融するウェットバックと称する処理を施して、冷却時
に表面張力できれいな部分球状にベースバンプ１３およ
びエミッタバンプ１４の形状を整える〔同図（ｄ）〕。
要に応じてフォトエッチング処理によりバンプ下地金属
９の不要部分をエッチング除去して、各々の電極を電気
的に分離し、フラックス処理を施し、トンネル炉で加熱
溶融するウェットバックと称する処理を施して、冷却時
に表面張力できれいな部分球状にベースバンプ１３およ
びエミッタバンプ１４の形状を整える〔同図（ｄ）〕。
【０００８】
【発明が解決しようとする課題】従来のバンプ付き半導
体装置においては、溶融接続を前提としているため、通
常、直径０．２ｍｍ（面積は約０．０３ｍｍ2 ）程度の
小さいバンプが標準的で、数ｍｍ×数ｍｍの大きな面積
上への形成は困難であった。また図１４（ａ）ないし
（ｄ）に示したように、各金属層がそれぞれ重要な役割
を担うため、多層構造として形成され、しかもその上に
電解メッキにより厚い金属層を形成した後、トンネル炉
で溶融して整形するなど、製造方法が非常に複雑で、工
数も多くかかる。
体装置においては、溶融接続を前提としているため、通
常、直径０．２ｍｍ（面積は約０．０３ｍｍ2 ）程度の
小さいバンプが標準的で、数ｍｍ×数ｍｍの大きな面積
上への形成は困難であった。また図１４（ａ）ないし
（ｄ）に示したように、各金属層がそれぞれ重要な役割
を担うため、多層構造として形成され、しかもその上に
電解メッキにより厚い金属層を形成した後、トンネル炉
で溶融して整形するなど、製造方法が非常に複雑で、工
数も多くかかる。
【０００９】以上の問題に鑑み、本発明の目的は、大面
積の電極にも適用でき、簡単な工程で製造ができるバン
プを有する半導体装置を提供することにある。
積の電極にも適用でき、簡単な工程で製造ができるバン
プを有する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体装置は、弾性率の小さい物質からな
る凸状体と、弾性率が大きく、膨張係数の近い金属膜で
その凸状体を覆つた複合バンプを電極部に有するものと
する。一つの電極内に多数の複合バンプを設けることも
できる。
めに本発明の半導体装置は、弾性率の小さい物質からな
る凸状体と、弾性率が大きく、膨張係数の近い金属膜で
その凸状体を覆つた複合バンプを電極部に有するものと
する。一つの電極内に多数の複合バンプを設けることも
できる。
【００１１】特に、凸状体がポリイミド樹脂であるもの
がよく、また、それを覆う金属膜がＡｌ−Ｓｉ合金であ
るものがよい。凸状体を覆う金属膜を半田付けできる多
層の金属膜とすることもできる。また、半導体チップの
裏面に半田付けできる多層の金属膜を設けてもよく、或
いは、半導体チップの両面に複合バンプを設けてもよ
い。
がよく、また、それを覆う金属膜がＡｌ−Ｓｉ合金であ
るものがよい。凸状体を覆う金属膜を半田付けできる多
層の金属膜とすることもできる。また、半導体チップの
裏面に半田付けできる多層の金属膜を設けてもよく、或
いは、半導体チップの両面に複合バンプを設けてもよ
い。
【００１２】更に、複合バンプ上に電極板を圧接した半
導体装置とすることができる。上記の半導体装置の製造
方法としては、定量吐出器により、半導体上にポリイミ
ド樹脂を吐出し、凸状体を形成するものとする。
導体装置とすることができる。上記の半導体装置の製造
方法としては、定量吐出器により、半導体上にポリイミ
ド樹脂を吐出し、凸状体を形成するものとする。
【００１３】
【作用】上記の手段を講じ、弾性率の小さい物質からな
る凸状体と、弾性率が大きく、膨張係数の近い金属膜で
その凸状体を覆つた複合バンプを電極部に設けた半導体
装置とすることによって、加圧に強く（加圧しても塑性
変形しにくい芯をもつ）熱応力に対しても強く、適度に
変形能があり、溶融接続を前提としないので大面積に適
する大きなバンプを持つ半導体装置とすることができ
る。
る凸状体と、弾性率が大きく、膨張係数の近い金属膜で
その凸状体を覆つた複合バンプを電極部に設けた半導体
装置とすることによって、加圧に強く（加圧しても塑性
変形しにくい芯をもつ）熱応力に対しても強く、適度に
変形能があり、溶融接続を前提としないので大面積に適
する大きなバンプを持つ半導体装置とすることができ
る。
【００１４】一つの電極内に多数の複合バンプを設けれ
ば、一層大電流容量の半導体装置に適する構成となる。
特に、凸状体がポリイミド樹脂で、また、それを覆う金
属膜がＡｌ−Ｓｉ合金であれば、湿式の電解メッキ等を
行うことなく、普通のウェハプロセスの範囲内でバンプ
が形成できる。
ば、一層大電流容量の半導体装置に適する構成となる。
特に、凸状体がポリイミド樹脂で、また、それを覆う金
属膜がＡｌ−Ｓｉ合金であれば、湿式の電解メッキ等を
行うことなく、普通のウェハプロセスの範囲内でバンプ
が形成できる。
【００１５】更に、凸状体を覆う金属膜を半田付けでき
る多層の金属膜とすれば、従来のバンプと同様の接続が
可能であり、応用範囲が広げられる。また、半導体チッ
プの裏面に半田付けできる多層の金属膜を設けてもよ
く、或いは、半導体チップの両面に複合バンプを設けれ
ば接続を容易にする。更に、複合バンプ上に電極板を圧
接すれば、圧接型半導体装置に適用できる。
る多層の金属膜とすれば、従来のバンプと同様の接続が
可能であり、応用範囲が広げられる。また、半導体チッ
プの裏面に半田付けできる多層の金属膜を設けてもよ
く、或いは、半導体チップの両面に複合バンプを設けれ
ば接続を容易にする。更に、複合バンプ上に電極板を圧
接すれば、圧接型半導体装置に適用できる。
【００１６】上記の半導体装置の製造方法としては、定
量吐出器により、半導体上にポリイミド樹脂を吐出し、
凸状体を形成すれば、精度良く均一なバンプが容易に形
成できる。
量吐出器により、半導体上にポリイミド樹脂を吐出し、
凸状体を形成すれば、精度良く均一なバンプが容易に形
成できる。
【００１７】
【実施例】以下に図面を参照しながら本発明の実施例に
ついて説明する。図１は、本発明の第一の実施例のトラ
ンジスタの断面図である。半導体チップ１には、フォト
エッチング技術を用いたパターン形成、酸化、不純物拡
散等の工程により、ｐ型のベース拡散領域３と、ｎ型の
エミッタ拡散領域４等のトランジスタの構造が作り込ま
れている。半導体基板２の表面上は、酸化膜８が覆って
おり、その酸化膜８にベース開口部５、エミッタ開口部
６が開けられている。ベース開口部５、エミッタ開口部
６を通じてそれぞれベース拡散領域３、エミッタ拡散領
域４と接触しているＡｌ電極７が、酸化膜８の上にチッ
プ１の周辺近くまで延びていて、その上にポリイミド樹
脂からなる球の一部をなすような部分球状の凸状体１８
がある。部分球状の凸状体１８の上を覆う第二Ａｌ電極
１７は一部でＡｌ電極７と接続している。従って、ポリ
イミド樹脂からなる部分球状の凸状体１８を第二Ａｌ電
極１７で覆った複合バンプ２０ができている。更にＡｌ
電極７の平らな部分を、窒化膜等からなる表面保護膜１
１で覆っている。
ついて説明する。図１は、本発明の第一の実施例のトラ
ンジスタの断面図である。半導体チップ１には、フォト
エッチング技術を用いたパターン形成、酸化、不純物拡
散等の工程により、ｐ型のベース拡散領域３と、ｎ型の
エミッタ拡散領域４等のトランジスタの構造が作り込ま
れている。半導体基板２の表面上は、酸化膜８が覆って
おり、その酸化膜８にベース開口部５、エミッタ開口部
６が開けられている。ベース開口部５、エミッタ開口部
６を通じてそれぞれベース拡散領域３、エミッタ拡散領
域４と接触しているＡｌ電極７が、酸化膜８の上にチッ
プ１の周辺近くまで延びていて、その上にポリイミド樹
脂からなる球の一部をなすような部分球状の凸状体１８
がある。部分球状の凸状体１８の上を覆う第二Ａｌ電極
１７は一部でＡｌ電極７と接続している。従って、ポリ
イミド樹脂からなる部分球状の凸状体１８を第二Ａｌ電
極１７で覆った複合バンプ２０ができている。更にＡｌ
電極７の平らな部分を、窒化膜等からなる表面保護膜１
１で覆っている。
【００１８】図３（ａ）ないし（ｅ）は、図１の第一の
実施例のトランジスタの製造工程順の断面図である。ｐ
型のベース拡散領域３およびｎ型のエミッタ拡散領域４
を形成したｎ形シリコン基板２上の酸化膜８にフォトエ
ッチング技術により、ベース開口部５およびエミッタ開
口部６をあける〔同図（ａ）〕。Ａｌ−Ｓｉ合金をスパ
ッタリング法により被着し、フォトエツチングしてＡｌ
電極７を形成する〔同図（ｂ）〕。次に、バンプを形成
しようとするＡｌ電極７の表面に、ポリイミド樹脂を内
径２００μｍのノズルより数μｃｃ正確に吐出、滴下
し、熱処理して、精度良く部分球状の凸状体１８を形成
する〔同図（ｃ）〕。このポリイミド樹脂としては、例
えば信越化学（株）製のＫＪＲ−６５１を用いた。吐出
装置はノードソン（株）製のアキュラジェッターシステ
ムＳシリーズを、ノズルは同社の２７Ｇを用いた。この
ポリイミド樹脂を最高温度２５０℃で熱処理すると、表
面張力により直径４００〜８００μｍ±１０％、高さ５
〜２０μｍ±１０％、と均一性の優れた部分球状の凸状
体１８が形成される。次に、再びＡｌ−Ｓｉ合金をスパ
ッタリング法により被着し、第二Ａｌ電極１７をフォト
エツチングでパターン形成して、複合バンプ２０を形成
する〔同図（ｄ）〕。第二Ａｌ電極１７は、必要に応じ
その膜厚を定めればよく、３〜１０μｍが適当である。
最後に、プラズマＣＶＤ法により窒化膜の保護膜１１を
堆積しパターン形成して、第二Ａｌ電極１７の平坦な部
分を保護する〔同図（ｅ）〕。
実施例のトランジスタの製造工程順の断面図である。ｐ
型のベース拡散領域３およびｎ型のエミッタ拡散領域４
を形成したｎ形シリコン基板２上の酸化膜８にフォトエ
ッチング技術により、ベース開口部５およびエミッタ開
口部６をあける〔同図（ａ）〕。Ａｌ−Ｓｉ合金をスパ
ッタリング法により被着し、フォトエツチングしてＡｌ
電極７を形成する〔同図（ｂ）〕。次に、バンプを形成
しようとするＡｌ電極７の表面に、ポリイミド樹脂を内
径２００μｍのノズルより数μｃｃ正確に吐出、滴下
し、熱処理して、精度良く部分球状の凸状体１８を形成
する〔同図（ｃ）〕。このポリイミド樹脂としては、例
えば信越化学（株）製のＫＪＲ−６５１を用いた。吐出
装置はノードソン（株）製のアキュラジェッターシステ
ムＳシリーズを、ノズルは同社の２７Ｇを用いた。この
ポリイミド樹脂を最高温度２５０℃で熱処理すると、表
面張力により直径４００〜８００μｍ±１０％、高さ５
〜２０μｍ±１０％、と均一性の優れた部分球状の凸状
体１８が形成される。次に、再びＡｌ−Ｓｉ合金をスパ
ッタリング法により被着し、第二Ａｌ電極１７をフォト
エツチングでパターン形成して、複合バンプ２０を形成
する〔同図（ｄ）〕。第二Ａｌ電極１７は、必要に応じ
その膜厚を定めればよく、３〜１０μｍが適当である。
最後に、プラズマＣＶＤ法により窒化膜の保護膜１１を
堆積しパターン形成して、第二Ａｌ電極１７の平坦な部
分を保護する〔同図（ｅ）〕。
【００１９】そもそも、バンプに求められる特性として
最も重要なことは、形状が均一であること、電気的
な接続が良好なことであり、精度良く、凸状のふくらみ
を形成でき、かつ適当に変形して良く接触するのであれ
ば、芯が絶縁性でもよく、それを芯にして、その上に金
属膜を重ねることにより、バンプとすることができる。
ここで、芯となり得る条件は、（１）覆い被せる金属よ
り、弾性率（例えばヤング率のような）が小さいこと、
（２）熱膨張係数が覆い被せる金属とほぼ等しいこと、
（一桁以内）（３）ガラス転移点が低いこと、（２５０
℃程度が望ましい）（４）破壊強度がシリコンの１００
ＭＰａとほぼ等しいこと、等である。
最も重要なことは、形状が均一であること、電気的
な接続が良好なことであり、精度良く、凸状のふくらみ
を形成でき、かつ適当に変形して良く接触するのであれ
ば、芯が絶縁性でもよく、それを芯にして、その上に金
属膜を重ねることにより、バンプとすることができる。
ここで、芯となり得る条件は、（１）覆い被せる金属よ
り、弾性率（例えばヤング率のような）が小さいこと、
（２）熱膨張係数が覆い被せる金属とほぼ等しいこと、
（一桁以内）（３）ガラス転移点が低いこと、（２５０
℃程度が望ましい）（４）破壊強度がシリコンの１００
ＭＰａとほぼ等しいこと、等である。
【００２０】上記の方法で形成したポリイミド樹脂から
なる部分球状の凸状体１８は、（１）ヤング率が２３５
０ＭＰａで、芯を覆うＡｌ電極１７のヤング率７．４×
１０ 4 ＭＰａより小さく、（２）熱膨張係数が５．０×
１０-5／℃で、Ａｌ電極１７の熱膨張係数２．９×１０
-5／℃とほぼ等しく、（３）Ｔｇ（ガラス転移温度）は
２６０℃で軟化させ易く、（４）引っ張り強度は１３７
ＭＰａでありバンプの芯として適している。Ａｌ電極１
７は、硬さ（ブリネル硬度）１７Ｈｂ、伸び６０％の特
性を有するので、応力に対して適当に変形し、良く接触
する。
なる部分球状の凸状体１８は、（１）ヤング率が２３５
０ＭＰａで、芯を覆うＡｌ電極１７のヤング率７．４×
１０ 4 ＭＰａより小さく、（２）熱膨張係数が５．０×
１０-5／℃で、Ａｌ電極１７の熱膨張係数２．９×１０
-5／℃とほぼ等しく、（３）Ｔｇ（ガラス転移温度）は
２６０℃で軟化させ易く、（４）引っ張り強度は１３７
ＭＰａでありバンプの芯として適している。Ａｌ電極１
７は、硬さ（ブリネル硬度）１７Ｈｂ、伸び６０％の特
性を有するので、応力に対して適当に変形し、良く接触
する。
【００２１】上記の製造方法をとれば、従来のように半
田或いは金の電解メッキをする必要がなく、製造工程が
簡単であり、しかも多数のバンプを均一に形成した半導
体装置を得ることができる。図２は、本発明の第二の実
施例のトランジスタの断面図である。ｎ型半導基板２上
の酸化膜８にベース開口部５、エミッタ開口部６があけ
られていて、Ａｌ電極７がそれらの開口部を通じてそれ
ぞれベース拡散領域３エミッタ拡散領域４と接触してい
るのは、図１の第一の実施例と同じである。この例で
は、チップ１の周辺に近い酸化膜８の上にポリイミド樹
脂からなる部分球状の凸状体１８が設けられている。ベ
ース開口部５、エミッタ開口部６を通じてそれぞれベー
ス拡散領域３エミッタ拡散領域４と接触しているＡｌ電
極７が部分球状の凸状体１８の上まで延びている。従っ
て、ポリイミド樹脂からなる部分球状の凸状体１８をＡ
ｌ電極７で覆った複合バンプ２０が形成されている。Ａ
ｌ電極７の平らな部分は、窒化膜等からなる表面保護膜
１１で覆われている。
田或いは金の電解メッキをする必要がなく、製造工程が
簡単であり、しかも多数のバンプを均一に形成した半導
体装置を得ることができる。図２は、本発明の第二の実
施例のトランジスタの断面図である。ｎ型半導基板２上
の酸化膜８にベース開口部５、エミッタ開口部６があけ
られていて、Ａｌ電極７がそれらの開口部を通じてそれ
ぞれベース拡散領域３エミッタ拡散領域４と接触してい
るのは、図１の第一の実施例と同じである。この例で
は、チップ１の周辺に近い酸化膜８の上にポリイミド樹
脂からなる部分球状の凸状体１８が設けられている。ベ
ース開口部５、エミッタ開口部６を通じてそれぞれベー
ス拡散領域３エミッタ拡散領域４と接触しているＡｌ電
極７が部分球状の凸状体１８の上まで延びている。従っ
て、ポリイミド樹脂からなる部分球状の凸状体１８をＡ
ｌ電極７で覆った複合バンプ２０が形成されている。Ａ
ｌ電極７の平らな部分は、窒化膜等からなる表面保護膜
１１で覆われている。
【００２２】図１の第一の実施例では、Ａｌ電極７と第
二Ａｌ電極１７との重なる部分が広いので、図２の第二
の実施例より一層信頼性の高い半導体装置とすることが
できる。一方図２の第二の実施例の半導体装置は、図１
の第一の実施例に比べて第二Ａｌ電極１７の分だけ工程
が短くでき、製造が容易である。図４は、本発明の第三
の実施例のトランジスタの断面図であり、図１の第一の
実施例の変形例である。すなわち一つの電極部に、ポリ
イミド樹脂からなる部分球状の凸状体１８を第二Ａｌ電
極１７で覆った複合バンプ２０を多数並列になるように
形成した構造で、電極面積の広い、電流容量の大きい素
子に適する。
二Ａｌ電極１７との重なる部分が広いので、図２の第二
の実施例より一層信頼性の高い半導体装置とすることが
できる。一方図２の第二の実施例の半導体装置は、図１
の第一の実施例に比べて第二Ａｌ電極１７の分だけ工程
が短くでき、製造が容易である。図４は、本発明の第三
の実施例のトランジスタの断面図であり、図１の第一の
実施例の変形例である。すなわち一つの電極部に、ポリ
イミド樹脂からなる部分球状の凸状体１８を第二Ａｌ電
極１７で覆った複合バンプ２０を多数並列になるように
形成した構造で、電極面積の広い、電流容量の大きい素
子に適する。
【００２３】図５は、本発明の第四の実施例のトランジ
スタの断面図であり、図１の第一の実施例の半導体装置
のフリップチップタイプとしての組立例である。プリン
ト基板２６の電極パッド３７の上に半導体チップ１の複
合バンプ２０を載せ、上方から少し押しながら、接着剤
３８で接着し且つ回路の接続を行う。接着剤３８が導電
性のものであれば接続は、一層信頼性の高いものとな
る。図２の第二の実施例、図４の第三の実施例のトラン
ジスタも同様に組み立てられる。
スタの断面図であり、図１の第一の実施例の半導体装置
のフリップチップタイプとしての組立例である。プリン
ト基板２６の電極パッド３７の上に半導体チップ１の複
合バンプ２０を載せ、上方から少し押しながら、接着剤
３８で接着し且つ回路の接続を行う。接着剤３８が導電
性のものであれば接続は、一層信頼性の高いものとな
る。図２の第二の実施例、図４の第三の実施例のトラン
ジスタも同様に組み立てられる。
【００２４】図６は、本発明の第五の実施例のトランジ
スタの断面図であり、図１の第一の実施例の変形例であ
る。すなわち、第一の実施例の半導体装置の第二Ａｌ電
極１７の上に更に、メタルマスクによる選択蒸着によ
り、下層からＴｉ／Ｃｕ／Ｎｉの多層膜３９を被着した
複合バンプ２０を形成している。このような多層膜を形
成すれば、半田付け可能な半導体装置になる。例えば、
フリップチップタイプとして、プリント基板の電極パッ
ドの上に半田箔を置いて置き、半導体チップ１の複合バ
ンプ２０を載せ、トンネル炉を通せば、従来の半田バン
プと全く同様に回路の接続ができる。最上層にＡｕ層を
被着し、Ａｕ−Ｓｎ系の半田付けをすることもできる。
スタの断面図であり、図１の第一の実施例の変形例であ
る。すなわち、第一の実施例の半導体装置の第二Ａｌ電
極１７の上に更に、メタルマスクによる選択蒸着によ
り、下層からＴｉ／Ｃｕ／Ｎｉの多層膜３９を被着した
複合バンプ２０を形成している。このような多層膜を形
成すれば、半田付け可能な半導体装置になる。例えば、
フリップチップタイプとして、プリント基板の電極パッ
ドの上に半田箔を置いて置き、半導体チップ１の複合バ
ンプ２０を載せ、トンネル炉を通せば、従来の半田バン
プと全く同様に回路の接続ができる。最上層にＡｕ層を
被着し、Ａｕ−Ｓｎ系の半田付けをすることもできる。
【００２５】図７は、本発明の第六の実施例のトランジ
スタの断面図であり、図１の第一の実施例の変形例であ
る。すなわち、上面側に凸状体１８と第二Ａｌ電極から
なる複合バンプ２０をもつ第一の実施例の半導体装置の
裏面に下層より、Ｔｉ／Ｎｉ／Ａｕの多層膜の裏面電極
１９を烝着している。このような多層膜を形成すれば、
裏面が半田付け可能な半導体装置になる。
スタの断面図であり、図１の第一の実施例の変形例であ
る。すなわち、上面側に凸状体１８と第二Ａｌ電極から
なる複合バンプ２０をもつ第一の実施例の半導体装置の
裏面に下層より、Ｔｉ／Ｎｉ／Ａｕの多層膜の裏面電極
１９を烝着している。このような多層膜を形成すれば、
裏面が半田付け可能な半導体装置になる。
【００２６】図８は、本発明の第七の実施例の半導体装
置の断面図であり、この例の半導体装置は、図７の第六
の実施例のように裏面電極を持つダイオードで、その半
導体装置の組立例である。セラミクスからなる環状の絶
縁壁２７の両端に放熱版を兼ねるカソード電極２８とア
ノード電極２５が気密に接着されたケース２３内に、上
述の如きバンプ電極を形成した半導体チップ１が封入さ
れている。
置の断面図であり、この例の半導体装置は、図７の第六
の実施例のように裏面電極を持つダイオードで、その半
導体装置の組立例である。セラミクスからなる環状の絶
縁壁２７の両端に放熱版を兼ねるカソード電極２８とア
ノード電極２５が気密に接着されたケース２３内に、上
述の如きバンプ電極を形成した半導体チップ１が封入さ
れている。
【００２７】すなわち、絶縁壁２７と気密に接着された
カソード電極２８に、半導体チップ１を半田２４で接着
する。次に、複合バンプ２０が放熱板を兼ねるアノード
電極２５に接するように数十ＭＰａの加圧力で加圧し、
その状態で絶縁壁２７とアノード電極２５との間をヘリ
ウムアーク溶接で融着する。その後、絶縁壁２７に設け
られた脱気口２９より内部の空気を抜いて真空にし、窒
素或いはヘリウムガス等の不活性ガスと置換し、脱気口
２９を封止して、図８の半導体装置が完成する。４１は
封止部である。
カソード電極２８に、半導体チップ１を半田２４で接着
する。次に、複合バンプ２０が放熱板を兼ねるアノード
電極２５に接するように数十ＭＰａの加圧力で加圧し、
その状態で絶縁壁２７とアノード電極２５との間をヘリ
ウムアーク溶接で融着する。その後、絶縁壁２７に設け
られた脱気口２９より内部の空気を抜いて真空にし、窒
素或いはヘリウムガス等の不活性ガスと置換し、脱気口
２９を封止して、図８の半導体装置が完成する。４１は
封止部である。
【００２８】図８の半導体装置の加圧力は、せいぜい数
十ＭＰａ（通常２０ＭＰａ）程度である。このとき、複
合バンプ２０とアノード電極２５とが圧接されると、ま
ず複合バンプ２０の第二Ａｌ電極１７が、少し変形して
第一の衝撃を緩和し、さらなる力に対しては、ヤング率
の小さい芯である部分球状の凸状体１８が変形して、圧
力を吸収する。この時、第二Ａｌ電極１７も厚さが薄く
柔らかいこと、伸びのよいことから、凸状体１８の変形
に追随して変形する。しかし、ヤング率は大きいので、
アノード電極との接触は確保される。さらに、熱応力に
対しては、シリコンの熱膨張係数が、２．４×１０-6／
℃と、上記のバンプ形成物質より一桁小さいが、第二Ａ
ｌ電極１７と凸状体１８とは、ほぼ同じ熱膨張係数なの
で、シリコンと約一桁違ってもサーマルストレスによる
異常は生じ難い。このように、複合バンプ２０を形成し
た半導体装置を、従来のバンプ付きの半導体装置では難
しかった加圧接触により使用することができる。
十ＭＰａ（通常２０ＭＰａ）程度である。このとき、複
合バンプ２０とアノード電極２５とが圧接されると、ま
ず複合バンプ２０の第二Ａｌ電極１７が、少し変形して
第一の衝撃を緩和し、さらなる力に対しては、ヤング率
の小さい芯である部分球状の凸状体１８が変形して、圧
力を吸収する。この時、第二Ａｌ電極１７も厚さが薄く
柔らかいこと、伸びのよいことから、凸状体１８の変形
に追随して変形する。しかし、ヤング率は大きいので、
アノード電極との接触は確保される。さらに、熱応力に
対しては、シリコンの熱膨張係数が、２．４×１０-6／
℃と、上記のバンプ形成物質より一桁小さいが、第二Ａ
ｌ電極１７と凸状体１８とは、ほぼ同じ熱膨張係数なの
で、シリコンと約一桁違ってもサーマルストレスによる
異常は生じ難い。このように、複合バンプ２０を形成し
た半導体装置を、従来のバンプ付きの半導体装置では難
しかった加圧接触により使用することができる。
【００２９】図９は、本発明の第八の実施例のダイオー
ドの断面図であり、図８の第七の実施例の変形である。
すなわち、絶縁壁２７にアノード電極２５とカソード電
極２８が接着されたケース２３内に、複合バンプ２０を
有するチップ１が封入されているのは同じであるが、チ
ップ１は電極板３０に半田２４で接着されており、複合
バンプ２０の上には電極板３１が、バネ３２で押さえら
れている。このようにすれば、バネの強度によって、加
圧力が制御できる特長がある。
ドの断面図であり、図８の第七の実施例の変形である。
すなわち、絶縁壁２７にアノード電極２５とカソード電
極２８が接着されたケース２３内に、複合バンプ２０を
有するチップ１が封入されているのは同じであるが、チ
ップ１は電極板３０に半田２４で接着されており、複合
バンプ２０の上には電極板３１が、バネ３２で押さえら
れている。このようにすれば、バネの強度によって、加
圧力が制御できる特長がある。
【００３０】図１０は、本発明の第九の実施例のダイオ
ードの断面図であり、両面に複合バンプ２０を設けた例
を示す。すなわち、ダイオードチップ１の一方の面上の
酸化膜８に明けられたアノード開口部３３を介してアノ
ード領域３４に接するＡｌ電極７の上にポリイミド樹脂
からなる部分球状の凸状体１８を形成し、その凸状体１
８を覆う第二Ａｌ電極が形成され、複合バンプ２０が設
けられている。ダイオードチップ１の他方の面にもＡｌ
−Ｓｉ合金からなるＡｌ電極３５が被着され、その上に
同様に凸状体１８と第二Ａｌ電極３９からなる複合バン
プ４０が設けられている。カソード側は、面積が広いの
で多数の複合バンプ４０が形成されている。
ードの断面図であり、両面に複合バンプ２０を設けた例
を示す。すなわち、ダイオードチップ１の一方の面上の
酸化膜８に明けられたアノード開口部３３を介してアノ
ード領域３４に接するＡｌ電極７の上にポリイミド樹脂
からなる部分球状の凸状体１８を形成し、その凸状体１
８を覆う第二Ａｌ電極が形成され、複合バンプ２０が設
けられている。ダイオードチップ１の他方の面にもＡｌ
−Ｓｉ合金からなるＡｌ電極３５が被着され、その上に
同様に凸状体１８と第二Ａｌ電極３９からなる複合バン
プ４０が設けられている。カソード側は、面積が広いの
で多数の複合バンプ４０が形成されている。
【００３１】図１１は、本発明の第十の実施例の半導体
装置の断面図であり、この例の半導体装置は、図１０の
実施例のように両面に複合バンプ２０および４０をもつ
ダイオードで、その組立例である。セラミクスからなる
環状の絶縁壁２７の両端に放熱版を兼ねるカソード電極
２８とアノード電極２５が気密に接着されたケース２３
内に、上述の如きバンプ電極を形成した半導体チップ１
が封入されている。この例では、アノード電極２５と複
合バンプ２０だけでなく、カソード電極２５と複合バン
プ４０とも圧接されていて、半田付けされていない点が
図８の第七の実施例と違っている。半田付けがないの
で、熱サイクル疲労に対して強く、高信頼性の構造であ
る。組立方法は、第七の実施例と同様なので省略する。
装置の断面図であり、この例の半導体装置は、図１０の
実施例のように両面に複合バンプ２０および４０をもつ
ダイオードで、その組立例である。セラミクスからなる
環状の絶縁壁２７の両端に放熱版を兼ねるカソード電極
２８とアノード電極２５が気密に接着されたケース２３
内に、上述の如きバンプ電極を形成した半導体チップ１
が封入されている。この例では、アノード電極２５と複
合バンプ２０だけでなく、カソード電極２５と複合バン
プ４０とも圧接されていて、半田付けされていない点が
図８の第七の実施例と違っている。半田付けがないの
で、熱サイクル疲労に対して強く、高信頼性の構造であ
る。組立方法は、第七の実施例と同様なので省略する。
【００３２】なお、カソード電極２８に複合バンプ４０
を形成して、半導体チップ１をケース２３内に封入した
図１２のような形もとることができる。図８、９、１１
および１２はダイオードについて圧接構造の例を示した
が、ダイオードに限られたものではなく、特にＭＯＳＦ
ＥＴ（金属−酸化膜−半導体型電界効果素子）、絶縁ゲ
ートバイポーラトランジスタや絶縁ゲートサイリスタの
ようにゲート電力が小さい場合は、ゲート端子をワイヤ
ボンディング等で取り出すなどして、上記の圧接構造を
適用することができる。
を形成して、半導体チップ１をケース２３内に封入した
図１２のような形もとることができる。図８、９、１１
および１２はダイオードについて圧接構造の例を示した
が、ダイオードに限られたものではなく、特にＭＯＳＦ
ＥＴ（金属−酸化膜−半導体型電界効果素子）、絶縁ゲ
ートバイポーラトランジスタや絶縁ゲートサイリスタの
ようにゲート電力が小さい場合は、ゲート端子をワイヤ
ボンディング等で取り出すなどして、上記の圧接構造を
適用することができる。
【００３３】
【発明の効果】以上述べたように本発明は、以下の効果
を奏する。弾性率の小さい物質からなる凸状体と、弾性
率が大きく、膨張係数の近い金属膜でその凸状体を覆つ
た複合バンプを電極部に設けた半導体装置とすることに
よって、簡単な工程で、大面積に適する大きなバンプを
持つ半導体装置とすることができ、半導体装置の信頼性
向上および価格低減に資する。
を奏する。弾性率の小さい物質からなる凸状体と、弾性
率が大きく、膨張係数の近い金属膜でその凸状体を覆つ
た複合バンプを電極部に設けた半導体装置とすることに
よって、簡単な工程で、大面積に適する大きなバンプを
持つ半導体装置とすることができ、半導体装置の信頼性
向上および価格低減に資する。
【００３４】一つの電極内に多数の複合バンプを設ける
ことにより、一層大電流容量の半導体装置の信頼性向上
および価格低減に資する。また、従来の溶融接合型のバ
ンプではできなかった、加圧接触構造のバンプ付き半導
体装置が可能になった。特に、凸状体をポリイミド樹脂
とし、定量吐出器により、半導体上にポリイミド樹脂を
吐出し、凸状体を形成すれば、精度良く均一なバンプが
容易に形成できる。また、それを覆う金属膜がＡｌ−Ｓ
ｉ合金であれば、湿式の電解メッキ等を行うことなく、
普通のウェハプロセスの範囲内でバンプが形成できるの
で、設備の軽減ができ、また工数の低減が可能である。
ことにより、一層大電流容量の半導体装置の信頼性向上
および価格低減に資する。また、従来の溶融接合型のバ
ンプではできなかった、加圧接触構造のバンプ付き半導
体装置が可能になった。特に、凸状体をポリイミド樹脂
とし、定量吐出器により、半導体上にポリイミド樹脂を
吐出し、凸状体を形成すれば、精度良く均一なバンプが
容易に形成できる。また、それを覆う金属膜がＡｌ−Ｓ
ｉ合金であれば、湿式の電解メッキ等を行うことなく、
普通のウェハプロセスの範囲内でバンプが形成できるの
で、設備の軽減ができ、また工数の低減が可能である。
【図１】本発明の第一の実施例の半導体装置の断面図
【図２】本発明の第二の実施例の半導体装置の断面図
【図３】（ａ）ないし（ｅ）は図５の半導体装置の製造
方法を説明するための製造工程順の断面図
方法を説明するための製造工程順の断面図
【図４】本発明の第三の実施例の半導体装置の断面図
【図５】本発明の第四の実施例の半導体装置の断面図
【図６】本発明の第五の実施例の半導体装置の断面図
【図７】本発明の第六の実施例の半導体装置の断面図
【図８】本発明の第七の実施例の半導体装置の断面図
【図９】本発明の第八の実施例の半導体装置の断面図
【図１０】本発明の第九の実施例の半導体装置の断面図
【図１１】本発明の第十の実施例の半導体装置の断面図
【図１２】本発明の第十一の実施例の半導体装置の断面
図
図
【図１３】（ａ）は従来の半導体装置の例の平面図、
（ｂ）は（ａ）の半導体装置のＡ−Ａ線における断面図
（ｂ）は（ａ）の半導体装置のＡ−Ａ線における断面図
【図１４】（ａ）ないし（ｄ）は図１３の半導体装置の
製造方法を説明するための製造工程順の断面図
製造方法を説明するための製造工程順の断面図
１ 半導体チップ ２ シリコン基板 ３ ベース拡散領域 ４ エミッタ拡散領域 ５ ベース開口部 ６ エミッタ開口部 ７ Ａｌ電極 ８ 酸化膜 ９ 下地金属膜 １０ フォトレジスト １１ 保護膜 １２ バンプ金属 １３ ベースバンプ １４ エミッタバンプ １５ ベースバンプ開口部 １６ エミッタバンプ開口部 １７ 第二Ａｌ電極 １８ 凸状体 １９ 裏面電極 ２０ 複合バンプ ２１ コレクタ開口部 ２２ コレクタバンプ ２３ ケース ２４ 半田 ２５ アノード電極 ２６ プリント基板 ２７ 絶縁壁 ２８ カソード電極 ２９ 脱気口 ３０ 電極板 ３１ 電極板 ３２ バネ ３３ アノード開口部 ３４ アノード領域 ３５ Ａｌ電極 ３６ 多層金属膜 ３７ 電極パッド ３８ 接着剤 ３９ 第二Ａｌ電極 ４０ 複合バンプ ４１ 封止部
Claims (9)
- 【請求項１】半導体の一方の主面の電極部に、弾性率の
小さい物質からなる凸状体と、弾性率が大きく、膨張係
数の近い金属膜でその凸状体を覆つた複合バンプを有す
ることを特徴とするバンプ付き半導体装置。 - 【請求項２】凸状体がポリイミド樹脂であることを特徴
とする請求項１に記載のバンプ付き半導体装置。 - 【請求項３】凸状体を覆う金属膜がＡｌ−Ｓｉ合金であ
ることを特徴とする請求項１または２に記載のバンプ付
き半導体装置。 - 【請求項４】凸状体を覆う金属膜が半田付けできる多層
の金属膜であることを特徴とする請求項１ないし３のい
ずれかに記載のバンプ付き半導体装置。 - 【請求項５】半導体の裏面に半田付けできる多層の金属
膜を有することを特徴とする請求項１ないし４のいずれ
かに記載のバンプ付き半導体装置。 - 【請求項６】半導体の両面に複合バンプを有することを
特徴とする請求項１ないし４のいずれかに記載のバンプ
付き半導体装置。 - 【請求項７】一つの電極内に多数の複合バンプを有する
ことを特徴とする請求項１ないし６のいずれかに記載の
バンプ付き半導体装置。 - 【請求項８】複合バンプと圧接される電極板を有するこ
とを特徴とする請求項１ないし７のいずれかに記載のバ
ンプ付き半導体装置。 - 【請求項９】定量吐出器により、半導体上にポリイミド
樹脂を吐出し、凸状体を形成することを特徴とする請求
項２に記載のバンプ付き半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP609895A JP3261912B2 (ja) | 1995-01-19 | 1995-01-19 | バンプ付き半導体装置およびその製造方法 |
| SE9600180A SE9600180L (sv) | 1995-01-19 | 1996-01-18 | Halvledaranordning med en kompositbula för kontaktering och ett förfarande för tillverkning därav |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP609895A JP3261912B2 (ja) | 1995-01-19 | 1995-01-19 | バンプ付き半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195397A true JPH08195397A (ja) | 1996-07-30 |
| JP3261912B2 JP3261912B2 (ja) | 2002-03-04 |
Family
ID=11629041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP609895A Expired - Fee Related JP3261912B2 (ja) | 1995-01-19 | 1995-01-19 | バンプ付き半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3261912B2 (ja) |
| SE (1) | SE9600180L (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10126296A1 (de) * | 2001-05-30 | 2002-12-12 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements sowie elektronisches Bauelement |
| JP2005123268A (ja) * | 2003-10-14 | 2005-05-12 | Seiko Epson Corp | 光素子およびその製造方法、光素子と実装基板との実装構造、光素子と実装基板との実装方法、光モジュール、ならびに光伝達装置 |
| JP2005340761A (ja) * | 2004-04-27 | 2005-12-08 | Seiko Epson Corp | 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器 |
| US7098127B2 (en) | 2002-12-02 | 2006-08-29 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| JP2010093674A (ja) * | 2008-10-10 | 2010-04-22 | Epson Toyocom Corp | 圧電デバイス及び圧電基板の製造方法 |
| EP1883960A4 (en) * | 2005-05-04 | 2011-10-26 | Texas Instruments Inc | SEMICONDUCTOR COMPONENT WITH REDUCED METAL LAYER LOAD |
| CN109244122A (zh) * | 2018-08-28 | 2019-01-18 | 全球能源互联网研究院有限公司 | 半导体器件及其制备方法 |
| EP3846221A4 (en) * | 2018-08-28 | 2022-08-24 | Global Energy Interconnection Research Institute Co., Ltd | SEMICONDUCTOR DEVICE AND METHOD OF PRODUCTION THEREOF, AND FAST DIODE AND METHOD OF PRODUCTION THEREOF |
-
1995
- 1995-01-19 JP JP609895A patent/JP3261912B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-18 SE SE9600180A patent/SE9600180L/xx not_active Application Discontinuation
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10126296B4 (de) * | 2001-05-30 | 2008-04-17 | Qimonda Ag | Verfahren zur Herstellung eines elektronischen Bauelements |
| DE10126296A1 (de) * | 2001-05-30 | 2002-12-12 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements sowie elektronisches Bauelement |
| US7795129B2 (en) | 2002-12-02 | 2010-09-14 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US9362246B2 (en) | 2002-12-02 | 2016-06-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US7098127B2 (en) | 2002-12-02 | 2006-08-29 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US7132749B2 (en) | 2002-12-02 | 2006-11-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| JP2005123268A (ja) * | 2003-10-14 | 2005-05-12 | Seiko Epson Corp | 光素子およびその製造方法、光素子と実装基板との実装構造、光素子と実装基板との実装方法、光モジュール、ならびに光伝達装置 |
| US8142602B2 (en) | 2004-04-27 | 2012-03-27 | Seiko Epson Corporation | Method for mounting semiconductor device |
| JP2005340761A (ja) * | 2004-04-27 | 2005-12-08 | Seiko Epson Corp | 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器 |
| EP1883960A4 (en) * | 2005-05-04 | 2011-10-26 | Texas Instruments Inc | SEMICONDUCTOR COMPONENT WITH REDUCED METAL LAYER LOAD |
| JP2010093674A (ja) * | 2008-10-10 | 2010-04-22 | Epson Toyocom Corp | 圧電デバイス及び圧電基板の製造方法 |
| CN109244122A (zh) * | 2018-08-28 | 2019-01-18 | 全球能源互联网研究院有限公司 | 半导体器件及其制备方法 |
| EP3846221A4 (en) * | 2018-08-28 | 2022-08-24 | Global Energy Interconnection Research Institute Co., Ltd | SEMICONDUCTOR DEVICE AND METHOD OF PRODUCTION THEREOF, AND FAST DIODE AND METHOD OF PRODUCTION THEREOF |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3261912B2 (ja) | 2002-03-04 |
| SE9600180D0 (sv) | 1996-01-18 |
| SE9600180L (sv) | 1996-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8193035B2 (en) | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud bumps | |
| US4494688A (en) | Method of connecting metal leads with electrodes of semiconductor device and metal lead therefore | |
| KR100315030B1 (ko) | 반도체패키지의제조방법 | |
| KR100772920B1 (ko) | 솔더 범프가 형성된 반도체 칩 및 제조 방법 | |
| JPH04326534A (ja) | 半導体装置のチップボンディング方法 | |
| JP2007317979A (ja) | 半導体装置の製造方法 | |
| JP3261912B2 (ja) | バンプ付き半導体装置およびその製造方法 | |
| TWI223425B (en) | Method for mounting passive component on wafer | |
| JP3931749B2 (ja) | 突起電極を有する半導体装置の製造方法 | |
| US20050067700A1 (en) | Semiconductor device and method of manufacturing the same | |
| WO2006070808A1 (ja) | 半導体チップおよびその製造方法、半導体チップの電極構造およびその形成方法、ならびに半導体装置 | |
| TW558782B (en) | Fabrication method for strengthened flip-chip solder bump | |
| JP3259562B2 (ja) | バンプ付き半導体装置の製造方法 | |
| JP2004063804A (ja) | 半導体装置、積層型半導体装置およびそれらの製造方法 | |
| JPH0793341B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11186309A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3548814B2 (ja) | 突起電極の構造およびその形成方法 | |
| JP4668608B2 (ja) | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 | |
| JP2000040715A (ja) | フリップチップ実装型半導体装置およびフリップチップ実装型半導体装置の製造方法 | |
| JP3635151B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH1174298A (ja) | はんだバンプの形成方法 | |
| TW419712B (en) | Method of wafer level package and structure thereof | |
| JPH07249627A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JP5278287B2 (ja) | 半導体装置の製造方法 | |
| JPH04213832A (ja) | 半田バンプ電極を有する半導体素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |