JPH08201448A - Period measuring/determining apparatus - Google Patents
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- JPH08201448A JPH08201448A JP7028694A JP2869495A JPH08201448A JP H08201448 A JPH08201448 A JP H08201448A JP 7028694 A JP7028694 A JP 7028694A JP 2869495 A JP2869495 A JP 2869495A JP H08201448 A JPH08201448 A JP H08201448A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、周期計測判定装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cycle measuring and judging device.
【０００２】[0002]
【従来の技術】従来、例えば磁気カードリーダー等の記
録再生装置においては、アナログ信号に対して、例えば
Ｆという周波数と２Ｆという周波数を使ってデータを記
憶する方法が一般的に知られている。この装置にあって
は、アナログ信号のピークを検出し波形整形したデジタ
ル信号１（図３参照）を、その波形整形したデジタル信
号から生成したリードクロックにより監視する方法が採
用されている。2. Description of the Related Art Conventionally, in a recording / reproducing apparatus such as a magnetic card reader, a method of storing data by using a frequency of F and a frequency of 2F for an analog signal is generally known. This apparatus employs a method of detecting a peak of an analog signal and monitoring a waveform-shaped digital signal 1 (see FIG. 3) with a read clock generated from the waveform-shaped digital signal.
【０００３】すなわち、デジタル変換した信号のエッジ
が来ると、測定リードクロックの例えばＴ0 ／（１＋
α）周期の１ショットを叩き、このＴ0 ／（１＋α）間
にデジタル変換した信号のエッジがある場合には、デジ
タル変換した信号の周波数が２Ｆであると判断して
“１”を出力して次のデジタル変換した信号のエッジで
１ショットを叩き、Ｔ0 ／（１＋α）間にデジタル変換
した信号のエッジがない場合には、デジタル変換した信
号の周波数が１Ｆであると判断して“０”を出力して次
のデジタル変換した信号のエッジで１ショットを叩くよ
うになっている。なお、Ｔ0 は理想的な周期（ビットイ
ンターバル）、Ｔ0 ／（１＋α）は閾値である（但し０
＜α＜１）。That is, when the edge of the digitally converted signal comes, for example, T 0 / (1+) of the measurement read clock.
If one edge of the α) cycle is hit and there is an edge of the digitally converted signal between T 0 / (1 + α), it is determined that the frequency of the digitally converted signal is 2F and “1” is output. Then, one shot is hit with the edge of the next digitally converted signal, and when there is no edge of the digitally converted signal between T 0 / (1 + α), it is determined that the frequency of the digitally converted signal is 1F and “ 0 "is output and one shot is hit at the edge of the next digitally converted signal. Note that T 0 is an ideal cycle (bit interval), and T 0 / (1 + α) is a threshold value (where 0
<Α <1).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、例えば
ｎ番目の周期をＴn 、ｎ＋１番目の周期をＴn+1 とした
場合に、例えば書き込み品質等の悪化によりピークシフ
ト現象が発生し、Ｔn が“１”であった場合のＴn ／２
にあるべき信号がＴ0 ／（１＋α）より僅かに大きくな
るようにアナログ信号がシフトすると、本来測定リード
クロックにより“１，０”と出力されなければならない
データが“０，１”と出力されてしまい、図３のデジタ
ル信号２のように誤読する可能性がある。However, when, for example, the n-th cycle is T n and the (n + 1) -th cycle is T n + 1 , a peak shift phenomenon occurs due to deterioration of the writing quality, and T n T n / 2 when is "1"
When the analog signal is shifted so that the signal that should be at T 0 / (1 + α) becomes slightly larger than T 0 / (1 + α), the data that should be output as “1,0” by the measurement read clock is output as “0,1”. Therefore, there is a possibility of misreading like the digital signal 2 in FIG.
【０００５】ここで、データのセキュリティー手段とし
て、水平パリティーチェックや垂直パリティーチェック
が知られている。ここで、例えば上述のように、一のフ
レームにおいて、“１，０”を“０，１”とした場合に
は、水平パリティーチェックには掛からないが、垂直パ
リティーチェックには掛かるので問題はない。しかしな
がら、一のフレームにおいて、“１，０”を“０，１”
とし、且つ他のフレームの同列において、“０，１”を
“１，０”とした場合には、水平及び垂直パリティーチ
ェックの何れにも掛からないことから、誤読する可能性
があり、例えば誤取引が行われてしまうこともあるので
問題となる。Here, horizontal parity check and vertical parity check are known as data security means. Here, for example, as described above, when “1,0” is set to “0,1” in one frame, the horizontal parity check does not occur, but the vertical parity check does not cause any problem. . However, in one frame, "1,0" becomes "0,1"
If "0,1" is set to "1,0" in the same column of another frame, neither horizontal nor vertical parity check is performed, which may cause misreading. It is a problem because transactions may be made.
【０００６】そこで本発明は、例えば磁気カードリーダ
ー等の記録再生装置における誤読を検出でき、装置の信
頼性を向上できる周期計測判定装置を提供することを目
的とする。Therefore, an object of the present invention is to provide a period measuring / judging device capable of detecting erroneous reading in a recording / reproducing device such as a magnetic card reader and improving the reliability of the device.
【０００７】[0007]
【課題を解決するための手段】第１手段の周期計測判定
装置は上記目的を達成するために、測定リードクロック
の隣合う周期の差を検出する検出手段と、この検出手段
により検出された周期差と所定の閾値との大小を判定し
エラーを検出する判定手段と、を具備した。In order to achieve the above-mentioned object, the cycle measuring and judging device of the first means detects a difference between adjacent cycles of measurement read clocks, and a cycle detected by this detecting means. The determination means for determining the difference between the difference and the predetermined threshold value to detect an error is provided.
【０００８】第２手段の周期計測判定装置は、上記目的
を達成するために、上記第１手段に加えて、検出手段
を、基本クロックを発生する基本クロック発生器と、該
基本クロック発生器が発生する基本クロックを計数する
カウンタと、測定リードクロックが入力されたタイミン
グにおける前記カウンタの計数値をラッチする第１のラ
ッチ手段と、１つ前の前記測定リードクロックが入力さ
れたタイミングにおける前記カウンタの計数値をラッチ
する第２のラッチ手段と、前記第１のラッチ手段と前記
第２のラッチ手段とにラッチされた計数値の差を演算す
る演算手段と、から構成した。In order to achieve the above object, the cycle measuring and determining apparatus of the second means includes, in addition to the first means, a detecting means, a basic clock generator for generating a basic clock, and a basic clock generator. A counter for counting the generated basic clock, first latch means for latching the count value of the counter at the timing when the measurement read clock is input, and the counter at the timing when the immediately preceding measurement read clock is input. The second latch means for latching the count value of 1 and the calculating means for calculating the difference between the count values latched by the first latch means and the second latch means.
【０００９】第３手段の周期計測判定装置は上記目的を
達成するために、上記第２手段に加えて、第１及び第２
のラッチ手段と演算手段との間に、第１のラッチ手段に
ラッチされた計数値と第２のラッチ手段にラッチされた
計数値とを大小比較する比較手段と、この比較手段の大
小比較結果に従って演算手段の演算結果が常に正の値と
なるように、第１のラッチ手段にラッチされた計数値と
第２のラッチ手段にラッチされた計数値とをセレクトし
て入力するデータセレクトと、を具備した。In order to achieve the above-mentioned object, the cycle measuring and judging apparatus of the third means is, in addition to the above-mentioned second means, the first and second means.
Comparing means for comparing the count value latched by the first latch means and the count value latched by the second latch means between the latch means and the computing means, and the magnitude comparison result of this comparing means. And a data select for selecting and inputting the count value latched by the first latch means and the count value latched by the second latch means so that the calculation result of the calculation means always has a positive value. Equipped.
【００１０】[0010]
【作用】このような第１手段における周期計測判定装置
によれば、検出手段により測定リードクロックの隣合う
周期の差が検出され、判定手段により該検出手段により
検出された周期差と所定の閾値との大小が判定され、こ
の判定結果に基づいて、例えばピークシフト等による読
み取りエラーが検出される。According to the cycle measuring / judging device in the first means, the detecting means detects the difference between the adjacent cycles of the measurement read clocks, and the judging means detects the difference between the cycle and the predetermined threshold value. Is determined, and a reading error due to, for example, peak shift is detected based on the determination result.
【００１１】また、第２手段における周期計測判定装置
によれば、基本クロック発生器により基本クロックが発
生され、カウンタにより該基本クロック発生器が発生し
た基本クロックが計数される。また、第１のラッチ手段
により測定リードクロックが入力されたタイミングにお
けるカウンタの計数値がラッチされ、第２のラッチ手段
により１つ前の測定リードクロックが入力されたタイミ
ングにおけるカウンタの計数値がラッチされる。さら
に、演算手段により第１のラッチ手段と第２のラッチ手
段とにラッチされた計数値の差が演算されて、測定リー
ドクロックの隣合う周期の差が検出される。Further, according to the period measurement / judgment device in the second means, the basic clock is generated by the basic clock generator, and the basic clock generated by the basic clock generator is counted by the counter. Also, the count value of the counter at the timing when the measurement read clock is input is latched by the first latch means, and the count value of the counter at the timing when the immediately preceding measurement read clock is input is latched by the second latch means. To be done. Furthermore, the difference between the count values latched by the first latch means and the second latch means is calculated by the calculating means, and the difference between adjacent periods of the measured read clocks is detected.
【００１２】また、第３手段における周期計測判定装置
によれば、比較手段により第１のラッチ手段にラッチさ
れた計数値と第２のラッチ手段にラッチされた計数値と
の大小が比較され、データセレクトにより該比較手段の
大小比較結果に従って第１のラッチ手段にラッチされた
計数値と第２のラッチ手段にラッチされた計数値とがセ
レクトして入力され、演算手段の演算結果が常に正の値
にされる。Further, according to the cycle measuring and judging device in the third means, the magnitude of the count value latched by the first latch means and the count value latched by the second latch means by the comparing means is compared. The count value latched by the first latch means and the count value latched by the second latch means are selected and input by the data select according to the magnitude comparison result of the comparison means, and the calculation result of the calculation means is always positive. Is set to the value of.
【００１３】[0013]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。先ず、図１を参照しながら本発明の周期計測判定
装置の原理について説明する。本発明装置にあっては、
検出手段１により前述した測定リードクロックの隣合う
周期の差を検出し、判定手段２により該検出手段１によ
り検出した周期差と所定の閾値との大小を判定するよう
になっている。Embodiments of the present invention will be described below with reference to the drawings. First, the principle of the cycle measurement determining apparatus of the present invention will be described with reference to FIG. In the device of the present invention,
The detecting means 1 detects the difference between the adjacent cycles of the measurement read clocks, and the judging means 2 judges the magnitude of the cycle difference detected by the detecting means 1 and a predetermined threshold value.
【００１４】ここで、従来技術で説明したように、ｎ番
目の周期をＴn 、ｎ＋１番目の周期をＴn+1 とした場合
に、Ｔn が例えば“１”であった場合のＴn ／２にある
べきピーク信号Ｔa がＴ0 ／（１＋α）より僅かに大き
く、Ｔn+1 ／２＞Ｔ0 ／（１＋α）の場合、つまり
“０”の時に読み取りエラーとなることから、 Ｔn+1 ’＞Ｔn ’（１＋α） または、 Ｔn+1 ’＜Ｔn ’／（１＋α） の時に読み取りエラーとなる可能性が強い。[0014] Here, as described in the prior art, the n-th period when T n, n + 1 th cycles is T n + 1, where T n is, for example, a "1" T n Since the peak signal T a that should be at / 2 is slightly larger than T 0 / (1 + α) and T n + 1/2> T 0 / (1 + α), that is, when "0", a read error occurs. When Tn + 1 '> Tn ' (1 + α) or Tn + 1 '< Tn ' / (1 + α), there is a strong possibility that a read error will occur.
【００１５】すなわち、ΔＴ＝｜Ｔn+1 ’−Ｔn ’｜≧
（１＋β）Ｔ0 −Ｔ0の時に読み取りエラーとなる可能
性が強い。ここで、（１＋β）Ｔ0 −Ｔ0 ＝β・Ｔ0 は
閾値。なお、βは検出用閾値（０＜β＜１）であり、α
＝βの必要はない。That is, ΔT = | T n + 1 '-T n ' | ≧
There is a strong possibility that a reading error will occur when (1 + β) T 0 −T 0 . Here, (1 + β) T 0 −T 0 = β · T 0 is a threshold value. Note that β is a detection threshold (0 <β <1), and α
There is no need for = β.
【００１６】従って、判定手段２において、検出手段１
により検出した測定リードクロックの隣合う周期の差と
所定の閾値βＴ0 との大小を比較し、ΔＴ＝｜Ｔn+1 ’
−Ｔn ’｜≧βＴ0 の場合に、読み取りエラーを起こし
ている可能性があるとして、例えばアラームを発生して
そのエラーを知らしめるようになっている。Therefore, in the judging means 2, the detecting means 1
By comparing the difference between the adjacent periods of the measured read clock detected by the above and the predetermined threshold value βT 0 , ΔT = | T n + 1 '
In the case of −T n ′ | ≧ βT 0 , it is determined that a read error may have occurred, and an alarm is generated to inform the error, for example.
【００１７】ところで、検出手段１は、例えば図１に示
されるように構成することができる。この実施例にあっ
ては、基本クロック発生器３が所定の周波数の基本クロ
ック（サンプリング用クロック）を発生し、ｎビットカ
ウンタ４に供給している。ｎビットカウンタ４はこの基
本クロックを計数し、第１のラッチ手段５に供給してい
る。ｎビットカウンタ４は、測定リードクロックパルス
をディレイ回路８により遅延した信号によりクリアされ
る。By the way, the detecting means 1 can be constructed, for example, as shown in FIG. In this embodiment, the basic clock generator 3 generates a basic clock (sampling clock) having a predetermined frequency and supplies it to the n-bit counter 4. The n-bit counter 4 counts this basic clock and supplies it to the first latch means 5. The n-bit counter 4 is cleared by the signal obtained by delaying the measurement read clock pulse by the delay circuit 8.
【００１８】第１のラッチ手段５の出力は、さらに第２
のラッチ手段６によりラッチされる。第１のラッチ手段
５及び第２のラッチ手段６のクロックとしては、測定リ
ードクロックパルスが供給されている。すなわち、第１
の測定リードクロックパルスによって、ｎビットカウン
タ４の出力が第１のラッチ手段５によりラッチされ、第
２の測定リードクロックパルスによって、第１の測定リ
ードクロックパルスでラッチされた第１のラッチ手段５
のデータＡが第２のラッチ手段６によりラッチされる。
従って、第１のラッチ手段５にあっては、ｎビットカウ
ンタ４の新しい周期のデータＡがラッチされ、第２のラ
ッチ手段６にあっては、１つだけ古いデータ（１つ手前
の周期のデータ）Ｂがラッチされていくようになってい
る。The output of the first latch means 5 is the second
It is latched by the latch means 6 of. A measurement read clock pulse is supplied as a clock for the first latch means 5 and the second latch means 6. That is, the first
The output of the n-bit counter 4 is latched by the first latch means 5 according to the measurement read clock pulse of 1 and the first latch means 5 is latched with the first measurement read clock pulse by the second measurement read clock pulse.
Data A is latched by the second latch means 6.
Therefore, in the first latch means 5, the data A of the new cycle of the n-bit counter 4 is latched, and in the second latch means 6, only the one old data (the cycle of the immediately preceding cycle). Data) B is being latched.
【００１９】該第１のラッチ手段５のデータＡと第２の
ラッチ手段６のデータＢとは演算手段７に供給され、演
算（Ａ−Ｂ）がなされる。すなわち、演算手段７におい
て、測定リードクロックパルスの新しい周期と１つ手前
の周期との差ΔＴが演算される。The data A of the first latch means 5 and the data B of the second latch means 6 are supplied to the arithmetic means 7 and arithmetic (AB) is performed. That is, the calculating means 7 calculates the difference ΔT between the new cycle of the measurement read clock pulse and the cycle immediately before.
【００２０】そして、上述のように、判定手段２におい
て、ΔＴと所定の閾値との比較がなされ、読み取りエラ
ーの有無が判定される。なお、この装置にあっては、Δ
Ｔが負になることがあるので、判定手段２に、例えばＣ
ＰＵ等のソフトウェアや大規模なハードウェアの付加が
必要となる。Then, as described above, the determination means 2 compares ΔT with a predetermined threshold value to determine the presence or absence of a read error. In addition, in this device, Δ
Since T may become negative, for example, C
It is necessary to add software such as PU and large-scale hardware.
【００２１】このように、本実施例においては、検出手
段１により測定リードクロックの隣合う周期の差を検出
し、判定手段２により該検出手段１により検出した周期
差と所定の閾値（１＋β）Ｔ0 −Ｔ0 ＝βＴ0 との大小
を判定し、この判定結果に基づいて、例えばピークシフ
ト等による読み取りエラーを検出するよう構成している
ので、例えば磁気カードリーダー等の記録再生装置にお
いてパリティーチェックに掛からない誤読を検出できる
ようになっており、装置の信頼性を向上することが可能
となっている。As described above, in the present embodiment, the detecting means 1 detects the difference between the adjacent periods of the measurement read clocks, and the judging means 2 detects the difference between the period detected by the detecting means 1 and a predetermined threshold value (1 + β). Since the magnitude of T 0 −T 0 = βT 0 is determined and a reading error due to, for example, peak shift is detected based on the determination result, parity is used in a recording / reproducing device such as a magnetic card reader. It is possible to detect erroneous readings that do not require checking, and it is possible to improve the reliability of the device.
【００２２】図２は本発明の他の実施例における周期計
測判定装置を表した構成図であり、先の実施例と同一な
ものに関しては同一符号が付してあり、重複を避けるた
めに、ここでの説明は省略する。FIG. 2 is a block diagram showing a cycle measuring / judging device in another embodiment of the present invention. The same parts as those in the previous embodiment are designated by the same reference numerals, and in order to avoid duplication, The description here is omitted.
【００２３】この実施例の周期計測判定装置にあって
は、検出手段１１を構成する第１及び第２のラッチ手段
５，６と演算手段７との間に、第１のラッチ手段５にラ
ッチした計数値と第２のラッチ手段６にラッチした計数
値との大小を比較する比較手段９と、この比較手段９の
大小比較結果に従って第１のラッチ手段５にラッチした
計数値と第２のラッチ手段６にラッチした計数値とをセ
レクトして入力し、演算手段７の演算結果を常に正の値
とするデータセレクト１０と、が設けられている。In the cycle measuring / judging device of this embodiment, the first latching means 5 latches between the computing means 7 and the first and second latching means 5, 6 constituting the detecting means 11. Comparing means 9 for comparing the magnitude of the counted value and the counted value latched in the second latch means 6, and the counted value latched in the first latch means 5 according to the magnitude comparison result of this comparing means 9 and the second There is provided a data select 10 for selecting and inputting the latched count value in the latch means 6 and for always making the calculation result of the calculation means 7 a positive value.
【００２４】従って、演算手段７における演算（Ａ−
Ｂ）の演算結果は常に正の値となるΔＴ＝｜Ｔn+1 ’−
Ｔn ’｜となり、判定手段１２にあっては、｜Ｔn+1 ’
−Ｔn’｜≧（１＋β）Ｔ0 −Ｔ0 ＝βＴ0 の比較がな
されるようになっている。Therefore, the calculation (A-
The calculation result of B) is always a positive value ΔT = | T n + 1 '-
T n '|, and in the judging means 12, | T n + 1 '
A comparison of −T n '| ≧ (1 + β) T 0 −T 0 = βT 0 is made.
【００２５】すなわち、判定手段１２に、例えばＣＰＵ
等のソフトウェアや大規模なハードウェアを付加する必
要がなく、先の実施例効果に加えて、装置の高速化を図
ることが可能となっている。That is, the determination means 12 includes, for example, a CPU
It is not necessary to add software such as the above and large-scale hardware, and it is possible to increase the speed of the device in addition to the effects of the previous embodiment.
【００２６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変形可能であるというのはいうまでもなく、例え
ば、測定リードクロックの隣合う周期の差を検出する検
出手段１，１１の構成は上記実施例のものに限定される
ものではない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say, for example, the configurations of the detecting means 1 and 11 for detecting the difference between the adjacent periods of the measurement read clocks are not limited to those in the above embodiment.
【００２７】[0027]
【発明の効果】以上述べたように、第１発明の周期計測
判定装置によれば、検出手段により測定リードクロック
の隣合う周期の差を検出し、判定手段により該検出手段
により検出した周期差と所定の閾値との大小を判定し、
この判定結果に基づいて、例えばピークシフト等による
読み取りエラーを検出するよう構成したものであるか
ら、例えば磁気カードリーダー等の記録再生装置におい
てパリティーチェックに掛からない誤読を検出でき、装
置の信頼性を向上することが可能となる。As described above, according to the cycle measuring and judging apparatus of the first invention, the detecting means detects the difference between adjacent cycles of the measurement read clocks, and the judging means detects the cycle difference. And the size of the predetermined threshold,
Since it is configured to detect a read error due to, for example, peak shift based on this determination result, it is possible to detect an erroneous reading that does not require a parity check in a recording / reproducing device such as a magnetic card reader, thereby improving the reliability of the device. It is possible to improve.
【００２８】また、第２発明の周期計測判定装置によれ
ば、第１発明に加えて、基本クロック発生器により基本
クロックを発生し、カウンタにより該基本クロック発生
器が発生した基本クロックを計数し、第１のラッチ手段
により測定リードクロックを入力したタイミングにおけ
るカウンタの計数値をラッチし、第２のラッチ手段によ
り１つ前の測定リードクロックを入力したタイミングに
おけるカウンタの計数値をラッチし、演算手段により第
１のラッチ手段と第２のラッチ手段とにラッチした計数
値の差を演算して、測定リードクロックの隣合う周期の
差を検出するよう構成したものであるから、第１発明と
同様な効果を得ることができる。According to the cycle measuring and judging apparatus of the second invention, in addition to the first invention, the basic clock generator generates the basic clock, and the counter counts the basic clock generated by the basic clock generator. , The first latch means latches the counter count value at the timing when the measurement read clock is input, and the second latch means latches the counter count value at the timing when the immediately preceding measurement read clock is input, and calculates The means for calculating the difference between the count values latched by the first latch means and the second latch means by the means to detect the difference between the adjacent periods of the measured read clocks. Similar effects can be obtained.
【００２９】また、第３発明の周期計測判定装置によれ
ば、第２発明に加えて、比較手段により第１のラッチ手
段にラッチした計数値と第２のラッチ手段にラッチした
計数値との大小を比較し、データセレクトにより該比較
手段の大小比較結果に従って第１のラッチ手段にラッチ
した計数値と第２のラッチ手段にラッチした計数値とを
セレクトして入力し、演算手段の演算結果を常に正の値
になるよう構成したものであるから、第２発明に比し
て、例えば判定手段にＣＰＵ等のソフトウェアや大規模
なハードウェアが不要となり、第２発明より装置の高速
化を図ることが可能となる。According to the cycle measuring and judging apparatus of the third invention, in addition to the second invention, the count value latched by the first latch means by the comparing means and the count value latched by the second latch means are provided. The magnitudes are compared, and the count value latched in the first latch means and the count value latched in the second latch means are selected and input according to the magnitude comparison result of the comparing means by data selection, and the calculation result of the computing means Is configured to always have a positive value, the software such as a CPU or large-scale hardware is not required for the determination means, compared to the second invention, and the device can be faster than the second invention. It is possible to plan.
【図１】本発明の一実施例における周期計測判定装置を
表した構成図である。FIG. 1 is a configuration diagram showing a cycle measurement determination device according to an embodiment of the present invention.
【図２】本発明の他の実施例における周期計測判定装置
を表した構成図である。FIG. 2 is a configuration diagram showing a cycle measurement determination device according to another embodiment of the present invention.
【図３】従来技術を説明するためのタイミングチャート
である。FIG. 3 is a timing chart for explaining a conventional technique.
１，１１ 検出手段 ２，１２ 判定手段 ３ 基本クロック発生器 ４ カウンタ ５ 第１のラッチ手段 ６ 第２のラッチ手段 ７ 演算手段 ９ 比較手段 １０ データセレクト 1, 11 Detecting Means 2, 12 Judging Means 3 Basic Clock Generator 4 Counter 5 First Latch Means 6 Second Latch Means 7 Arithmetic Means 9 Comparison Means 10 Data Select
Claims (3)
検出する検出手段と、 この検出手段により検出された周期差と所定の閾値との
大小を判定しエラーを検出する判定手段と、 を具備した周期計測判定装置。1. A detection means for detecting a difference between adjacent periods of the measurement read clocks, and a determination means for determining the size of the period difference detected by the detection means and a predetermined threshold to detect an error. Periodic measurement determination device.
て、 検出手段は、 基本クロックを発生する基本クロック発生器と、 該基本クロック発生器が発生する基本クロックを計数す
るカウンタと、 測定リードクロックが入力されたタイミングにおける前
記カウンタの計数値をラッチする第１のラッチ手段と、 １つ前の前記測定リードクロックが入力されたタイミン
グにおける前記カウンタの計数値をラッチする第２のラ
ッチ手段と、 前記第１のラッチ手段と前記第２のラッチ手段とにラッ
チされた計数値の差を演算する演算手段と、 からなることを特徴とする周期計測判定装置。2. The cycle measurement determining apparatus according to claim 1, wherein the detecting means includes a basic clock generator that generates a basic clock, a counter that counts the basic clock generated by the basic clock generator, and a measurement read clock. First latching means for latching the count value of the counter at the timing when is input, and second latch means for latching the count value of the counter at the timing when the previous measurement read clock is input, A cycle measurement determination device comprising: a calculation unit that calculates a difference between the count values latched by the first latch unit and the second latch unit.
て、 第１及び第２のラッチ手段と演算手段との間に、 第１のラッチ手段にラッチされた計数値と第２のラッチ
手段にラッチされた計数値とを大小比較する比較手段
と、 この比較手段の大小比較結果に従って演算手段の演算結
果が常に正の値となるように、第１のラッチ手段にラッ
チされた計数値と第２のラッチ手段にラッチされた計数
値とをセレクトして入力するデータセレクトと、 を具備した周期計測判定装置。3. The cycle measurement determining apparatus according to claim 2, wherein the count value latched by the first latch means and the second latch means are provided between the first and second latch means and the computing means. Comparing means for comparing the latched count value with each other, and a count value latched by the first latch means with a first value so that the calculation result of the calculating means always has a positive value in accordance with the comparison result of the comparing means. 2. A cycle measurement determination device comprising: a data select for selecting and inputting the count value latched by the second latch means.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028694A JPH08201448A (en) | 1995-01-25 | 1995-01-25 | Period measuring/determining apparatus |
| KR1019950056243A KR960029977A (en) | 1995-01-25 | 1995-12-26 | Read Error Detection Device |
| GB9601457A GB2297420B (en) | 1995-01-25 | 1996-01-25 | Read error detecting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028694A JPH08201448A (en) | 1995-01-25 | 1995-01-25 | Period measuring/determining apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08201448A true JPH08201448A (en) | 1996-08-09 |
Family
ID=12255595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028694A Pending JPH08201448A (en) | 1995-01-25 | 1995-01-25 | Period measuring/determining apparatus |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH08201448A (en) |
| KR (1) | KR960029977A (en) |
| GB (1) | GB2297420B (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930217A (en) * | 1982-08-06 | 1984-02-17 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Demodulator having error detection mechanism |
-
1995
- 1995-01-25 JP JP7028694A patent/JPH08201448A/en active Pending
- 1995-12-26 KR KR1019950056243A patent/KR960029977A/en not_active Ceased
-
1996
- 1996-01-25 GB GB9601457A patent/GB2297420B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9601457D0 (en) | 1996-03-27 |
| KR960029977A (en) | 1996-08-17 |
| GB2297420B (en) | 1997-04-02 |
| GB2297420A (en) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991217 |