JPH08201481A

JPH08201481A - 半導体集積回路

Info

Publication number: JPH08201481A
Application number: JP7011597A
Authority: JP
Inventors: Shunichi Takagaki; 俊一高垣
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】故障診断のためのスキャン・パス設計になって
おり且つ同期的に動作する半導体集積回路であって、内
部クロックと同等の高周波でディレイ・パルス試験を行
なえる半導体集積回路を提供する。【構成】比較的低周波のクロック信号を外部から入力し
て、入力クロックに基づいて半導体集積回路の通常動作
時と同じ比較的高周波のクロック信号を内部のクロック
発生部（例えばＰＬＬ回路）で発生して、内部クロック
信号の周期と同じ遅延幅をもつディレイ・パルスを生成
するようにした。したがって、該ディレイ・パルスをタ
イミングとしてスキャン・パス試験すれば、半導体集積
回路の通常の動作と同じＡＣ的な試験を行なえるので、
クロック・スキューの問題も充分検証することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、内部に試験回路を含む
半導体集積回路に係り、特に、故障診断のためのスキャ
ン・パス設計になっている順序回路を含む同期型の半導
体集積回路に関する。更に詳しくは、本発明は、スキャ
ン・パス（Scan Path）設計された同期型の半導体集積
回路であって、内部クロックと同等の高周波でディレイ
・パルス（Delay Pulse）試験を行なえる半導体集積回
路に関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、ゲート・アレイ
（Gate Array）などのＡＳＩＣ（Application Specific
Integrated Circuit：特殊用途ＩＣ）を用いた半導体
集積回路が広範に普及してきた。

【０００３】半導体集積回路は、通常、多数のプロセス
（露光・成膜工程や、切断，マウンティング，ボンディ
ング（接続），シーリング（封止）などの組立工程な
ど）を経て製造されるゆえ、製造コストは当然高くつ
く。不良や欠陥のあるウェーハやチップを次工程に流し
ていてはコストの浪費になる。したがって、各プロセス
毎にチップが正常に動作するか否かをテストすることに
よって、製造プロセスの早い段階で不良ウェーハ／不良
チップを見つけ出して修正し又は除去する必要がある。
このテストは、一般には、テスト・パターン（検査系
列）を入力するとともに、入力された各テスト・パター
ンに対して正常な出力パターン（すなわち期待値）が得
られたかどうかをチェックすることによって行なう。な
お、テスト・パターンは、外部の試験装置（ＬＳＩテス
ター）のプローブをチップ上のＩ／Ｏパッドに押し当て
ることによって、チップに供給され且つ読み取られる。

【０００４】半導体集積回路は、組合せ回路（すなわ
ち、ＯＲ，ＡＮＤ，ＮＯＴゲートなどのように、回路の
出力がその時点の入力のみによって定まる回路）と、順
序回路（すなわち、フリップ・フロップ（ラッチともい
う）などのように、その時点の入力だけでなく過去の入
力（若しくは内部状態）に依存して出力が定まる回路）
とで構成されていると把えることができる。半導体集積
回路のうちの組合せ回路部分の動作確認テストは比較的
容易である。何故ならば、組合せ回路は、入力データと
期待値との因果関係が簡明で解析が容易であるととも
に、入力と同時に出力が得られるので検査サイクルが短
くて済むからである。これに対して、順序回路のテスト
は容易ではない。何故ならば、順序回路は、同じ入力パ
ターンであっても既に保持している内部状態との組合せ
によって出力が変わるため、テスト・パターンは複雑且
つ長大になってしまうからである。また、順序回路は、
通常、クロック周期で入力を受け取るため、その分検査
サイクルも長くかかってしまう。このため、テスト・モ
ードでは内部の各ラッチ回路がシリアル状の接続に切り
換って１つのシフト・レジスタ（「スキャン・パス（Sc
an Path）回路」ともいう）を形成できるように設計す
るようにしている半導体集積回路もある。シフト・レジ
スタであれば、直列接続されたフリップ・フロップの個
数だけクロックを入力することによって全てのフリップ
・フロップの内部状態を自在に設定することができ、し
たがってテスト・パターンの作成も容易となるからであ
る。現在、スキャン・パス設計を取り入れた各種半導体
集積回路が開発され実用化されている。いわゆるＬＳＳ
Ｄ（Level Sensitive Scan Design）はスキャン・パス
設計の一例である。

【０００５】スキャン・パス回路は、上述したようにテ
スト・パターンの作成が容易な反面、クロック・スキュ
ーの問題を包含している。ここで、「クロック・スキュ
ー」とは、配線間の遅延のため、順序回路が正常に動作
しない現象のことをいう。例えば図５(a)に示すスキャ
ン・パス回路において、フリップ・フロップの間に接続
された組合せ回路等の通過による配線遅延のために、先
行するＤフリップ・フロップの出力Ｑが次のクロックま
での間に後続のＤフリップ・フロップに届かず、データ
がラッチされない。あるいは、先行するＤフリップ・フ
ロップが次の入力をラッチした時点で後続のＤフリップ
・フロップが未だ開いたままの状態のため、次のタイミ
ングで取り込むべきデータ（すなわち先行するＤフリッ
プ・フロップの出力）を取り込んでしまい、データが突
き抜けてしまう。このため、スキャン・パス設計された
ＬＳＩに対しては、内部のフリップ・フロック回路の出
力を所定の状態に設定して、動作クロックと同程度の間
隔をおいた２つのパルス波からなるディレイ・パルス
（図５(b)参照）をクロックとして代用して、連続する
フリップ・フロップ間でクロック時間内に正常にデータ
の伝達がなされていることも併せて検査する必要があ
る。このような検査を「ディレイ・パルス試験」ともい
う。特に、同期式の集積回路の場合、各々の順序回路は
データの伝達を待たず単にクロックに従って同期的に動
作するので、クロック・スキューの問題はより重要であ
る。そして、通常の動作時にもクロック・スキューが起
らないことを確認するためには、集積回路の通常の動作
速度と同じタイミングで（すなわちディレイ・パルス中
のパルス間隔をクロック周期と略同一にして）、スキャ
ン・パス試験を行なうことが好ましい。

【０００６】ところで、半導体集積回路を検査する際の
クロック信号やディレイ・パルスの入力は、従来、プロ
ーブを半導体集積回路上のＩ／Ｏパッドに接触させるこ
とによって外部の専用試験装置（いわゆるＬＳＩテスタ
ー）や発振器から与えられていた。プローブを介した入
力は、従来の集積回路の動作周波数（約３０ＭＨｚ）程
度の動作周波数では問題ない。しかしながら、５０ＭＨ
ｚや１００ＭＨｚなどの高速なクロック信号は、プロー
ブによる入力では対処できない。何故ならば、高速な周
波数の信号は、ＬＳＩテスター自体や試験台（パフォー
マンス・ボード）上のインダクタンスの影響を受けて、
リンギングを起し易いからである。また、ＬＳＩテスタ
ーや試験台（パフォーマンス・ボード）上の浮遊容量の
影響を受けるため、本来デイスクリートな矩形であるは
ずの電圧波形がなまって低周波成分になってしまい、ク
ロック信号として役に立たなくなるからである。高周波
クロックの外部からの入力の問題を回避するためには、
試験時には通常の動作時よりも低周波（例えば５ＭＨｚ
程度）のクロックを用いることも考えられる。しかし、
低周波クロックを用いた場合、素子の動作速度を全く無
視するものであり、単にハイ・レベル又はロー・レベル
の直流電圧をタイミングとして与えているに過ぎず、Ｄ
Ｃ的な検査と等価である。当然、集積回路の通常の動作
速度と同じＡＣ的なタイミングで順序回路間のクロック
・スキュー検査を行なったことにはならない。

【０００７】なお、試験装置（ＬＳＩテスター）を改良
して高速の周波数をプローブ入力させる、ということ
も、現在の技術水準を考量すれば、全く不可能という訳
ではない。しかしながら、高速周波数のクロック信号を
急峻な波形のまま外部に出力することは困難であり、高
価な発振器が必要となる。このため、プローブ１本あた
りの単価が１００万円程度となり、２５６ピンの半導体
集積回路を試験するためのＬＳＩテスターは２億円相当
となり、結果的には高いものについてしまう。

【０００８】現在、インテル社が市販するＤＸ２，ＤＸ
４や、米ＩＢＭ社と米モトローラ社、米アップル・コン
ピュータ社が共同開発したＰｏｗｅｒＰＣ６０３（Ｐｏ
ｗｅｒＰＣは米ＩＢＭ社の登録商標）のように５０ＭＨ
ｚ以上で動作するプロセッサが主流になりつつある。こ
の点を考量しても、スキャン・パス回路に正確なディレ
イ・パルスを供給できる装置又は手法が望まれているこ
とが理解できるであろう。

【０００９】

【発明が解決しようとする課題】本発明の目的は、故障
診断のためのスキャン・パス設計を有する同期型の、優
れた半導体集積回路を提供することにある。

【００１０】本発明の更なる目的は、故障診断のための
スキャン・パス設計を有する同期型の半導体集積回路で
あって、内部クロックと同等の高周波でディレイ・パル
ス試験を行なえる半導体集積回路を提供することにあ
る。

【００１１】

【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、スキャン・パス設計された複数の順序回路を含む回
路ブロックで構成され、且つ同期的に動作する半導体集
積回路において、内部回路の動作を検査するためのテス
ト・パターンを外部から受け取るためのテスト・パター
ン入力部と、第１の周期をもつ第１のクロック信号を外
部から受け取るためのクロック入力部と、第１のクロッ
ク信号に基づいて第１の周期よりも短い第２の周期をも
つ第２のクロック信号を発生するクロック発生部と、第
２のクロック信号に基づいて第２の周期だけ間隔をおい
た２つのパルス波からなるディレイ・パルスを発生する
ディレイ・パルス発生部とを含み、該ディレイ・パルス
をクロックに用いてスキャン・パス回路を試験可能なこ
とを特徴とする半導体集積回路である。

【００１２】また、本発明の第２の側面は、スキャン・
パス設計された複数の順序回路を含む回路ブロックで構
成され、且つ同期的に動作する半導体集積回路におい
て、内部回路の動作を検査するためのテスト・パターン
を外部から受け取るためのテスト・パターン入力部と、
第１の周期をもつ第１のクロック信号を外部から受け取
るためのクロック入力部と、第１のクロック信号に基づ
いて第１の周期よりも短い第２の周期をもつ第２のクロ
ック信号を発生するクロック発生部と、第２のクロック
信号に基づいて第２の周期だけ遅延時間をおいてパルス
波を順次出力する発生するディレイ・パルス発生部とを
含み、該パルス波をクロックに用いてスキャン・パス回
路を試験可能なことを特徴とする半導体集積回路であ
る。

【００１３】また、本発明の第３の側面は、スキャン・
パス設計された複数の順序回路と、内部回路の動作を検
査するためのテスト・パターンを外部から受け取るため
のテスト・パターン入力部と、第１の周期をもつ第１の
クロック信号を外部から受け取るためのクロック入力部
と、第１のクロック信号に基づいて第１の周期よりも短
い第２の周期をもつ第２のクロック信号を発生するクロ
ック発生部とを含み、且つ同期的に動作する半導体集積
回路において、さらに、第２のクロック信号を入力して
第２のクロック信号又は第２の周期だけ遅延時間をおい
た２つのパルス波からなるディレイ・パルスのいずれか
一方を出力する付加的クロック供給部を具備したことを
特徴とする半導体集積回路である。

【００１４】また、本発明の第４の側面は、複数の順序
回路を含む回路ブロックで構成される半導体集積回路に
おいて、第１の周期をもつ第１のクロック信号を外部か
ら受け取るためのクロック入力部と、第１のクロック信
号に基づいて第１の周期よりも短い第２の周期をもつ第
２のクロック信号を発生するクロック発生部と、第２の
クロック信号を入力して前記順序回路のタイミングをと
るための第３のクロック信号を生成するためのクロック
信号変換処理部と、を含むことを特徴とする半導体集積
回路である。

【００１５】しかして、本発明によれば、比較的低周波
のクロック信号を外部から入力して、入力クロックに基
づいて半導体集積回路の通常動作時と同じ比較的高周波
のクロック信号を内部のクロック発生部（例えばＰＬＬ
回路）で発生して、内部クロック信号の周期と同じ遅延
幅をもつディレイ・パルスを生成するようにした。した
がって、該ディレイ・パルスをタイミングとしてスキャ
ン・パス試験すれば、半導体集積回路の通常の動作と同
じＡＣ的な試験を行なえるので、クロック・スキューの
問題も充分検証することができる。

【００１６】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００１７】

【実施例】

【００１８】Ａ．半導体集積回路チップの構成図１は、本発明を具現した半導体集積回路チップ１００
のうち、本発明の要旨に特に関連する構成要素のみを抽
出して示した概観図である。該半導体集積回路チップ１
００は、入出力（Ｉ／Ｏ）パッド１０…と、組合せ回路
ブロック２０と、順序回路ブロック３０と、ＰＬＬ回路
４０と、付加的クロック回路５０とで構成される。

【００１９】Ｉ／Ｏパッド１０は、外囲器端子（図示し
ない）とのボンディング等の便宜のため、チップ１００
上の周辺部分に配設されている。Ｉ／Ｏパッドには、外
部からデータを入力するための入力用のパッド、演算処
理結果を外部に出力するための出力用のパッド、外部か
ら同期用のクロック信号を受け取るためのパッドの他
に、スキャン・イン（ＳＩ）・パッド１１、スキャン・
アウト（ＳＯ）・パッド１２、TEST_ONパッド１３、SEL
ECTパッド１４がある。ＳＩパッド１１は、順序回路ブ
ロック３０の内部状態設定用のシリアル・データを、外
部のＬＳＩテスターから順次入力するためのものであ
る。また、ＳＯパッド１２は、順序回路ブロック３０内
で形成されたシフト・レジスタの出力を読み取るための
ものである。また、TEST_ONパッド１３とSELECTパッド
１４は、付加的クロック回路５０の動作制御用の信号を
入力するためのものである（後述）。

【００２０】組合せ回路ブロック２０と順序回路ブロッ
ク３０は、半導体集積回路チップ１００のうちで、実質
的な論理演算を行なう回路部分である。各素子間の配線
は、チップ１００の用途に依存する問題であり、本発明
の要旨とは関係ないので詳細な説明は省略する。

【００２１】順序回路ブロック３０は、複数のラッチ回
路（以下、ＳＲＬ（Shift RegisterLatch）ともいう）
３１…で構成されている。一群のＳＲＬ３１…は、スキ
ャン・パス設計になっており、テスト実行時にはシリア
ル状の接続に切り換わってシフト・レジスタを形成でき
るようになっている。そして、順序回路プロック３０全
体としては、ＳＩパッド１１を介してシリアル状のデー
タを受け取るとともに、クロックを受け取る毎にＳＯパ
ッド１２からデータを順次出力するようになっている。

【００２２】ＰＬＬ（Phase Lock Loop）回路４０は、
既に周知なように、入力した発振周波数を所定の基準周
波数に一致させることができる回路であり、本実施例で
は、Ｉ／Ｏパッド１０から入力した周波数の逓倍のクロ
ック信号を後続の付加的クロック回路５０に供給する目
的で、ＰＬＬ回路４０を用いている。すなわち、Ｉ／Ｏ
パッド１０からはなまりを生じない程度の低周波数であ
る３３ＭＨｚのクロックを入力しておき、ＰＬＬ回路４
０によって約３倍の１００ＭＨｚの周波数にロックし
て、後続の付加的クロック回路５０にCLK_inとして供給
する訳である。１００ＭＨｚという周波数は、外部から
は与えにくい程度の高周波であるが、チップ１００で内
部的に発生させているので、信号のなまりの問題はな
い。ＰＬＬ回路４０の内部構成は図２に例示してある
（後述）。

【００２３】付加的クロック回路５０は、順序回路ブロ
ック３０に対して同期用のクロック信号（CLK-out）を
供給するための回路であり、より具体的には、ＰＬＬ回
路４０から内部的に発生したクロック信号（CLK_in）を
受け取って、このクロック周波数と同じ間隔（１００Ｍ
Ｈｚなら２×１０^-8秒間）で２発のパルス波を生成し
て、各ＳＲＬ３１…にクロック信号CLK-outとして分配
できるようになっている。これによって、順序回路ブロ
ック３０のディレイ・パルス試験をＡＣ的に行なえる訳
である。

【００２４】また、付加クロック回路５０は、Ｉ／Ｏパ
ッド１３，１４の各々から入力されるTEST_ON信号及びS
ELECT信号によって外部から動作モードを制御できるよ
うになっている。このうち、SELECT信号は、ディレイ・
パルス試験モードか通常のオペレーションかを選択する
ための信号である。すなわち、SELECT信号がハイ（Hig
h）・レベルの間はチップ１００は通常のオペレーショ
ン時であり、付加的クロック回路５０はＰＬＬ回路４０
から入力した（例えば１００ＭＨｚの）クロック信号
（CLK_in）をそのまま各ＳＲＬ３１…に分配する。逆
に、SELECT信号がロー（Low）・レベルの間は、ディレ
イ・パルス試験モード時であり、付加的クロック回路５
０内で発生したクロック（すなわち２発のパルス波から
なるディレイ・パルス）を各ＳＲＬ３１…に分配する。
一方、TEST_ON信号は、付加的クロック回路５０に対し
てディレイ・パルス試験の開始を告げるための信号であ
り、付加的クロック回路５０はTEST_ON信号がハイ・レ
ベルに遷移したのに応答してディレイ・パルスの生成を
開始するようになっている。付加クロック回路５０の内
部構成は図３に例示してある（後述）。

【００２５】Ｂ．ＰＬＬ回路図２には、本実施例に利用可能なＰＬＬ回路４０の構成
を例示している。同図において、ＰＬＬ回路４０は、１
／ｎ分周回路４１と、位相比較回路４２と、低域フィル
タ４３と、アンプ４４と、電圧制御発振回路（ＶＣＯ）
４５と、１／ｍ分周回路４６とで構成される。

【００２６】分周回路４１，４６は周波数を整数分の一
倍にする回路であり、１／ｎ分周回路４１はＩ／Ｏパッ
ド１０を介して外部から入力したクロックの周波数ｆ_i
を１／ｎにし、また、１／ｍ分周回路４６はＶＣＯ４５
が出力した周波数ｆ_oを１／ｍにするようになってい
る。位相比較回路４２は、各分周回路４１，４６の出力
周波数ｆ_i／ｎ，ｆ_o／ｍを入力し、両者を比較してその
位相差ｆ_i／ｎ−ｆ_o／ｍに比例した誤差信号を出力する
ようになっている。この誤差信号は、低域フィルタ４３
で低周波のノイズ部分が除去され、アンプ４４で増幅さ
れてから、ＶＣＯ４５に制御電圧Ｖ_cとして入力される
ようになっている。ＶＣＯ４５は、基準信号のない場合
は固有の発振周波数ｆ_oを出力するとともに、制御電圧
Ｖ_cに応じて周波数ｆ_oを変化させるようになっている。
したがって、回路４２，４３，４４，４５，４６で構成
されるループは、制御電圧Ｖ_cが小さくなる方向に出力
周波数ｆ_oを変化させて、ｆ_i／ｎとｆ_o／ｍの位相を一
致させるようになっている。そして、ｆ_i／ｎ，ｆ_o／ｍ
の位相が一致すると、この状態をロックするように作用
し、入力周波数ｆ_iの変化に追従して動作するようにな
っている。

【００２７】ＰＬＬ回路４０がロック状態では、入力周
波数ｆ_iと出力周波数ｆ_oとの間には下式(1) ｆ_i／ｎ＝ｆ_o／ｍ … (1) が成立するので、ＶＣＯ４５の出力周波数ｆ_oは、下式
(2)の値にロックされることになる。ｆ_o ＝ｍ・ｆ_i／ｎ … (2)

【００２８】本実施例では、外部からの入力クロックｆ
_iは３３ＭＨｚなので、ｍ／ｎ＝３となるように各分周
回路４１，４６のパラメータを設定することによって、
チップ１００の内部クロック１００ＭＨｚのクロック信
号CLK_inを生成することができる訳である。

【００２９】なお、ＰＬＬ回路自体は、前述したように
既に周知であり、図２に示す構成に限定されるものでは
ない。

【００３０】Ｃ．付加的クロック回路図３には、本実施例に利用可能な付加的クロック回路５
０の詳細な構成を例示している。同図において、付加的
クロック回路５０は、６個のＤフリップ・フロップ（Ｄ
ＦＦ）５１，５２，５３，５４，５５，５６と、ＮＯＴ
ゲート６１と、４個のＡＮＤゲート６２，６３，６４，
６５と、ＯＲゲート６６と、セレクタ回路６７とで構成
される。

【００３１】各ＤＦＦ５１…は、入力信号を次のクロッ
ク・パルスまで遅らせて出力する遅延回路である（周
知）。ＤＦＦ５１，５２，５５はＰＬＬ回路４０の出力
（CLK_in）をそのままＣＬＫ端子に入れ、その他のＤＦ
Ｆ５３，５４，５６はＮＯＴゲート６１を介してCKL_in
をＣＬＫ端子に反転入力している。ＤＦＦ５１は、外部
からのTEST_ON信号を入力して、その出力ＱをＡＮＤゲ
ート６２の一方の入力端子とＤＦＦ５２とに与えるてい
る。ＤＦＦ５２は、その反転出力ＮＱをＡＮＤゲート６
２の他方の入力端子に与えている。ＡＮＤゲート６２
は、ＤＦＦ５１の出力Ｑ（ＤＦＦ５１＿Ｑ）とＤＦＦ５
２の反転出力ＮＱ（ＤＦＦ５２＿ＮＱ）の論理積を、Ｄ
ＦＦ５５とＡＮＤゲート６４の双方に入れている。ＤＦ
Ｆ５５は、その出力ＱをＡＮＤゲート６５の入力端子の
一方に与えている。ＤＦＦ５３は、ＤＦＦ５１同様にTE
ST_ON信号を入力して、その出力ＱをＡＮＤゲート６３
の一方の入力端子とＤＦＦ５４とに与えている。ＤＦＦ
５４は、その反転出力ＮＱをＡＮＤゲート６３の他方の
入力端子に与えている。ＡＮＤゲート６３は、ＤＦＦ５
３の出力Ｑ（ＤＦＦ５３＿Ｑ）とＤＦＦ５４の反転出力
ＮＱ（ＤＦＦ５４＿ＮＱ）の論理積を、ＤＦＦ５６とＡ
ＮＤゲート６４の双方に入れている。ＡＮＤゲート６４
は、ＡＮＤゲート６２の出力とＡＮＤゲート６３の出力
の論理積をＯＲゲート６６の一方の入力端子に入れてい
る。ＤＦＦ５６は、その出力ＱをＡＮＤゲート６５の他
方の入力端子に与えている。ＡＮＤゲート６５は、ＤＦ
Ｆ５５の出力Ｑ（ＤＦＦ５５＿Ｑ）とＤＦＦ５６の出力
Ｑ（ＤＦＦ５６＿Ｑ）の論理積をＯＲゲート６６の他方
の入力端子に入れている。ＯＲゲート６６は、ＡＮＤゲ
ート６４，６５の各出力の論理和をとってセレクタ回路
６７の入力端子Ａに入れている。セレクタ回路６７は、
さらに、入力端子ＢにＰＬＬ回路４０の出力CLK_inを入
れるとともに、Ｓ入力端子に外部からのSELECT信号を入
れており、入力Ｓのレベルに応じて入力Ａ，Ｂのいずれ
か一方のみを選択的に出力するようになっている。より
具体的には、SELECT信号がハイ・レベルの間（すなわち
通常のオペレーション時）は入力Ｂをそのまま出力し、
逆にSELECT信号がロー・レベルの間（すなわちディレイ
・パルス試験時）は入力Ａ（すなわちＯＲゲート６７の
出力）を出力するようになっている。そして、セレクタ
回路６７の出力は、チップ１００内の同期用クロック信
号（CLK_out）として、順序回路ブロック３０の各ラツ
チ回路３１…に分配されるようになっている。

【００３２】図４には、付加的クロック回路５０内の各
ＤＦＦ５１…等のタイミング・チャートを、ディレイ・
パルス試験時（図４(a)）と通常のオペレーション時
（図４(b)）とに分けて示している。

【００３３】ディレイ・パルス試験を行なう場合、図４
(a)に示すように、ロー・レベルのSELECT信号が入力さ
れている。TEST_ON信号がハイ・レベルに遷移すると、
ＤＦＦ５１は次のクロックの立ち上がり（Ｔ₁）に同期
してその出力Ｑをハイ・レベルに転じる。ＤＦＦ５２
は、ＤＦＦ５１＿Ｑを受け取って、その次のクロックの
立ち上がり（Ｔ₃）に同期してその反転出力ＮＱをロー
・レベルに転じる。そして、ＡＮＤゲート６２は、ＤＦ
Ｆ５１＿ＱとＤＦＦ５２＿ＮＱの論理積をとって、Ｔ₁
〜Ｔ₃の間だけハイ・レベルを出力する。一方、ＤＦＦ
５３は、クロックCLK_inを反転入力しているので、TEST
_ON信号がハイ・レベルに遷移した後最初のクロックの
立ち下がり（Ｔ₂）に同期してその出力Ｑをハイ・レベ
ルに転じる。ＤＦＦ５４は、ＤＦＦ５３＿Ｑを受け取っ
て、次のクロックの立ち下がり（Ｔ₄）に同期してその
反転出力ＮＱをロー・レベルに転じる。そして、ＡＮＤ
ゲート６３は、ＤＦＦ５３＿ＱとＤＦＦ５４＿ＮＱの論
理積をとって、Ｔ₂〜Ｔ₄の間だけハイ・レベルを出力す
る。さらに、ＡＮＤゲート６４は、ＡＮＤゲート６２，
６３の論理積をとって、時刻Ｔ₂〜Ｔ₃の間だけハイ・レ
ベルを出力する。ＤＦＦ５５は、ＡＮＤゲート６２の出
力がハイ・レベルに転じた後最初のクロックの立ち上が
り（Ｔ₃）に同期してその出力Ｑをハイ・レベルに転
じ、さらにその次のクロックの立ち上がり（Ｔ₅）に同
期してその出力Ｑをロー・レベルに戻す。また、ＤＦＦ
５６は、ＡＮＤゲート６３の出力がハイ・レベルに転じ
た後最初のクロックの立ち下がり（Ｔ₄）に同期してそ
の出力Ｑをハイ・レベルに転じ、さらにその次のクロッ
クの立ち下がり（Ｔ₆）に同期してその出力Ｑをロー・
レベルに戻す。ＡＮＤゲート６５は、ＤＦＦ５５＿Ｑと
ＤＦＦ５６＿Ｑの論理積をとって、時刻Ｔ₄〜Ｔ₅の間だ
けハイ・レベルを出力する。そして、ＯＲゲート６６
は、ＡＮＤゲート６４，６５の論理和をとって、時刻Ｔ
₂〜Ｔ₃及びＴ₄〜Ｔ₅の間にハイ・レベルを出力する。こ
の場合、SELECT信号はロー・レベルなので、セレクタ回
路６７はＯＲゲート６６の出力を選択的してCLK_outと
して出力する。したがって、付加的クロック回路５０の
出力CLK_outは、通常のクロック信号CLK-inと同じ間隔
をおいた２発のパルス波となるのである。

【００３４】一方、通常のオペレーション時には、図４
(b)に示すように、ハイ・レベルのSELECT信号が入力さ
れている。この場合も、付加的クロック回路５０内のＤ
ＦＦ５１…等は、図４(a)と同様に動作するが、セレク
タ回路６７は入力Ｂ、すなわち通常のクロック信号CLK-
inをそのままCLK-outとして出力する。

【００３５】なお、入力クロックと同じ周期のパルス波
を生成すること自体は当業者には容易に設計・製作でき
る事柄であり、付加的クロック回路５０は図３に示した
構成に限定されるものではない。

【００３６】本実施例に係る半導体集積回路１００は、
ＰＬＬ回路４０や付加的クロック回路５０を１チップ内
に含むものである。すなわち、ＬＳＩ本来の論理回路以
外の回路部分のために貴重な実装面積を割くことにな
り、その分材料費等のコスト・アップにつながる。しか
しながら、ＰＬＬ回路４０や付加的クロック回路５０を
内部に備えることによって、実際の動作と同じ速度でＡ
Ｃ的なディレイ・パルス試験を行なうことができ、不良
ウェーハ／不良チップを回路製造プロセスの早期段階で
見つけ出し除去できる。したがって、不良品のための余
分な製造コストを省くことができるので、本発明のメリ
ットは実装面積上のデメリットに対しては余りがあると
言えよう。

【００３７】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。

【００３８】

【発明の効果】以上詳記したように、本発明によれば、
内部クロックと同等の高周波でディレイ・パルス試験を
行なえるスキャン・パス設計の同期式半導体集積回路を
提供することができる。

【００３９】したがって、本発明に係る半導体集積装置
は、比較的低周波のクロック信号を外部から入力して、
入力クロックに基づいて通常動作時と同じ比較的高周波
のクロック信号を内部のクロック発生部（例えばＰＬＬ
回路）で発生して、内部クロック信号の周期と同じ遅延
幅をもつディレイ・パルスを生成するようにした。した
がって、該ディレイ・パルスをタイミングとしてスキャ
ン・パス試験すれば、半導体集積回路の通常の動作と同
じＡＣ的な試験を行なえるので、クロック・スキューの
問題も充分検証することができるのである。

【図面の簡単な説明】

【図１】図１は、本発明を具現した半導体集積回路のう
ち、本発明の要旨に特に関連する構成要素のみを抽出し
て示した概観図である。

【図２】図２は、半導体集積回路１００に利用可能なＰ
ＬＬ回路の構成を例示した図である。

【図３】図３は、付加的クロック回路５０の構成を示し
た図である。

【図４】図４は、付加的クロック回路５０内の各フリッ
プ・フロップのタイミング・チャートを示した図であ
り、より具体的には、図４(a)はディレイ・パルス試験
時のタイミング・チャートを示す図、図４(b)は通常の
オペレーション時のタイミング・チャートを示す図であ
る。

【図５】図５(a)はスキャン・パス設計された回路の一
部を模式的に描いた図であり、図５(b)はディレイ・パ
ルス試験する際にクロックに入力する信号（ディレイ・
パルス）のチャートを示した図である。

【符号の説明】

１０…Ｉ／Ｏパッド、１１…ＳＩパッド、１２…ＳＯパ
ッド、１３…TEST_ONパッド、１４…SELECTパッド、２
０…組合せ回路ブロック、３０…順序回路ブロック、４
０…ＰＬＬ回路、４１…１／ｎ分周回路、４２…位相比
較回路、４３…低域フィルタ、４４…アンプ、４５…電
圧制御発振回路、４６…１／ｍ分周回路、５０…付加的
クロック回路、５１，５２，５３，５４，５５，５６…
Ｄフリップ・フロップ、６１…ＮＯＴゲート、６２，６
３，６４，６５…ＡＮＤゲート、６６…ＯＲゲート、６
７…セレクタ回路、１００…半導体集積回路。

Claims

【特許請求の範囲】

【請求項１】スキャン・パス設計された複数の順序回路
を含む回路ブロックで構成され、且つ同期的に動作する
半導体集積回路において、内部回路の動作を検査するた
めのテスト・パターンを外部から受け取るためのテスト
・パターン入力部と、第１の周期をもつ第１のクロック
信号を外部から受け取るためのクロック入力部と、第１
のクロック信号に基づいて第１の周期よりも短い第２の
周期をもつ第２のクロック信号を発生するクロック発生
部と、第２のクロック信号に基づいて第２の周期だけ間
隔をおいた２つのパルス波からなるディレイ・パルスを
発生するディレイ・パルス発生部とを含み、該ディレイ
・パルスをクロックに用いてスキャン・パス回路を試験
可能なことを特徴とする半導体集積回路。
【請求項２】スキャン・パス設計された複数の順序回路
を含む回路ブロックで構成され、且つ同期的に動作する
半導体集積回路において、内部回路の動作を検査するた
めのテスト・パターンを外部から受け取るためのテスト
・パターン入力部と、第１の周期をもつ第１のクロック
信号を外部から受け取るためのクロック入力部と、第１
のクロック信号に基づいて第１の周期よりも短い第２の
周期をもつ第２のクロック信号を発生するクロック発生
部と、第２のクロック信号に基づいて第２の周期だけ遅
延時間をおいてパルス波を順次出力する発生するディレ
イ・パルス発生部とを含み、該パルス波をクロックに用
いてスキャン・パス回路を試験可能なことを特徴とする
半導体集積回路。
【請求項３】スキャン・パス設計された複数の順序回路
と、内部回路の動作を検査するためのテスト・パターン
を外部から受け取るためのテスト・パターン入力部と、
第１の周期をもつ第１のクロック信号を外部から受け取
るためのクロック入力部と、第１のクロック信号に基づ
いて第１の周期よりも短い第２の周期をもつ第２のクロ
ック信号を発生するクロック発生部とを含み、且つ同期
的に動作する半導体集積回路において、さらに、第２の
クロック信号を入力して第２のクロック信号又は第２の
周期だけ遅延時間をおいた２つのパルス波からなるディ
レイ・パルスのいずれか一方を出力する付加的クロック
供給部を具備したことを特徴とする半導体集積回路。
【請求項４】前記付加的クロック供給部は、スキャン・
パス・テストを行なうときのみディレイ・パルスを出力
し、それ以外の期間は第２のクロック信号をそのまま出
力することを特徴とする請求項３に記載の半導体集積回
路。
【請求項５】複数の順序回路を含む回路ブロックで構成
される半導体集積回路において、第１の周期をもつ第１
のクロック信号を外部から受け取るためのクロック入力
部と、第１のクロック信号に基づいて第１の周期よりも
短い第２の周期をもつ第２のクロック信号を発生するク
ロック発生部と、第２のクロック信号を入力して前記順
序回路のタイミングをとるための第３のクロック信号を
生成するためのクロック信号変換処理部と、を含むこと
を特徴とする半導体集積回路。
【請求項６】前記クロック信号変換処理部は、第２の周
期だけ間隔をおいた２つのパルス波からなるディレイ・
パルスを生成することを特徴とする請求項５に記載の半
導体集積回路。