JPH0627785B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0627785B2 JPH0627785B2 JP61160261A JP16026186A JPH0627785B2 JP H0627785 B2 JPH0627785 B2 JP H0627785B2 JP 61160261 A JP61160261 A JP 61160261A JP 16026186 A JP16026186 A JP 16026186A JP H0627785 B2 JPH0627785 B2 JP H0627785B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- signal
- supplied
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は半導体集積回路であって、論理回路と発振回路
とパルス信号発生回路とレジスタ回路とを有することに
より、ダイナミックファンクションテストを可能とす
る。
とパルス信号発生回路とレジスタ回路とを有することに
より、ダイナミックファンクションテストを可能とす
る。
本発明は半導体集積回路に関し、複数の組合せ回路及び
順序回路で構成された論理回路を有する半導体集積回路
に関する。
順序回路で構成された論理回路を有する半導体集積回路
に関する。
従来より、アンド回路等の組合せ回路及びフリップフロ
ップ等の順序回路夫々を複数用いて構成した論理回路の
半導体集積回路がある。
ップ等の順序回路夫々を複数用いて構成した論理回路の
半導体集積回路がある。
上記の半導体集積回路は誤動作なく正常に動作するかど
うかテストする必要がある。
うかテストする必要がある。
従来、上記の半導体集積回路をその製造時にテスタに接
続してテスタの発生するテストデータを半導体集積回路
に供給し、半導体集積回路からテストデータに応じた値
の出力データが得られるかどうかを判定するファンクシ
ョンテストを行なっている。
続してテスタの発生するテストデータを半導体集積回路
に供給し、半導体集積回路からテストデータに応じた値
の出力データが得られるかどうかを判定するファンクシ
ョンテストを行なっている。
上記の如きファンクションテストには、半導体集積回路
にテストデータを供給して充分時間が経過した後出力デ
ータを取り出し、半導体集積回路における論理演算が正
常に行なわれるかどうかを判定するスタティック・ファ
ンクションテストと、半導体集積回路にテストデータの
各ビットを互いにタイミングを異ならしめて供給し、半
導体集積回路が実動作の動作速度で正常に動作するかど
うかを判定するダイナミック・ファンクションテストと
がある。
にテストデータを供給して充分時間が経過した後出力デ
ータを取り出し、半導体集積回路における論理演算が正
常に行なわれるかどうかを判定するスタティック・ファ
ンクションテストと、半導体集積回路にテストデータの
各ビットを互いにタイミングを異ならしめて供給し、半
導体集積回路が実動作の動作速度で正常に動作するかど
うかを判定するダイナミック・ファンクションテストと
がある。
半導体集積回路を設計する際にはその回路動作ができる
限り高速となるよう設計が行なわれる。
限り高速となるよう設計が行なわれる。
上記のファンクションテストを行なうテスタにも半導体
集積回路が用いられており、従ってテスタで発生可能な
パルスの繰り返し周波数には限界がある。このため、テ
スタが製造された後開発される半導体集積回路の動作速
度が更に高速であると、テスタでは新たに開発される半
導体集積回路のダイナミック・ファンクションテストで
必要とする高周波数のクロック信号を生成できず、ま
た、テストデータの各ビットのタイミングを異ならしめ
る量を充分に小さくすることができず、このため実質的
にダイナミック・ファンクションテストを行なうことが
できないという問題点があった。
集積回路が用いられており、従ってテスタで発生可能な
パルスの繰り返し周波数には限界がある。このため、テ
スタが製造された後開発される半導体集積回路の動作速
度が更に高速であると、テスタでは新たに開発される半
導体集積回路のダイナミック・ファンクションテストで
必要とする高周波数のクロック信号を生成できず、ま
た、テストデータの各ビットのタイミングを異ならしめ
る量を充分に小さくすることができず、このため実質的
にダイナミック・ファンクションテストを行なうことが
できないという問題点があった。
従って従来の半導体集積回路ではシミュレーションによ
ってしか高速動作の確認が得られなかった。
ってしか高速動作の確認が得られなかった。
本発明はこのような点にかんがみてなされたもので、ダ
イナミックファンクションテストが可能な半導体集積回
路を提供することを目的とする。
イナミックファンクションテストが可能な半導体集積回
路を提供することを目的とする。
本発明になる半導体集積回路は、複数の組合せ回路及び
順序回路で構成された論理回路（１０）と、 論理回路（１０）を構成する回路素子と同一の回路素子
を用いて構成され、テスト時に外部より制御信号を供給
されて所定繰り返し周波数のクロック信号を発生する発
振回路（１７）と、 論理回路（１０）を構成する回路素子と同一の回路素子
を用いて構成され、クロック信号を供給されて互いにタ
イミングの異なる複数のテストパルス信号及びストロー
ブ信号を所定時間間隔毎に生成するパルス信号発生回路
（１４）と、 ストローブ信号に同期して外部より入来するテストパタ
ーンデータに応じて複数のテストパルス信号を取り出し
論理回路（１０）に供給するゲート回路（１１）と、 テストパルス信号が供給された論理回路（１０）の複数
の出力信号を該ストローブ信号が供給されたとき保持し
出力データとして外部に出力するレジスタ回路（１５）
とを有する。
順序回路で構成された論理回路（１０）と、 論理回路（１０）を構成する回路素子と同一の回路素子
を用いて構成され、テスト時に外部より制御信号を供給
されて所定繰り返し周波数のクロック信号を発生する発
振回路（１７）と、 論理回路（１０）を構成する回路素子と同一の回路素子
を用いて構成され、クロック信号を供給されて互いにタ
イミングの異なる複数のテストパルス信号及びストロー
ブ信号を所定時間間隔毎に生成するパルス信号発生回路
（１４）と、 ストローブ信号に同期して外部より入来するテストパタ
ーンデータに応じて複数のテストパルス信号を取り出し
論理回路（１０）に供給するゲート回路（１１）と、 テストパルス信号が供給された論理回路（１０）の複数
の出力信号を該ストローブ信号が供給されたとき保持し
出力データとして外部に出力するレジスタ回路（１５）
とを有する。
本発明においては、発振回路及びパルス信号発生回路夫
々は論理回路と同一の回路素子を用いているため、クロ
ック信号の繰り返し周波数を論理回路の動作速度に応じ
て大とすることができ、かつ、複数のテストパルス信号
のタイミングを論理回路の実動作と同程度に異ならしめ
ることができる。
々は論理回路と同一の回路素子を用いているため、クロ
ック信号の繰り返し周波数を論理回路の動作速度に応じ
て大とすることができ、かつ、複数のテストパルス信号
のタイミングを論理回路の実動作と同程度に異ならしめ
ることができる。
第１図は本発明になる半導体集積回路の一実施例のブロ
ック系統図を示す。
ック系統図を示す。
同図中、１０は論理回路であり、アンド回路，オア回路
等の組合せ回路及びフリップフロップ，カウンタ等の順
序回路で構成されており、この論理回路１０がテスト対
象である。
等の組合せ回路及びフリップフロップ，カウンタ等の順
序回路で構成されており、この論理回路１０がテスト対
象である。
この論理回路１０はゲート回路１１のアンド回路１２１
〜１２ｎ夫々よりデータを供給される。アンド回路１２
１〜１２ｎ夫々には端子１３１〜１３ｎ夫々よりの入力
データが供給されると共に、後述するパルス信号発生回
路１４よりテストパルス信号が供給されており、アンド
回路１２１〜１２ｎ夫々はゲート信号がＨレベルのとき
入力データを論理回路１０に供給する。
〜１２ｎ夫々よりデータを供給される。アンド回路１２
１〜１２ｎ夫々には端子１３１〜１３ｎ夫々よりの入力
データが供給されると共に、後述するパルス信号発生回
路１４よりテストパルス信号が供給されており、アンド
回路１２１〜１２ｎ夫々はゲート信号がＨレベルのとき
入力データを論理回路１０に供給する。
論理回路１０の出力するデータはｍ個のフリップフロッ
プで構成されたレジスタ回路１５に供給され、ストロー
ブ信号の入来時に各フリップフロップに保持され、端子
１６１〜１６ｍ夫々より出力される。なお、レジスタ回
路１５の各フリップフロップは通常動作時に論理回路１
０の一部をなし、テスト時に接続を切換えられてレジス
タを構成するものであっても良い。
プで構成されたレジスタ回路１５に供給され、ストロー
ブ信号の入来時に各フリップフロップに保持され、端子
１６１〜１６ｍ夫々より出力される。なお、レジスタ回
路１５の各フリップフロップは通常動作時に論理回路１
０の一部をなし、テスト時に接続を切換えられてレジス
タを構成するものであっても良い。
発振回路１７は、第２図に示す如き、リング発振回路で
ある。同図中、奇数個のナンド回路18１〜１８ｉはルー
プを構成しており、端子１９よりＨレベルの制御信号を
供給されたとき、発振して端子２０より所定周波数のク
ロック信号を出力する。このクロック信号はパルス信号
発生回路１４に供給される。
ある。同図中、奇数個のナンド回路18１〜１８ｉはルー
プを構成しており、端子１９よりＨレベルの制御信号を
供給されたとき、発振して端子２０より所定周波数のク
ロック信号を出力する。このクロック信号はパルス信号
発生回路１４に供給される。
ナンド回路１８１〜１８ｎは論理回路１０を構成するナ
ンド回路と同一構成であるため、ナンド回路１８１〜１
８ｎの動作速度（遅延時間）に応じたクロック信号の繰
り返し周波数は、論理回路１０の動作速度が高速である
程高周波数となる。これによって、後述のテストパルス
信号のパルス幅はダイナミック・ファンクションテスト
を充分に行なえる程度に小さくすることができる。
ンド回路と同一構成であるため、ナンド回路１８１〜１
８ｎの動作速度（遅延時間）に応じたクロック信号の繰
り返し周波数は、論理回路１０の動作速度が高速である
程高周波数となる。これによって、後述のテストパルス
信号のパルス幅はダイナミック・ファンクションテスト
を充分に行なえる程度に小さくすることができる。
パルス信号発生回路１４は発振回路１７よりのクロック
信号と、端子１９よりの制御信号を供給されて、所定時
間間隔毎にテストパルス信号及びストローブ信号を生成
するものであり、その一部は例えば第３図に示す如き構
成である。
信号と、端子１９よりの制御信号を供給されて、所定時
間間隔毎にテストパルス信号及びストローブ信号を生成
するものであり、その一部は例えば第３図に示す如き構
成である。
第３図において、端子２５に入来する第４図（Ａ）に示
す如きクロック信号は縦続接続されたＤ形フリップフロ
ップ２６１，２６２，２６３，２６４夫々で順次１／２
分周され、フリップフロップ２６１，２６２，２６３，
２６４夫々は第４図（Ｂ），（Ｃ），（Ｄ），（Ｅ）夫
々に示す信号を出力する。また、端子２７にはテスト時
にのみＨレベルの制御信号が入来する。
す如きクロック信号は縦続接続されたＤ形フリップフロ
ップ２６１，２６２，２６３，２６４夫々で順次１／２
分周され、フリップフロップ２６１，２６２，２６３，
２６４夫々は第４図（Ｂ），（Ｃ），（Ｄ），（Ｅ）夫
々に示す信号を出力する。また、端子２７にはテスト時
にのみＨレベルの制御信号が入来する。
制御信号がＨレベルであるとき、アンド回路２８はクロ
ック信号，制御信号及びフリップフロップ２６２，２６
３，２６４夫々の出力より１６クロックサイクル毎に第
４図（Ｆ）に示す如きテストパルス信号を生成し、オア
回路２９を介して端子３０より出力する。また、アンド
回路３１は制御信号及びフリップフロップ２６１，２６
２，２６３，２６４夫々の出力より１６クロックサイク
ル毎に第４図（Ｇ）に示す如きテストパルス信号を生成
し、オア回路３２を介して端子３３より出力する。アン
ド回路３４はクロック信号，制御信号及びフリップフロ
ップ２６１，２６２，263，２６４夫々の反転出力より
１６クロックサイクル毎に第４図（Ｈ）に示すストロー
ブ信号を生成し、端子３５より出力する。更に、アンド
回路３７は制御信号及びフリップフロップ２６４の出力
より１６クロックサイクル毎に第４図（Ｅ）に示すテス
トパルス信号を得、オア回路３８を介して端子３９より
出力する。
ック信号，制御信号及びフリップフロップ２６２，２６
３，２６４夫々の出力より１６クロックサイクル毎に第
４図（Ｆ）に示す如きテストパルス信号を生成し、オア
回路２９を介して端子３０より出力する。また、アンド
回路３１は制御信号及びフリップフロップ２６１，２６
２，２６３，２６４夫々の出力より１６クロックサイク
ル毎に第４図（Ｇ）に示す如きテストパルス信号を生成
し、オア回路３２を介して端子３３より出力する。アン
ド回路３４はクロック信号，制御信号及びフリップフロ
ップ２６１，２６２，263，２６４夫々の反転出力より
１６クロックサイクル毎に第４図（Ｈ）に示すストロー
ブ信号を生成し、端子３５より出力する。更に、アンド
回路３７は制御信号及びフリップフロップ２６４の出力
より１６クロックサイクル毎に第４図（Ｅ）に示すテス
トパルス信号を得、オア回路３８を介して端子３９より
出力する。
制御信号がＬレベルの場合つまり通常動作時には、オア
回路２９，３２，３５，３８夫々はＨレベル出力とな
る。第４図（Ｅ），（Ｆ），（Ｇ）夫々に示す如きテス
トパルス信号はゲート回路群１１のアンド回路１２１〜
１２ｎに供給され、第４図（Ｈ）に示す如きストローブ
信号はレジスタ回路１５に供給されると共に、端子４０
から出力される。
回路２９，３２，３５，３８夫々はＨレベル出力とな
る。第４図（Ｅ），（Ｆ），（Ｇ）夫々に示す如きテス
トパルス信号はゲート回路群１１のアンド回路１２１〜
１２ｎに供給され、第４図（Ｈ）に示す如きストローブ
信号はレジスタ回路１５に供給されると共に、端子４０
から出力される。
また、例えばオア回路２９の出力信号を入力端子が共通
接続されたアンド回路を通して端子３０より出力するこ
とにより第４図（Ｆ）に示すテストパルス信号をアンド
回路の遅延時間分だけ遅延させることができ、このよう
にして各テストパルス信号のタイミングを論理回路の実
動作に対応して任意に可変することができる。
接続されたアンド回路を通して端子３０より出力するこ
とにより第４図（Ｆ）に示すテストパルス信号をアンド
回路の遅延時間分だけ遅延させることができ、このよう
にして各テストパルス信号のタイミングを論理回路の実
動作に対応して任意に可変することができる。
上記の論理回路１０，ゲート回路１１，パルス信号発生
回路１４，レジスタ回路１５，発振回路１７夫々は全て
単一の半導体集積回路４１として形成されている。
回路１４，レジスタ回路１５，発振回路１７夫々は全て
単一の半導体集積回路４１として形成されている。
上記の半導体集積回路４１のテストを行なう場合にはテ
スタ５０が接続される。
スタ５０が接続される。
テスタ５０のコントローラ５１はＨレベルの制御信号を
発生し、端子１９より発振回路１７，パルス信号発生回
路１４夫々に供給する。これによってパルス信号発生回
路１４が発生したストローブ信号が端子４０よりコント
ローラ５１に供給される。
発生し、端子１９より発振回路１７，パルス信号発生回
路１４夫々に供給する。これによってパルス信号発生回
路１４が発生したストローブ信号が端子４０よりコント
ローラ５１に供給される。
コントローラ５１は上記ストローブ信号に同期してテス
タ・メモリ５２をアクセスし、テスタ・メモリ５２より
ｎビットのテストパターンデータが順次読み出される。
このテストパターンデータはアドレス毎にビットパター
ンが異なっている。テストパターンデータはドライバ５
３で所定レベルに増幅されて半導体集積回路４１の端子
１３１〜１３ｎに夫々供給される。このテストパターン
データはゲート回路群１１内にアンド回路１２１〜１２
ｎ夫々のゲーティングを行なうものであり、アンド回路
１２１〜１２ｎのうちテストパターンデータに応じてＨ
レベルの信号を供給されたアンド回路のみがパルス信号
発生回路１４よりのテストパルス信号を取り出して論理
回路１０に供給する。
タ・メモリ５２をアクセスし、テスタ・メモリ５２より
ｎビットのテストパターンデータが順次読み出される。
このテストパターンデータはアドレス毎にビットパター
ンが異なっている。テストパターンデータはドライバ５
３で所定レベルに増幅されて半導体集積回路４１の端子
１３１〜１３ｎに夫々供給される。このテストパターン
データはゲート回路群１１内にアンド回路１２１〜１２
ｎ夫々のゲーティングを行なうものであり、アンド回路
１２１〜１２ｎのうちテストパターンデータに応じてＨ
レベルの信号を供給されたアンド回路のみがパルス信号
発生回路１４よりのテストパルス信号を取り出して論理
回路１０に供給する。
ここで、論理回路１０に一部が例えば第５図に示す如
く、フリップフロップ６０，６１と、その間に接続され
たアンド回路６２，ナンド回路６３，６４とで構成さ
れ、これらの回路素子夫々の遅延時間が例えば１ｎsec
として設計されているものとする。また発振回路１７の
出力するクロック信号の周期は例えば１．５ｎsec であ
るものとする。
く、フリップフロップ６０，６１と、その間に接続され
たアンド回路６２，ナンド回路６３，６４とで構成さ
れ、これらの回路素子夫々の遅延時間が例えば１ｎsec
として設計されているものとする。また発振回路１７の
出力するクロック信号の周期は例えば１．５ｎsec であ
るものとする。
第５図の論理回路の通常動作を第６図の波形図を参照し
て説明する。まず初段のフリップフロップ６０へのデー
タ入力Ｄに第６図（Ａ）に示す如き信号が入って、その
直後に第６図（Ｂ）に示すクロック信号ＣＫがパルス
の如く立上がると、そこで初段フリップフロップ６０は
データ入力Ｄの状態をピックアップして、所定の遅延の
後その出力Ｑを第６図（Ｃ）に示す如く立上げる。この
出力Ｑのパルスは遅延段であるアンド回路６２、ナンド
回路６３，６４の遅延ＤＬ１の後次段のフリップフロッ
プ６１のデータ入力Ｄを第６図（Ｄ）に示す如く立上げ
る。つまり例えば遅延ＤＬ２が１ｎsec である。そして
次のクロック信号ＣＫのパルスが立上ると、フリップ
フロップ６１はそのデータ入力ＤのＨレベルをピックア
ップして、その出力Ｑを第６図（Ｅ）に示す如く立上げ
る。
て説明する。まず初段のフリップフロップ６０へのデー
タ入力Ｄに第６図（Ａ）に示す如き信号が入って、その
直後に第６図（Ｂ）に示すクロック信号ＣＫがパルス
の如く立上がると、そこで初段フリップフロップ６０は
データ入力Ｄの状態をピックアップして、所定の遅延の
後その出力Ｑを第６図（Ｃ）に示す如く立上げる。この
出力Ｑのパルスは遅延段であるアンド回路６２、ナンド
回路６３，６４の遅延ＤＬ１の後次段のフリップフロッ
プ６１のデータ入力Ｄを第６図（Ｄ）に示す如く立上げ
る。つまり例えば遅延ＤＬ２が１ｎsec である。そして
次のクロック信号ＣＫのパルスが立上ると、フリップ
フロップ６１はそのデータ入力ＤのＨレベルをピックア
ップして、その出力Ｑを第６図（Ｅ）に示す如く立上げ
る。
ところが、アンド回路６２、ナンド回路６３，６４の論
理回路に欠陥があり、クロック信号ＣＫの最初のパルス
の立上りから次段のフリップフロップのデータ入力Ｄ
の立上りまでの遅延時間ＤＬ２が異常に長くなると、破
線に示す如く、次のクロック信号ＣＫのパルスの立上
りではフリップフロップ６１のデータ入力ＤのＬレベル
をピックアップしてしまうのである。つまり遅延時間Ｄ
Ｌ２とクロック周期とのタイミング余裕Ｍが非常に厳し
い場合は、上記の如き欠陥は、第６図（Ｂ）に示す非常
に短い内部クロック信号ＣＫを使用しないと検出できな
い。
理回路に欠陥があり、クロック信号ＣＫの最初のパルス
の立上りから次段のフリップフロップのデータ入力Ｄ
の立上りまでの遅延時間ＤＬ２が異常に長くなると、破
線に示す如く、次のクロック信号ＣＫのパルスの立上
りではフリップフロップ６１のデータ入力ＤのＬレベル
をピックアップしてしまうのである。つまり遅延時間Ｄ
Ｌ２とクロック周期とのタイミング余裕Ｍが非常に厳し
い場合は、上記の如き欠陥は、第６図（Ｂ）に示す非常
に短い内部クロック信号ＣＫを使用しないと検出できな
い。
従って、従来の如きタイミングの遅い第６図（Ｆ）に示
す如きテスタからのクロック信号を使用すると、２番目
のパルスが入来するまで非常に長い時間を要するの
で、欠陥のある遅延ＤＬ２に伴う破線の如き遅れを検出
することができない。
す如きテスタからのクロック信号を使用すると、２番目
のパルスが入来するまで非常に長い時間を要するの
で、欠陥のある遅延ＤＬ２に伴う破線の如き遅れを検出
することができない。
そこで、本発明では第４図に示した如き信号を内部で形
成し、第４図（Ｆ）の如きテストパルスを端子６７へ供
給するクロック信号として利用しようとするものであ
る。
成し、第４図（Ｆ）の如きテストパルスを端子６７へ供
給するクロック信号として利用しようとするものであ
る。
所定のテストパターンデータにより、ゲート回路１１か
ら端子６５に第４図（Ｅ）に示すテストパルスが入来
し、端子６６に第４図（Ｇ）に示すテストパルスが入来
し、端子６７に第４図（Ｆ）に示すテストパルスが入来
する。この場合、第５図示の回路素子の遅延時間が１ｎ
sec 程度であればフリップフロップ６１が端子６８より
出力する信号はＨレベルとなり、第４図（Ｈ）に示すス
トローブ信号によりレジスタ回路１５に保持される。し
かし、回路素子の遅延時間が設計値の２倍以上に大きけ
ればフリップフロップ６１の出力信号はＬレベルとな
る。このようにして第５図示の回路が設計通りの高速動
作を行なうかどうかが判定され、論理回路１０の実動作
と同様のダイナミックファンクションテストが行なわれ
る。
ら端子６５に第４図（Ｅ）に示すテストパルスが入来
し、端子６６に第４図（Ｇ）に示すテストパルスが入来
し、端子６７に第４図（Ｆ）に示すテストパルスが入来
する。この場合、第５図示の回路素子の遅延時間が１ｎ
sec 程度であればフリップフロップ６１が端子６８より
出力する信号はＨレベルとなり、第４図（Ｈ）に示すス
トローブ信号によりレジスタ回路１５に保持される。し
かし、回路素子の遅延時間が設計値の２倍以上に大きけ
ればフリップフロップ６１の出力信号はＬレベルとな
る。このようにして第５図示の回路が設計通りの高速動
作を行なうかどうかが判定され、論理回路１０の実動作
と同様のダイナミックファンクションテストが行なわれ
る。
論理回路１０の出力する信号はレジスタ回路１５でスト
ローブ信号入来時にラッチされ、出力データとして端子
１６１〜１６ｍよりテスタ５０のコンパレータ５４に供
給され、ここで、コントローラ５１によってテスタ・メ
モリ５２より読み出された期待値データとビット毎に比
較される。この期待値データはテストパターンデータに
対応したものである。コントローラ５１はストローブ信
号に同期して生成した出力制御信号をコンパレータ５４
に供給し、コンパレータ５４はこの出力制御信号の入来
により、例えば出力データと期待値データの排他的論理
和演算結果であるテスト結果データを端子５５より出力
する。従って、テストパターンデータのビットパターン
が異なる毎に端子５５よりテスト結果データが出力さ
れ、論理回路１０の各部のダイナミック・ファンクショ
ンテストが行なわれる。
ローブ信号入来時にラッチされ、出力データとして端子
１６１〜１６ｍよりテスタ５０のコンパレータ５４に供
給され、ここで、コントローラ５１によってテスタ・メ
モリ５２より読み出された期待値データとビット毎に比
較される。この期待値データはテストパターンデータに
対応したものである。コントローラ５１はストローブ信
号に同期して生成した出力制御信号をコンパレータ５４
に供給し、コンパレータ５４はこの出力制御信号の入来
により、例えば出力データと期待値データの排他的論理
和演算結果であるテスト結果データを端子５５より出力
する。従って、テストパターンデータのビットパターン
が異なる毎に端子５５よりテスト結果データが出力さ
れ、論理回路１０の各部のダイナミック・ファンクショ
ンテストが行なわれる。
上述の如く、本発明によれば、被テスト回路である論理
回路の動作速度に応じた高周波数のクロック信号を発生
でき、かつ論理回路の動作速度に応じて複数のテストパ
ルス信号のタイミングを任意に可変設定でき、論理回路
を実動作に近い高速で動作させるダイナミック・ファン
クションテストが可能で論理回路の高速動作を確実に確
認できる。
回路の動作速度に応じた高周波数のクロック信号を発生
でき、かつ論理回路の動作速度に応じて複数のテストパ
ルス信号のタイミングを任意に可変設定でき、論理回路
を実動作に近い高速で動作させるダイナミック・ファン
クションテストが可能で論理回路の高速動作を確実に確
認できる。
第１図は本発明になる半導体集積回路の一実施例のブロ
ック系統図、 第２図は第１図示の発振回路の一実施例の回路図、 第３図は第１図示のパルス信号発生回路の一部の一実施
例の回路図、 第４図は第３図示の回路の一実施例の信号波形図、 第５図は第１図示の論理回路の一部の一実施例回路図、 第６図は第５図の波形図である。 図中において、 １０は論理回路、 １１はゲート回路、 １２１〜１２ｎはアンド回路、 １４はパルス信号発生回路、 １５はレジスタ回路、 １７は発振回路、 ５０はテスタ、 ５１はコントローラ、 ５２はテスタ・メモリ、 ５３はドライバ、 ５４はコンパレータ。
ック系統図、 第２図は第１図示の発振回路の一実施例の回路図、 第３図は第１図示のパルス信号発生回路の一部の一実施
例の回路図、 第４図は第３図示の回路の一実施例の信号波形図、 第５図は第１図示の論理回路の一部の一実施例回路図、 第６図は第５図の波形図である。 図中において、 １０は論理回路、 １１はゲート回路、 １２１〜１２ｎはアンド回路、 １４はパルス信号発生回路、 １５はレジスタ回路、 １７は発振回路、 ５０はテスタ、 ５１はコントローラ、 ５２はテスタ・メモリ、 ５３はドライバ、 ５４はコンパレータ。
Claims (1)
- 【請求項１】複数の組合せ回路及び順序回路で構成され
た論理回路（１０）と、 該論理回路（１０）を構成する回路素子と同一の回路素
子を用いて構成され、テスト時に外部より制御信号を供
給されて所定繰り返し周波数のクロック信号を発生する
発振回路（１７）と、 該論理回路（１０）を構成する回路素子と同一の回路素
子を用いて構成され、該クロック信号を供給されて互い
にタイミングの異なる複数のテストパルス信号及びスト
ローブ信号を所定時間間隔毎に生成するパルス信号発生
回路（１４）と、 該ストローブ信号に同期して外部より入来するテストパ
ターンデータに応じて該複数のテストパルス信号を取り
出し該論理回路（１０）に供給するゲート回路（１１）
と、 該テストパルス信号が供給された論理回路（１０）の複
数の出力信号を該ストローブ信号が供給されたとき保持
し出力データとして外部に出力するレジスタ回路（１
５）とを有することを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160261A JPH0627785B2 (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
| EP87305985A EP0252714A3 (en) | 1986-07-08 | 1987-07-07 | Semiconducteur integrated circuit device having a tester circuit |
| KR1019870007326A KR900008788B1 (ko) | 1986-07-08 | 1987-07-08 | 테이터 회로를 구비한 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160261A JPH0627785B2 (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316276A JPS6316276A (ja) | 1988-01-23 |
| JPH0627785B2 true JPH0627785B2 (ja) | 1994-04-13 |
Family
ID=15711179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160261A Expired - Fee Related JPH0627785B2 (ja) | 1986-07-08 | 1986-07-08 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0252714A3 (ja) |
| JP (1) | JPH0627785B2 (ja) |
| KR (1) | KR900008788B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252461A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 半導体装置 |
| JPH0770573B2 (ja) * | 1989-07-11 | 1995-07-31 | 富士通株式会社 | 半導体集積回路装置 |
| KR100498477B1 (ko) * | 2003-01-14 | 2005-07-01 | 삼성전자주식회사 | 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법 |
| JP5062956B2 (ja) * | 2004-01-26 | 2012-10-31 | 東レ株式会社 | 自動車用外板部材 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| EP0130974A1 (en) * | 1982-12-27 | 1985-01-16 | Storage Technology Partners | Vlsi chip with integral testing circuit |
-
1986
- 1986-07-08 JP JP61160261A patent/JPH0627785B2/ja not_active Expired - Fee Related
-
1987
- 1987-07-07 EP EP87305985A patent/EP0252714A3/en not_active Withdrawn
- 1987-07-08 KR KR1019870007326A patent/KR900008788B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR880002183A (ko) | 1988-04-29 |
| JPS6316276A (ja) | 1988-01-23 |
| EP0252714A2 (en) | 1988-01-13 |
| EP0252714A3 (en) | 1989-11-15 |
| KR900008788B1 (ko) | 1990-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0411960B2 (ja) | ||
| US6756827B2 (en) | Clock multiplier using masked control of clock pulses | |
| JPH08211133A (ja) | 高速ディジタル回路構成要素の試験方法及び装置 | |
| US4961013A (en) | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer | |
| JP2003329742A (ja) | ピン共有を用いた多重スキャンチェーン回路及びテスト方法並びにスキャンベクトルローディング方法 | |
| US6430720B1 (en) | Functional testing method and circuit including means for implementing said method | |
| JPH0262964B2 (ja) | ||
| EP0702241B1 (en) | Structural and performance scan test | |
| US6909301B2 (en) | Oscillation based access time measurement | |
| JPH0627785B2 (ja) | 半導体集積回路 | |
| US7725787B1 (en) | Testing of a programmable device | |
| JPH10325854A (ja) | 半導体装置 | |
| US20240418776A1 (en) | Integrated-circuit chip for retention cell testing | |
| JP2002196046A (ja) | 半導体集積回路およびそのテスト方法 | |
| JPH08201481A (ja) | 半導体集積回路 | |
| JP2000090693A (ja) | メモリ試験装置 | |
| JP3368572B2 (ja) | 周期発生装置 | |
| JP2001319494A (ja) | メモリ回路用の組込み自己試験装置 | |
| US20040046615A1 (en) | Oscillation based cycle time measurement | |
| JP4462692B2 (ja) | 半導体デバイス | |
| JPH0368878A (ja) | 半導体集積回路装置 | |
| JPH0391195A (ja) | メモリ回路 | |
| JPS6315456A (ja) | 半導体集積回路 | |
| JPH0329871A (ja) | 論理集積回路 | |
| JPH0772204A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |