JPH0820214B2 - プリント基板のライン幅検査方法 - Google Patents
プリント基板のライン幅検査方法Info
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- JPH0820214B2 JPH0820214B2 JP2327164A JP32716490A JPH0820214B2 JP H0820214 B2 JPH0820214 B2 JP H0820214B2 JP 2327164 A JP2327164 A JP 2327164A JP 32716490 A JP32716490 A JP 32716490A JP H0820214 B2 JPH0820214 B2 JP H0820214B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B11/00—Measuring arrangements characterised by the use of optical techniques
- G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
- G01B11/024—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness by means of diode-array scanning
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はプリント基板のライン幅検査方法、特にラ
イン幅が異なる複数種のラインのライン幅を求める検査
方法に関する。
イン幅が異なる複数種のラインのライン幅を求める検査
方法に関する。
電子部品の小形軽量化、高性能化に伴なって、プリン
ト基板回路の配線パターンも微細化、高密度化が進んで
おり、ラインの細線化、スルーホールの小径化等が要求
されている。
ト基板回路の配線パターンも微細化、高密度化が進んで
おり、ラインの細線化、スルーホールの小径化等が要求
されている。
このような細線化されたラインについては、以前と比
較して一層その幅の検査、管理が重要になっている。
較して一層その幅の検査、管理が重要になっている。
この配線パターンのライン幅の検査、管理に際しては
基準となる寸法に対してある許容値を設け、その範囲内
にある寸法を有するラインは良とし、その範囲外にある
寸法を有するラインは不良として良否判断を行なう。
基準となる寸法に対してある許容値を設け、その範囲内
にある寸法を有するラインは良とし、その範囲外にある
寸法を有するラインは不良として良否判断を行なう。
そして、この配線パターンの検査、管理に際してはプ
リント基板を後述する様に光電走査し、配線パターンを
二値化したパターンイメージをデータとして用い、この
データに種々の処理をおこなって良否判断を行う。この
ような二値化されたパターンイメージの処理としては従
来より画素オペレータによる処理が行われており、例え
ば特開昭59-74627号公報に開示されている。
リント基板を後述する様に光電走査し、配線パターンを
二値化したパターンイメージをデータとして用い、この
データに種々の処理をおこなって良否判断を行う。この
ような二値化されたパターンイメージの処理としては従
来より画素オペレータによる処理が行われており、例え
ば特開昭59-74627号公報に開示されている。
しかし、一般にこのライン幅は、例えば80〜400μｍ
程度の範囲にあるものの、検査対象となるプリント基板
の種類によって異なる。また１つのプリント基板の中に
おいても数種のライン幅を有する場合があり、この場合
にはそれぞれの基板の種類に応じて、又はラインの種類
に応じてこれらの測定をする必要がある。
程度の範囲にあるものの、検査対象となるプリント基板
の種類によって異なる。また１つのプリント基板の中に
おいても数種のライン幅を有する場合があり、この場合
にはそれぞれの基板の種類に応じて、又はラインの種類
に応じてこれらの測定をする必要がある。
例えば、第19図に示すライン幅の細いラインＬと第20
図に示すライン幅の太いラインＬが同一プリント基板上
に混在する場合、画素オペレータを作用させる対象とし
て、第19図に示すラインＬを精度良く測長するのに充分
な高さ（細かさ）の分解能を有するマトリクスＴが必要
である。しかし、その一方で同じ分解能を以て第20図に
示すラインＬを測長しようとすると、画素の２次元マト
リクスＴの空間を大規模とする必要がある。更にこのマ
トリクス空間に各種画素オペレータを作用させた場合に
は、画素オペレータのビット長が大きくなり、後処理の
ためのロジックが煩雑となる問題点があった。
図に示すライン幅の太いラインＬが同一プリント基板上
に混在する場合、画素オペレータを作用させる対象とし
て、第19図に示すラインＬを精度良く測長するのに充分
な高さ（細かさ）の分解能を有するマトリクスＴが必要
である。しかし、その一方で同じ分解能を以て第20図に
示すラインＬを測長しようとすると、画素の２次元マト
リクスＴの空間を大規模とする必要がある。更にこのマ
トリクス空間に各種画素オペレータを作用させた場合に
は、画素オペレータのビット長が大きくなり、後処理の
ためのロジックが煩雑となる問題点があった。
この問題点を解決するため、例えば分解能の異なる画
素オペレータを複数個準備しておき、分解能の高い（細
かい）画素オペレータがオーバフローしたら、次に粗い
画素オペレータに切換えて処理を進め、測長寸法に適応
した分解能を選ぶ方法が特開昭63-78009号公報に開示さ
れている。しかし、この方法では画素オペレータがライ
ン幅に応じた分解能の種類毎に必要となり、又その切換
のための処理部を設ける必要がある等の問題点があっ
た。
素オペレータを複数個準備しておき、分解能の高い（細
かい）画素オペレータがオーバフローしたら、次に粗い
画素オペレータに切換えて処理を進め、測長寸法に適応
した分解能を選ぶ方法が特開昭63-78009号公報に開示さ
れている。しかし、この方法では画素オペレータがライ
ン幅に応じた分解能の種類毎に必要となり、又その切換
のための処理部を設ける必要がある等の問題点があっ
た。
この発明は、以上のような事情を考慮してなされたも
のであり、ライン幅が異なる複数種のラインに対し、こ
れらのライン幅を精度良く、かつ大規模なマトリクス空
間や複雑な後処理回路を必要とせず、また分解能の種類
毎の画素オペレータ等も必要とせずに求めることができ
るプリント基板のライン幅検査方法を得ることを目的と
する。
のであり、ライン幅が異なる複数種のラインに対し、こ
れらのライン幅を精度良く、かつ大規模なマトリクス空
間や複雑な後処理回路を必要とせず、また分解能の種類
毎の画素オペレータ等も必要とせずに求めることができ
るプリント基板のライン幅検査方法を得ることを目的と
する。
この発明では、配線パターンを有するプリント基板を
光電走査して画素ごとに読取った画像データに基づい
て、上記配線パターン内のラインの幅の検査を行うにあ
たって、上記画像データに基づいて、上記配線パターン
のイメージを求め、上記配線パターンのイメージに、中
心から外側へ向かって順次分解能が低くなる複数種の画
素を有するオペレータを作用させ、さらに相互に分解能
が異なる画素からの信号を相互に遅延させて、これらの
画素を空間的に整合させた後、上記配線パターンのパタ
ーン中の各ライン部分についてライン幅を求める。
光電走査して画素ごとに読取った画像データに基づい
て、上記配線パターン内のラインの幅の検査を行うにあ
たって、上記画像データに基づいて、上記配線パターン
のイメージを求め、上記配線パターンのイメージに、中
心から外側へ向かって順次分解能が低くなる複数種の画
素を有するオペレータを作用させ、さらに相互に分解能
が異なる画素からの信号を相互に遅延させて、これらの
画素を空間的に整合させた後、上記配線パターンのパタ
ーン中の各ライン部分についてライン幅を求める。
この発明において、画素オペレータの中心付近の画素
は分解能が高く（細かく）、中心から離れるに従って分
解能が低く（粗く）なる。また、このようにオペレータ
を構成する画素の分解能が異なる場合には、分解能の異
なるエリアの画素を空間的に整合させる必要があるが、
この発明においては、各エリアの画素からの信号を相互
に遅延させることで、空間的整合を図っている。よって
細いラインのライン幅の測定は中心付近の分解能の高い
（細かい）画素が、太いラインのライン幅の測定は外側
の分解能の低い（粗い）画素がそれぞれ担当し、ライン
幅に応じた分解能を以てライン幅を測定する。
は分解能が高く（細かく）、中心から離れるに従って分
解能が低く（粗く）なる。また、このようにオペレータ
を構成する画素の分解能が異なる場合には、分解能の異
なるエリアの画素を空間的に整合させる必要があるが、
この発明においては、各エリアの画素からの信号を相互
に遅延させることで、空間的整合を図っている。よって
細いラインのライン幅の測定は中心付近の分解能の高い
（細かい）画素が、太いラインのライン幅の測定は外側
の分解能の低い（粗い）画素がそれぞれ担当し、ライン
幅に応じた分解能を以てライン幅を測定する。
A.全体構成と概略動作 第2A図は、この発明の一実施例を適用するパターン検
査装置の全体構成を示すブロック図である。
査装置の全体構成を示すブロック図である。
ステージ10上には、検査対象となるプリント基板11が
配置される。プリント基板11は、ライン方向Ｘごとに、
そのイメージを読取装置20によって走査線順次に読みと
られながら、搬送方向Ｙに送られる。読取装置20は、数
千素子を有するCCD複数個をライン方向Ｘに直列配列し
たものであり、画素ごとにプリント基板11のパターンを
読み取る。読み取られた画素データは、２値化回路21a,
21bに送られる。２値化回路21aは、後述するホールイメ
ージ原信号HIS0を生成し、２値化回路21bは後述するパ
ターンイメージ原信号PIS0を生成する。信号HIS0,PIS0
は共に、パターン検査回路30に入力される。
配置される。プリント基板11は、ライン方向Ｘごとに、
そのイメージを読取装置20によって走査線順次に読みと
られながら、搬送方向Ｙに送られる。読取装置20は、数
千素子を有するCCD複数個をライン方向Ｘに直列配列し
たものであり、画素ごとにプリント基板11のパターンを
読み取る。読み取られた画素データは、２値化回路21a,
21bに送られる。２値化回路21aは、後述するホールイメ
ージ原信号HIS0を生成し、２値化回路21bは後述するパ
ターンイメージ原信号PIS0を生成する。信号HIS0,PIS0
は共に、パターン検査回路30に入力される。
パターン検査回路30は、後述する機能を有し、配線パ
ターン（ランドを含む）や、これとスルーホールとの相
対的位置関係を検査し、その結果を中央演算装置（MP
U）50に与える。
ターン（ランドを含む）や、これとスルーホールとの相
対的位置関係を検査し、その結果を中央演算装置（MP
U）50に与える。
MPU50は、制御系51を介して、装置全体を制御する。
制御系51は、パターン検査回路30において得られたデー
タのアドレスを特定するためのＸ−Ｙアドレスなどを生
成する。また、このＸ−Ｙアドレスをステージ駆動系52
にも与えて、ステージ10の搬送機構を制御する。
制御系51は、パターン検査回路30において得られたデー
タのアドレスを特定するためのＸ−Ｙアドレスなどを生
成する。また、このＸ−Ｙアドレスをステージ駆動系52
にも与えて、ステージ10の搬送機構を制御する。
CRT60は、MPU50からの指令を受けて、各種の演算結
果、例えばホールイメージなどを表示する。キーボード
70は、MPU50に対して種々の命令を入力するために用い
られる。
果、例えばホールイメージなどを表示する。キーボード
70は、MPU50に対して種々の命令を入力するために用い
られる。
オプション部80には、欠陥確認装置81,欠陥品除去装
置82および欠陥位置マーキング装置83などが配置され
る。欠陥確認装置81は、検出された欠陥を、例えばCRT
上に拡大して表示するための装置である。また、欠陥品
除去装置82は、欠陥を有するプリント基板11を検出した
ら、そのプリント基板11を不良品用トレーなどに搬送す
るための装置である。また、欠陥位置マーキング装置83
は、プリント基板11上の欠陥部分に直接、または、その
部分に該当するシート上の点にマーキングを行うための
装置である。これらの装置は必要に応じて取り付けられ
る。
置82および欠陥位置マーキング装置83などが配置され
る。欠陥確認装置81は、検出された欠陥を、例えばCRT
上に拡大して表示するための装置である。また、欠陥品
除去装置82は、欠陥を有するプリント基板11を検出した
ら、そのプリント基板11を不良品用トレーなどに搬送す
るための装置である。また、欠陥位置マーキング装置83
は、プリント基板11上の欠陥部分に直接、または、その
部分に該当するシート上の点にマーキングを行うための
装置である。これらの装置は必要に応じて取り付けられ
る。
B.読取り光学系 第3A図は、第2A図に示すステージ10,プリンツト基板1
1および読取装置20などによって構成される読取り光学
系の一例を示す図である。
1および読取装置20などによって構成される読取り光学
系の一例を示す図である。
第3A図において、光源22からの光は、ハーフミラー23
で反射されてステージ10上のプリント基板11上に照射さ
れる。プリント基板11上には、下地となるベースB,ライ
ンL,スルーホールＨおよびそのまわりのランドＲが存在
する。プリント基板11からの反射光はハーフミラー23を
通過し、さらにレンズ25を介して、読取装置20内に設け
られたCCD24に入射される。CCD24は、搬送方向Ｙに送ら
れるプリント基板11上のベースB,ラインL,スルーホール
H,ランドＲなどからの反射光を線順次に読取っていく。
で反射されてステージ10上のプリント基板11上に照射さ
れる。プリント基板11上には、下地となるベースB,ライ
ンL,スルーホールＨおよびそのまわりのランドＲが存在
する。プリント基板11からの反射光はハーフミラー23を
通過し、さらにレンズ25を介して、読取装置20内に設け
られたCCD24に入射される。CCD24は、搬送方向Ｙに送ら
れるプリント基板11上のベースB,ラインL,スルーホール
H,ランドＲなどからの反射光を線順次に読取っていく。
第４図は第3A図のＡ−Ａ′線において読み取られた信
号波形を示すグラフと、この信号波形を合成して得られ
るパターンの一例を示す図である。
号波形を示すグラフと、この信号波形を合成して得られ
るパターンの一例を示す図である。
第４図の信号波形に示すように、ベースＢにおいては
反射光は比較的少く、閾値TH1,TH2（TH1＜TH2）の間の
レベルの信号が生成される。配線パターンＰ（ラインＬ
及びランドＲ）は、銅などの金属によって形成されてい
るので、この部分での反射光は多く、閾値TH2以上のレ
ベルの信号が生成される。また、スルーホールＨにおい
ては、反射光はほとんど無く、閾値TH1以下のレベルの
信号が生成される。さらに、通常スルーホールＨとラン
ドＲとの間や、ラインＬと下地Ｂの間には、エッジＥが
存在する。この部分にはガタつきや傾斜が存在し、この
部分での反射光レベルは、特に一定の値を取らないが、
ほぼ閾値TH1と閾値TH2との間にある。
反射光は比較的少く、閾値TH1,TH2（TH1＜TH2）の間の
レベルの信号が生成される。配線パターンＰ（ラインＬ
及びランドＲ）は、銅などの金属によって形成されてい
るので、この部分での反射光は多く、閾値TH2以上のレ
ベルの信号が生成される。また、スルーホールＨにおい
ては、反射光はほとんど無く、閾値TH1以下のレベルの
信号が生成される。さらに、通常スルーホールＨとラン
ドＲとの間や、ラインＬと下地Ｂの間には、エッジＥが
存在する。この部分にはガタつきや傾斜が存在し、この
部分での反射光レベルは、特に一定の値を取らないが、
ほぼ閾値TH1と閾値TH2との間にある。
読取装置20からの信号は、第2A図の２値化回路21a,21
bにおいて、例えば閾値TH1,TH2をそれぞれ用いて２値化
される。２値化回路21aは、スルーホールＨを示すホー
ルイメージHIを生成し、２値化回路21bは配線パターン
Ｐ（ラインＬ及びランドＲ）を示すパターンイメージPI
を生成する。この２つのイメージHI,PIが、後述する処
理に必要な信号として用いられる。
bにおいて、例えば閾値TH1,TH2をそれぞれ用いて２値化
される。２値化回路21aは、スルーホールＨを示すホー
ルイメージHIを生成し、２値化回路21bは配線パターン
Ｐ（ラインＬ及びランドＲ）を示すパターンイメージPI
を生成する。この２つのイメージHI,PIが、後述する処
理に必要な信号として用いられる。
第3B図は、読取光学系の他の例を示す図である。光源
22aからの光は、第3A図に示す例と同様に、反射光とし
てハーフミラー23およびレンズ25を介して読取装置20内
のCCD24上に照射される。この例においては、さらにス
テージ10の裏側に光源22bが備えられており、スルーホ
ールＨを通過した光もCCD24上に照射される。従って、
スルーホールＨにおいて、信号レベルが最も高く、配線
パターンＰ（ラインＬ及びランドＲ）において、信号レ
ベルが中程度、ベースＢおよびエッシＥにおいて信号レ
ベルが比較的低くなる。
22aからの光は、第3A図に示す例と同様に、反射光とし
てハーフミラー23およびレンズ25を介して読取装置20内
のCCD24上に照射される。この例においては、さらにス
テージ10の裏側に光源22bが備えられており、スルーホ
ールＨを通過した光もCCD24上に照射される。従って、
スルーホールＨにおいて、信号レベルが最も高く、配線
パターンＰ（ラインＬ及びランドＲ）において、信号レ
ベルが中程度、ベースＢおよびエッシＥにおいて信号レ
ベルが比較的低くなる。
さらに、他の例として、CCD24を２列以上用意し、光
源22aによって、配線パターンＰ（ラインＬ及びランド
Ｒ）を検出し、光源22bによってスルーホールＨのみを
検出し、それらのデータを別々に後段の２値化回路に出
力するように構成してもよい。
源22aによって、配線パターンＰ（ラインＬ及びランド
Ｒ）を検出し、光源22bによってスルーホールＨのみを
検出し、それらのデータを別々に後段の２値化回路に出
力するように構成してもよい。
C.パターン検査回路 第2B図は、第2A図に示すパターン検査回路30の内部構
成を示すブロック図である。
成を示すブロック図である。
第2A図の２値化回路21a,21bで生成されたホールイメ
ージ原信号HIS0，パターンイメージ原信号PIS0は、イン
ターフェース31を介してノイズフィルタ32a,32bにそれ
ぞれ与えられる。ノイズフィルタ32a,32bは平滑化処理
などを行って、ノイズを除去し、ホールイメージ信号HI
S,パターンイメージ信号PISをそれぞれ生成する。
ージ原信号HIS0，パターンイメージ原信号PIS0は、イン
ターフェース31を介してノイズフィルタ32a,32bにそれ
ぞれ与えられる。ノイズフィルタ32a,32bは平滑化処理
などを行って、ノイズを除去し、ホールイメージ信号HI
S,パターンイメージ信号PISをそれぞれ生成する。
ホールイメージ信号HISとパターンイメージ信号PISは
どちらも、比較検査回路33,DRC（Design Rule Check）
回路34,スルーホール検査回路35のすべてに与えられ
る。
どちらも、比較検査回路33,DRC（Design Rule Check）
回路34,スルーホール検査回路35のすべてに与えられ
る。
比較検査回路33は、ホールイメージ信号HIS及びパタ
ーンイメージ信号PISと、あらかじめ準備された基準プ
リント基板について得られたイメージ信号とを比較照合
し、それらが相互に異なる部分を欠陥として特定する回
路である。基準プリント基板としては、検査対象となる
プリント基板11と同一種類で、かつあらかじめ良品であ
ると判定されたプリント基板が用いられる。この方法
（比較法）はたとえば本出願人による特開昭60-263807
号公報に開示されている。
ーンイメージ信号PISと、あらかじめ準備された基準プ
リント基板について得られたイメージ信号とを比較照合
し、それらが相互に異なる部分を欠陥として特定する回
路である。基準プリント基板としては、検査対象となる
プリント基板11と同一種類で、かつあらかじめ良品であ
ると判定されたプリント基板が用いられる。この方法
（比較法）はたとえば本出願人による特開昭60-263807
号公報に開示されている。
スルーホール検査回路35はプリント基板11上のランド
ＲとホールＨとの相対的位置関係を検出し、これが設計
上の値から逸脱しているかどうかを判定することによっ
てプリント基板11の良否検査を行う回路である。この検
査方法については、たとえば本出願人による特願平1-82
117号出願に開示されている。
ＲとホールＨとの相対的位置関係を検出し、これが設計
上の値から逸脱しているかどうかを判定することによっ
てプリント基板11の良否検査を行う回路である。この検
査方法については、たとえば本出願人による特願平1-82
117号出願に開示されている。
D.DRC回路 （Ｄ−１）．概要 DRC回路34の各部の構造・動作の説明の前にその概要
について以下に述べる。
について以下に述べる。
第1A図はDRC回路34の概要を示すブロック図、第1B図
は同回路34の動作を示すフローチャートである。
は同回路34の動作を示すフローチャートである。
DRC回路34に入力したパターンイメージ信号PISは、タ
イミング調整用シフトレジスタ36a,36b,及び1/4×1/4圧
縮部38にそれぞれ入力される。
イミング調整用シフトレジスタ36a,36b,及び1/4×1/4圧
縮部38にそれぞれ入力される。
1/4×1/4圧縮部38では、４×４の画素を１画素に圧縮
処理する部分であり、最も粗い分解能ＣのエリアAcの画
素信号PICを作成する（ステップS100に対応）。
処理する部分であり、最も粗い分解能ＣのエリアAcの画
素信号PICを作成する（ステップS100に対応）。
1/2×1/2圧縮部37では２×２の画素を１画素に圧縮処
理する部分であり、分解能Ｃの次ぎに粗い分解能Ｂのエ
リアAbの画素信号PIBを作成する（ステップS200に対
応）。
理する部分であり、分解能Ｃの次ぎに粗い分解能Ｂのエ
リアAbの画素信号PIBを作成する（ステップS200に対
応）。
最も細かい分解能ＡのエリアAaの画素はパターンイメ
ージ信号PISの有する画素を圧縮せずに画素信号PIAとし
て用いる（ステップS300に対応）。即ちここではパター
ンイメージ信号PISの分解能と分解能Ａとは同じであ
る。
ージ信号PISの有する画素を圧縮せずに画素信号PIAとし
て用いる（ステップS300に対応）。即ちここではパター
ンイメージ信号PISの分解能と分解能Ａとは同じであ
る。
タイミング調整用シフトレジスタ36a,36bは、上記画
素信号PIA,PIB,PICの整合をとるための遅延処理を行
う。
素信号PIA,PIB,PICの整合をとるための遅延処理を行
う。
例えば分解能ＡのエリアAaは後述する画素オペレータ
MOPの構成の関係上その中心Ｏ付近のみ必要とされる一
方、エリアAbはエリアAaを含む更に広い領域を、エリア
AcはエリアAbを含む更に広い領域が必要となる。その為
オペレータMOPによって空間的処理であるライン幅Ｗの
測定をする際にはこれらのエリアの画素が空間的に整合
していなければならない。
MOPの構成の関係上その中心Ｏ付近のみ必要とされる一
方、エリアAbはエリアAaを含む更に広い領域を、エリア
AcはエリアAbを含む更に広い領域が必要となる。その為
オペレータMOPによって空間的処理であるライン幅Ｗの
測定をする際にはこれらのエリアの画素が空間的に整合
していなければならない。
第５図はこの空間的整合の概念を示したものである。
図中黒い菱形で示された画素がオペレータMOPの中心Ｏ
に対応する。信号PIA,PIB,PICによってそれぞれ得られ
るエリアAa,Ab,Acは、この中心Ｏに対応する画素を基準
として相互に整合がとられている。このような空間的整
合をとるために第1A図のシフトレジスタ36a,36bが、信
号PIA,PIBを後述するタイミングだけ遅延させるのであ
る。
図中黒い菱形で示された画素がオペレータMOPの中心Ｏ
に対応する。信号PIA,PIB,PICによってそれぞれ得られ
るエリアAa,Ab,Acは、この中心Ｏに対応する画素を基準
として相互に整合がとられている。このような空間的整
合をとるために第1A図のシフトレジスタ36a,36bが、信
号PIA,PIBを後述するタイミングだけ遅延させるのであ
る。
以上のようにして求まった３種の分解能を有する信号
PIA,PIB,PICはライ幅測定部39に送られ、画素オペレー
タMOPによって、ライン幅Ｗが測定される（ステップS40
0）。
PIA,PIB,PICはライ幅測定部39に送られ、画素オペレー
タMOPによって、ライン幅Ｗが測定される（ステップS40
0）。
第６図に画素オペレータMOPの一例を示す。
オペレータMOPをラインＬに作用させるには、オペレ
ータの中心Ｏを、ラインＬ上に置く。換言すれば中心Ｏ
がラインＬ上にある時に、オペレータMOPはライン幅Ｗ
を測定する。
ータの中心Ｏを、ラインＬ上に置く。換言すれば中心Ｏ
がラインＬ上にある時に、オペレータMOPはライン幅Ｗ
を測定する。
ライン幅Ｗが細いラインＬに対しては、その測定に高
精度が要求されるため、中心Ｏ付近の画素Faの分解能は
高く（細かく）なければならない。一方ライン幅が太い
ラインＬに対しては、分解能は低くても要求される精度
に対応できるので、中心Ｏから離れた部分のオペレータ
MOPの画素Fb,Fcは粗くした方が画素数が少なくて済み、
後処理が容易となる。従って前述したように、第５図の
分解能ＡのエリアAaはオペレータMOPの中心Ｏ付近で必
要となる。また分解能ＢのエリアAbは環状に必要である
が、遅延処理等の簡易化の為、前述のように、自身より
も細かい分解能を有するエリアAaの範囲をも含んでい
る。エリアAcも同様にエリアAbの範囲を含んでいる。
精度が要求されるため、中心Ｏ付近の画素Faの分解能は
高く（細かく）なければならない。一方ライン幅が太い
ラインＬに対しては、分解能は低くても要求される精度
に対応できるので、中心Ｏから離れた部分のオペレータ
MOPの画素Fb,Fcは粗くした方が画素数が少なくて済み、
後処理が容易となる。従って前述したように、第５図の
分解能ＡのエリアAaはオペレータMOPの中心Ｏ付近で必
要となる。また分解能ＢのエリアAbは環状に必要である
が、遅延処理等の簡易化の為、前述のように、自身より
も細かい分解能を有するエリアAaの範囲をも含んでい
る。エリアAcも同様にエリアAbの範囲を含んでいる。
第７図はライン幅Ｗが100μｍのラインＬに、第８図
はライン幅Ｗが200μｍのラインＬに、第９図はライン
幅Ｗが400μｍのラインＬに、それぞれオペレータMOPを
作用させた場合について示した。但しオペレータMOPに
おいて、画素Fa,Fb,Fcはそれぞれ８μｍ□,15μｍ□,32
μｍ□とした。
はライン幅Ｗが200μｍのラインＬに、第９図はライン
幅Ｗが400μｍのラインＬに、それぞれオペレータMOPを
作用させた場合について示した。但しオペレータMOPに
おいて、画素Fa,Fb,Fcはそれぞれ８μｍ□,15μｍ□,32
μｍ□とした。
第７図及至第９図において、ラインＬの走る方向LDと
直交するオペレータの腕がライン幅を測定する。即ち斜
線を施した画素の間隔がライン幅Ｗとして求められる。
詳しくは後述するが、第７図及至第９図はそれぞれエリ
アAa,Ab,Ac（正確には画素Fa,Fb,Fc）に対応してライン
幅が測定されていることがわかる。
直交するオペレータの腕がライン幅を測定する。即ち斜
線を施した画素の間隔がライン幅Ｗとして求められる。
詳しくは後述するが、第７図及至第９図はそれぞれエリ
アAa,Ab,Ac（正確には画素Fa,Fb,Fc）に対応してライン
幅が測定されていることがわかる。
（Ｄ−２）．画素の圧縮 第10図に1/4×1/4圧縮部38の詳細を示す。シフトレジ
スタ群により、適当な遅延を受けた４×４＝16の画素が
２次元的に展開され、これらの間で多数決が採られる。
但し実際には16が偶数ゆえ“0"と“1"が８画素ずつの同
数となる「引き分け」の事態が生じる。この事態を避け
るため、１画素前の値を利用する。
スタ群により、適当な遅延を受けた４×４＝16の画素が
２次元的に展開され、これらの間で多数決が採られる。
但し実際には16が偶数ゆえ“0"と“1"が８画素ずつの同
数となる「引き分け」の事態が生じる。この事態を避け
るため、１画素前の値を利用する。
第11図に多数決の採り方の一例を示す。分解能Ｃの画
素PCはパターンイメージ信号PISの16画素から形成され
る。白抜き矢印で示すように、この画素PCに先行する圧
縮済みの画素PCoをも考慮することで「引き分け」を回
避する。実線矢印で示した様に、各縦列において画素PC
oの値“1"をも含めて多数決を採る。このとき各縦列に
含まれる画素数は５であり、奇数なので「引き分け」は
生じない。このようにして求めた４つの結果（ここでは
1,1,1,0）に更に再度画素PCoの値“1"を含めて画素数を
奇数５にして多数決を採る。ここでは1,1,1,0,1の多数
決により、画素PCの値として“1"が求まる。
素PCはパターンイメージ信号PISの16画素から形成され
る。白抜き矢印で示すように、この画素PCに先行する圧
縮済みの画素PCoをも考慮することで「引き分け」を回
避する。実線矢印で示した様に、各縦列において画素PC
oの値“1"をも含めて多数決を採る。このとき各縦列に
含まれる画素数は５であり、奇数なので「引き分け」は
生じない。このようにして求めた４つの結果（ここでは
1,1,1,0）に更に再度画素PCoの値“1"を含めて画素数を
奇数５にして多数決を採る。ここでは1,1,1,0,1の多数
決により、画素PCの値として“1"が求まる。
第12図に1/2×1/2圧縮部37の詳細を示す。1/4×1/4圧
縮部38と同様にシフトレジスタにより適当な遅延を受け
た２×２＝４の画素が２次元的に展開され、これらの間
で多数決が採られる。但し1/4×1/4圧縮部38と同様に、
先行する圧縮済みの画素PBoをも含めて多数決を採るこ
とで「引き分け」を回避する（第13図）。ここでは着目
している画素の４つの値1,0,0,1に画素PBoの値１を含め
て多数決をとり、圧縮した画素PBの値として“1"が求ま
る。
縮部38と同様にシフトレジスタにより適当な遅延を受け
た２×２＝４の画素が２次元的に展開され、これらの間
で多数決が採られる。但し1/4×1/4圧縮部38と同様に、
先行する圧縮済みの画素PBoをも含めて多数決を採るこ
とで「引き分け」を回避する（第13図）。ここでは着目
している画素の４つの値1,0,0,1に画素PBoの値１を含め
て多数決をとり、圧縮した画素PBの値として“1"が求ま
る。
（Ｄ−３）．エリアの重ね合わせ すでに（Ｄ−１）で示したように、分解能の異なるエ
リアAa,Ab,Acは、後の画素のオペレータ処理のために空
間的に整合をとって重ね合わせる必要がある。即ち３種
のパターンイメージ信号PIA,PIB,PICを相対的に適切に
遅延させる必要がある。ハード上ではタイミング調整用
シフトレジスタ36a,36bがそれぞれパターンイメージ信
号PIS（即ちPIA）の遅延を行う。
リアAa,Ab,Acは、後の画素のオペレータ処理のために空
間的に整合をとって重ね合わせる必要がある。即ち３種
のパターンイメージ信号PIA,PIB,PICを相対的に適切に
遅延させる必要がある。ハード上ではタイミング調整用
シフトレジスタ36a,36bがそれぞれパターンイメージ信
号PIS（即ちPIA）の遅延を行う。
今、分解能Ａの画素PAを単位として、エリアAaがMa×
Maの、またエリアAbがMb×Mbの、またエリアAcがMc×Mc
の、それぞれマトリクスである場合について、上記遅延
量について説明する。
Maの、またエリアAbがMb×Mbの、またエリアAcがMc×Mc
の、それぞれマトリクスである場合について、上記遅延
量について説明する。
エリアAaの列数Maを４の倍数に選ぶ。例えばMa＝16と
する。一方、分解能Ｂの画素PBの一辺は画素PAの一辺の
２倍ゆえ、エリアAbの列数Mbも４の倍数であり、例えば
Mb＝32とする。従って第14図に示すように、エリアAaと
エリアAbとは、後述する画素オペレータMOPとの対応の
ためにエリアAbがエリアAaの外側に（（Mb−Ma）/2）列
だけ（ここでは８列）はみ出したように配置されること
になる。なおMb−Maは４の倍数同士の差ゆえ４の倍数で
あり、よって（（Mb−Ma）/2）は整数である。
する。一方、分解能Ｂの画素PBの一辺は画素PAの一辺の
２倍ゆえ、エリアAbの列数Mbも４の倍数であり、例えば
Mb＝32とする。従って第14図に示すように、エリアAaと
エリアAbとは、後述する画素オペレータMOPとの対応の
ためにエリアAbがエリアAaの外側に（（Mb−Ma）/2）列
だけ（ここでは８列）はみ出したように配置されること
になる。なおMb−Maは４の倍数同士の差ゆえ４の倍数で
あり、よって（（Mb−Ma）/2）は整数である。
同様にして分解能Ｃの画素PCの一辺は画素PAの一辺の
４倍ゆえ、エリアAcの列数Mcも４の倍数となり、例えば
Mc＝80とする。従ってエリアAaとエリアAbに対してエリ
アAcを対称性よく配置させると、エリアAcは、エリアAb
の外側に（（Mc−Mb）/2）列だけ（ここでは24列）はみ
出したように配置されることになる。なおMc−Mbは４の
倍数同士の差ゆえ４の倍数であり、よって（（Mc−Mb）
/2）は整数である。
４倍ゆえ、エリアAcの列数Mcも４の倍数となり、例えば
Mc＝80とする。従ってエリアAaとエリアAbに対してエリ
アAcを対称性よく配置させると、エリアAcは、エリアAb
の外側に（（Mc−Mb）/2）列だけ（ここでは24列）はみ
出したように配置されることになる。なおMc−Mbは４の
倍数同士の差ゆえ４の倍数であり、よって（（Mc−Mb）
/2）は整数である。
まず、シフトレジスタ36aの行う遅延量について説明
する。エリアAaの最初の画素は、エリアAcの最初の画素
に対して、画素PAを単位として （（Mc−Ma）/2）列＋（（Mc−Ma）/2）画素 …（１） だけ空間的にずれている。しかし、（Ｄ−２）で述べた
ように、エリアAcの画素PCは、画素PAの圧縮を行ったも
のであり、時間的に ３列＋３画素 …（２） のずれがある。よって遅延時間として結局、 （（Mc−Ma）/2＋３）列＋（（Mc−Ma）/2＋３）画素 ＝（Mc＋１）×（（Mc−Ma）/2＋３）画素 …（３） だけ必要となる。
する。エリアAaの最初の画素は、エリアAcの最初の画素
に対して、画素PAを単位として （（Mc−Ma）/2）列＋（（Mc−Ma）/2）画素 …（１） だけ空間的にずれている。しかし、（Ｄ−２）で述べた
ように、エリアAcの画素PCは、画素PAの圧縮を行ったも
のであり、時間的に ３列＋３画素 …（２） のずれがある。よって遅延時間として結局、 （（Mc−Ma）/2＋３）列＋（（Mc−Ma）/2＋３）画素 ＝（Mc＋１）×（（Mc−Ma）/2＋３）画素 …（３） だけ必要となる。
同様にしてシフトレジスタ36bの行う画素PBについて
の遅延量については画素PAを単位として、 （（Mc−Mb）/2＋３）列＋（（Mc−Mb）/2＋３）画素…
（４） と考えられるが、画素PBも自身の圧縮により、 １列＋１画素 …（５） の時間的ずれを有するので、この分だけ時間的ずれが相
殺されて、 （（Mc−Mb）/2＋２）列＋（（Mc−Mb）/2＋２）画素 ＝（Mc＋１）×（（Mc−Mb）/2＋２）画素 …（６） だけの遅延量が必要となる。
の遅延量については画素PAを単位として、 （（Mc−Mb）/2＋３）列＋（（Mc−Mb）/2＋３）画素…
（４） と考えられるが、画素PBも自身の圧縮により、 １列＋１画素 …（５） の時間的ずれを有するので、この分だけ時間的ずれが相
殺されて、 （（Mc−Mb）/2＋２）列＋（（Mc−Mb）/2＋２）画素 ＝（Mc＋１）×（（Mc−Mb）/2＋２）画素 …（６） だけの遅延量が必要となる。
（Ｄ−４）．ライン幅の測定 第15図はライン幅測定部39の構造を示すブロック図で
ある。また、第16図は同部39の動作を示すフローチャー
トであり、第1B図のステップS400の詳細である。
ある。また、第16図は同部39の動作を示すフローチャー
トであり、第1B図のステップS400の詳細である。
まず、オペレータ作用部39aによって画素オペレータM
OPを、エリアAa,Ab,Acに作用させる。第17図にその一部
を例示する。画素Fa,Fb,Fcはそれぞれ分解能A,B,Cを有
する。第６図に例示したように、オペレータMOPは、そ
の中心から遠ざかる程分解能が粗くなるように設定す
る。よってエリアAbが存在する領域でもオペレータMOP
の画素として画素Fcを、またエリアAaが存在する領域で
も画素Fbを採用する部分がある。
OPを、エリアAa,Ab,Acに作用させる。第17図にその一部
を例示する。画素Fa,Fb,Fcはそれぞれ分解能A,B,Cを有
する。第６図に例示したように、オペレータMOPは、そ
の中心から遠ざかる程分解能が粗くなるように設定す
る。よってエリアAbが存在する領域でもオペレータMOP
の画素として画素Fcを、またエリアAaが存在する領域で
も画素Fbを採用する部分がある。
このように作用された画素の値についてビット検査部
39bが“0"か“1"かを調べ、全ビットで“1"であり、か
つ方向の揃った２つの腕La,Lbが存在するか否かを判断
する（ステップS402）。即ち第７図乃至第９図からわか
る様に、オペレータMOPがラインＬ上にある場合、その
ラインＬの走る方向LDに平行な腕の画素の値は、画素F
a,Fb,Fcによらず全て“1"になる。このことから逆にオ
ペレータMOPにおいて、方向の揃った２つの腕の全ビッ
トが“1"であれば、この腕La,Lbと平行な方向にライン
Ｌが走っていると判断する。上記条件を満たす腕が存在
しなければ、後のライン幅Ｗの計算は行わない。
39bが“0"か“1"かを調べ、全ビットで“1"であり、か
つ方向の揃った２つの腕La,Lbが存在するか否かを判断
する（ステップS402）。即ち第７図乃至第９図からわか
る様に、オペレータMOPがラインＬ上にある場合、その
ラインＬの走る方向LDに平行な腕の画素の値は、画素F
a,Fb,Fcによらず全て“1"になる。このことから逆にオ
ペレータMOPにおいて、方向の揃った２つの腕の全ビッ
トが“1"であれば、この腕La,Lbと平行な方向にライン
Ｌが走っていると判断する。上記条件を満たす腕が存在
しなければ、後のライン幅Ｗの計算は行わない。
上記のLa,Lbの存否の判断はANDゲートを用いることに
より容易に構成される。
より容易に構成される。
ビット検査部39bは更にライン幅の測定の準備を行う
（ステップS403）。即ち上記La,Lbの存在が認められた
場合には、これらと直交する腕Lc,Ldを検査する。腕Lc,
Ldの中心付近はラインＬ上にあるので中心付近の画素の
値は“1"である。しかし中心から遠ざかると、腕Lc,Ld
の画素の中で、ラインＬ上からはずれてその値が“0"で
あるものが存在する。例えば第８図と同様の場合につい
て第18図を用いて説明すると、腕La,LbはラインＬ上の
走る方向LDに平行に選ばれており、腕Lc,Ldはこれらと
直交するものが選ばれる。腕Lc,Ldの画素のうち、画素F
1,F2に挟まれた画素は全て“1"であり、画素F1,F2を含
めてこれより外側の画素は全て“0"である。よってライ
ン幅を求めるには画素F1と画素F2の間隔を求めればよ
い。ビット検査部39bはこの画素F1,F2の位置情報を演算
部39cに伝える。
（ステップS403）。即ち上記La,Lbの存在が認められた
場合には、これらと直交する腕Lc,Ldを検査する。腕Lc,
Ldの中心付近はラインＬ上にあるので中心付近の画素の
値は“1"である。しかし中心から遠ざかると、腕Lc,Ld
の画素の中で、ラインＬ上からはずれてその値が“0"で
あるものが存在する。例えば第８図と同様の場合につい
て第18図を用いて説明すると、腕La,LbはラインＬ上の
走る方向LDに平行に選ばれており、腕Lc,Ldはこれらと
直交するものが選ばれる。腕Lc,Ldの画素のうち、画素F
1,F2に挟まれた画素は全て“1"であり、画素F1,F2を含
めてこれより外側の画素は全て“0"である。よってライ
ン幅を求めるには画素F1と画素F2の間隔を求めればよ
い。ビット検査部39bはこの画素F1,F2の位置情報を演算
部39cに伝える。
演算部39cは、画素F1,F2の位置情報からライン幅Ｗを
計算する。第18図の場合には画素F1,F2は、共に分解能
Ｂの画素Fbに属している。よってライン幅Ｗは、少なく
とも分解能Ａの画素Faが連続する長さよりも大きいこと
が判る。即ちここでは ８μｍ×16＝128μｍ …（７） よりも大きい。
計算する。第18図の場合には画素F1,F2は、共に分解能
Ｂの画素Fbに属している。よってライン幅Ｗは、少なく
とも分解能Ａの画素Faが連続する長さよりも大きいこと
が判る。即ちここでは ８μｍ×16＝128μｍ …（７） よりも大きい。
次に画素F1は腕Lc中の画素Fbの中で、内側から３つめ
の画素である。換言すれば腕Lc中で画素Fbは内側から２
画素まで“1"となっており、同様にして腕Ld中で画素Fb
は内側から３画素までが“1"となっている。よってライ
ン幅Ｗとしては先に求めた画素Faの続く長さ128μｍに
加えて 16μｍ×（２＋３）＝80μｍ …（８） だけ大きな値 128μｍ＋80μｍ＝208μｍ …（９） が求まる。
の画素である。換言すれば腕Lc中で画素Fbは内側から２
画素まで“1"となっており、同様にして腕Ld中で画素Fb
は内側から３画素までが“1"となっている。よってライ
ン幅Ｗとしては先に求めた画素Faの続く長さ128μｍに
加えて 16μｍ×（２＋３）＝80μｍ …（８） だけ大きな値 128μｍ＋80μｍ＝208μｍ …（９） が求まる。
第７図に相当する場合には画素Faのみで計算されて、
ライン幅Ｗは ８μｍ×13＝104μｍ …（10） と求まる。
ライン幅Ｗは ８μｍ×13＝104μｍ …（10） と求まる。
第９図に相当する場合には画素Fa,Fbが連続する長さ
が （８μｍ×16）＋（16μｍ×８）＝256μｍ …（11） であり、画素Fcの値が“0"となる位置からライン幅Ｗは 256μｍ＋32μｍ×５＝416μｍ …（12） と求まる。いずれの場合にも真のライン幅に比較して等
しく＋４％の増加となっている。
が （８μｍ×16）＋（16μｍ×８）＝256μｍ …（11） であり、画素Fcの値が“0"となる位置からライン幅Ｗは 256μｍ＋32μｍ×５＝416μｍ …（12） と求まる。いずれの場合にも真のライン幅に比較して等
しく＋４％の増加となっている。
以上の様に、この画素オペレータMOPによるライン幅
Ｗの測定は、ラインＬの境界付近の画素よりも分解能の
低い画素の連続する長さをオフセットとして計算するの
で、ライン幅に応じて精度よく行うことができる。
Ｗの測定は、ラインＬの境界付近の画素よりも分解能の
低い画素の連続する長さをオフセットとして計算するの
で、ライン幅に応じて精度よく行うことができる。
E.変形例 この発明は上記に説明した実施例に限定されるもので
はなく、以下の様な変形例も可能である。
はなく、以下の様な変形例も可能である。
（１）上記実施例では分解能を３種類にした場合につい
て述べたが、ライン幅Ｗの種類の範囲に応じて分解能の
種類を増減させることにより、ライン幅Ｗに応じてこれ
を精度良く測定できて、更に本発明の効果を高めること
ができる。
て述べたが、ライン幅Ｗの種類の範囲に応じて分解能の
種類を増減させることにより、ライン幅Ｗに応じてこれ
を精度良く測定できて、更に本発明の効果を高めること
ができる。
（２）上記実施例では分解能が中心から外部へ向かっ
て、1/4,1/16という倍率で粗くなった場合について説明
したが、ライン幅Ｗの種類の範囲に応じて倍率を増減さ
せることにより、上記変形例（１）と同様にして更に本
発明の効果を高めることができる。
て、1/4,1/16という倍率で粗くなった場合について説明
したが、ライン幅Ｗの種類の範囲に応じて倍率を増減さ
せることにより、上記変形例（１）と同様にして更に本
発明の効果を高めることができる。
（３）上記実施例において分解能Ｂのパターンイメージ
信号PIBを得るために、先ずタイミング調整用シフトレ
ジスタ36bによる処理を行った後で、1/2×1/2圧縮部37
の処理を行ったが、両者の順序は本質的なものではな
く、1/2×1/2圧縮部37の処理を先に行ってもよい。この
場合にはシフトレジスタ36bが調整する画素数が少なく
なるのでシフトレジスタ36bの構成が簡単になるという
効果がある。
信号PIBを得るために、先ずタイミング調整用シフトレ
ジスタ36bによる処理を行った後で、1/2×1/2圧縮部37
の処理を行ったが、両者の順序は本質的なものではな
く、1/2×1/2圧縮部37の処理を先に行ってもよい。この
場合にはシフトレジスタ36bが調整する画素数が少なく
なるのでシフトレジスタ36bの構成が簡単になるという
効果がある。
（４）上記実施例においては圧縮部37,38における処理
として多数決処理を採用したが、ある位置の１画素の値
を以て代表させるような処理によって圧縮してもよい。
として多数決処理を採用したが、ある位置の１画素の値
を以て代表させるような処理によって圧縮してもよい。
（５）上記実施例においては、DRC回路34に入力された
パターンイメージ信号PISが有する分解能以下の粗い分
解能を得た処理について述べているが、逆にパターンイ
メージ信号PISよりも高い（細かい）分解能を得る処理
を行ってもよい。例えば第21図に示す様に、1/2×1/2圧
縮部37と２×２拡大部40を備えたDRC回路34では、パタ
ーンイメージ信号PISの１画素を４画素に拡大した分解
能を有するエリアを中心部に設けることができる。
パターンイメージ信号PISが有する分解能以下の粗い分
解能を得た処理について述べているが、逆にパターンイ
メージ信号PISよりも高い（細かい）分解能を得る処理
を行ってもよい。例えば第21図に示す様に、1/2×1/2圧
縮部37と２×２拡大部40を備えたDRC回路34では、パタ
ーンイメージ信号PISの１画素を４画素に拡大した分解
能を有するエリアを中心部に設けることができる。
この２×２拡大部40の処理の概略について説明する。
「B.読取り光学系」のところで述べたように、パターン
イメージPIは、２値化回路21bで閾値TH2によって２値化
されたものである。したがってこの閾値TH2を適当に変
化させることにより、階調度の異なったパターンイメー
ジPImを生成することができる。このようにして得られ
た階調度を有するパターンイメージ信号PISmは２×２拡
大部40において補間処理を受ける。
「B.読取り光学系」のところで述べたように、パターン
イメージPIは、２値化回路21bで閾値TH2によって２値化
されたものである。したがってこの閾値TH2を適当に変
化させることにより、階調度の異なったパターンイメー
ジPImを生成することができる。このようにして得られ
た階調度を有するパターンイメージ信号PISmは２×２拡
大部40において補間処理を受ける。
第22図乃至第24図は補間処理についての概念図であ
る。
る。
第22図において補間を行うべき画素は、画素PB5であ
り、これに画素PB1,PB2,PBS,PB4,PB6,PB7,PB8,PB9が隣
接している。これら画素の空間的分解能は階調度を有す
るパターンイメージ信号PISmの空間的分解能と等しい。
り、これに画素PB1,PB2,PBS,PB4,PB6,PB7,PB8,PB9が隣
接している。これら画素の空間的分解能は階調度を有す
るパターンイメージ信号PISmの空間的分解能と等しい。
図中、２桁の数字は、パターンイメージ信号PISmの値
を示し、カッコ付の“0"又は“1"は、それぞれの上に記
したパターンイメージ信号PISmの値を閾値TH2＝24で２
値化した結果を示している。ここで注目している画素PB
5の２値化後の値は“0"である。
を示し、カッコ付の“0"又は“1"は、それぞれの上に記
したパターンイメージ信号PISmの値を閾値TH2＝24で２
値化した結果を示している。ここで注目している画素PB
5の２値化後の値は“0"である。
今、パターンイメージ信号PISmの値を、それぞれの画
素の中心における重み付けと考える。第23図にPB1,PB2,
PB4,PB5のそれぞれの重み付けG1,G2,G4,G5を示した。こ
れら４者の平均をとることにより、画素PB1,PB2,PB4,PB
5が共有する頂点における重み付けが Gg＝（G1＋G2＋G4＋G5）/4＝30 …（13） として求まる。
素の中心における重み付けと考える。第23図にPB1,PB2,
PB4,PB5のそれぞれの重み付けG1,G2,G4,G5を示した。こ
れら４者の平均をとることにより、画素PB1,PB2,PB4,PB
5が共有する頂点における重み付けが Gg＝（G1＋G2＋G4＋G5）/4＝30 …（13） として求まる。
画素PB5を４分割して画素PA51,PA52,PA53,PA54を得る
ことによりパターンイメージ信号PISmよりも空間的な分
解能を高めるのであるから、図のように、画素PA51の中
心の重み付けを G51＝（Gg＋G5）/2＝25 …（14） として求め、これを画素PA51の階調度を有する値とすれ
ばよい。
ことによりパターンイメージ信号PISmよりも空間的な分
解能を高めるのであるから、図のように、画素PA51の中
心の重み付けを G51＝（Gg＋G5）/2＝25 …（14） として求め、これを画素PA51の階調度を有する値とすれ
ばよい。
同様にして第24図に示すように画素PA52,PA53,PA54の
値が定まる。この値について第22図と同様にして閾値TH
2＝24で２値化した結果をそれぞれカッコ内に示す。即
ち値“0"を有する画素PB5が、それぞれ値“1",“0",
“0",“0"を有する画素PA51,PA52,PA53,PA54に分割され
たことになり、補間によって分解能を高めることができ
る。
値が定まる。この値について第22図と同様にして閾値TH
2＝24で２値化した結果をそれぞれカッコ内に示す。即
ち値“0"を有する画素PB5が、それぞれ値“1",“0",
“0",“0"を有する画素PA51,PA52,PA53,PA54に分割され
たことになり、補間によって分解能を高めることができ
る。
以上に述べたように、この発明のプリント基板のライ
ン幅検査方法では、配線パターンを有するプリント基板
を光電走査して画素ごとに読取った画像データに基づい
て、上記配線パターンのイメージを求め、これに、中心
から外側へ向かって順次分解能が低くなる複数種の画素
を有するオペレータを作用させ、さらに相互に分解能が
異なる画素からの信号を相互に遅延させて、これらの画
素を空間的に整合させた後、上記配線パターンのイメー
ジ中の各ライン部分についてライン幅を求める。このた
め細いラインのライン幅の測定は中心付近の分解能の高
い（細かい）画素が、太いラインのライン幅の測定は外
側の分解能の低い（粗い）画素がそれぞれ担当し、ライ
ン幅に応じた分解能を以てライン幅を測定することとな
り、ライン幅が異なる複数種のラインに対し、これらの
ライン幅を精度良く、かつ大規模なマトリクス空間や複
雑な後処理回路を必要とせず、また分解能の種類毎の画
素オペレータ等も必要とせずに求めることができるとい
う効果がある。
ン幅検査方法では、配線パターンを有するプリント基板
を光電走査して画素ごとに読取った画像データに基づい
て、上記配線パターンのイメージを求め、これに、中心
から外側へ向かって順次分解能が低くなる複数種の画素
を有するオペレータを作用させ、さらに相互に分解能が
異なる画素からの信号を相互に遅延させて、これらの画
素を空間的に整合させた後、上記配線パターンのイメー
ジ中の各ライン部分についてライン幅を求める。このた
め細いラインのライン幅の測定は中心付近の分解能の高
い（細かい）画素が、太いラインのライン幅の測定は外
側の分解能の低い（粗い）画素がそれぞれ担当し、ライ
ン幅に応じた分解能を以てライン幅を測定することとな
り、ライン幅が異なる複数種のラインに対し、これらの
ライン幅を精度良く、かつ大規模なマトリクス空間や複
雑な後処理回路を必要とせず、また分解能の種類毎の画
素オペレータ等も必要とせずに求めることができるとい
う効果がある。
第1A図はDRC回路34の構成を示すブロック図、 第1B図はDRC回路34の動作の流れを示すフローチャー
ト、 第2A図はこの発明の一実施例を適用するパターン検査装
置の全体構成を示すブロック図、 第2B図はパターン検査回路30の構成を示すブロック図、 第3A図及び第3B図は光電走査による読取を示す概念図、 第４図は第3A図によって読み取られた信号波形及びそれ
を合成して得られるパターンを示す図、 第５図はエリアAa,Ab,Acの空間的整合を示す概念図、 第６図は画素オペレータMOPの一例を示す図、 第７図乃至第９図は本発明の一実施例を示す概念図、 第10図は圧縮部38の構成図、 第12図は圧縮部37の構成図、 第11図及び第13図は多数決の方法を示す概念図、 第14図は遅延量を求めるための説明図、 第15図はライン幅測定部39の構造を示すブロック図、 第16図はライン幅測定部39の動作を示すフローチャー
ト、 第17図及び第18図は本発明の一実施例を示す概念図、 第19図及び第20図は従来の問題点を示す概念図、 第21図は本発明の他の実施例を示すブロック図、 第22図乃至第24図は補間方法を示す概念図である。 11……プリント基板、39……ライン幅測定部、Ｐ……配
線パターン、PI……パターンイメージ、Ｌ……ライン、
L1……ラインイメージ、Ｗ……ライン幅、MOP……画素
オペレータ、Fa,Fb,Fc……画素オペレータMOPの画素、
Ｏ……画素オペレータMOPの中心
ト、 第2A図はこの発明の一実施例を適用するパターン検査装
置の全体構成を示すブロック図、 第2B図はパターン検査回路30の構成を示すブロック図、 第3A図及び第3B図は光電走査による読取を示す概念図、 第４図は第3A図によって読み取られた信号波形及びそれ
を合成して得られるパターンを示す図、 第５図はエリアAa,Ab,Acの空間的整合を示す概念図、 第６図は画素オペレータMOPの一例を示す図、 第７図乃至第９図は本発明の一実施例を示す概念図、 第10図は圧縮部38の構成図、 第12図は圧縮部37の構成図、 第11図及び第13図は多数決の方法を示す概念図、 第14図は遅延量を求めるための説明図、 第15図はライン幅測定部39の構造を示すブロック図、 第16図はライン幅測定部39の動作を示すフローチャー
ト、 第17図及び第18図は本発明の一実施例を示す概念図、 第19図及び第20図は従来の問題点を示す概念図、 第21図は本発明の他の実施例を示すブロック図、 第22図乃至第24図は補間方法を示す概念図である。 11……プリント基板、39……ライン幅測定部、Ｐ……配
線パターン、PI……パターンイメージ、Ｌ……ライン、
L1……ラインイメージ、Ｗ……ライン幅、MOP……画素
オペレータ、Fa,Fb,Fc……画素オペレータMOPの画素、
Ｏ……画素オペレータMOPの中心
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/00 Ｑ (72)発明者 熱田 均 京都府京都市上京区堀川通寺之内上る４丁 目天神北町１番地の１ 大日本スクリーン 製造株式会社内 (56)参考文献 特開 昭63−78009（ＪＰ，Ａ)
Claims (1)
- 【請求項１】配線パターンを有するプリント基板を光電
走査して画素ごとに読取った画像データに基づいて、上
記配線パターン中のライン幅の検査を行うプリント基板
のライン幅検査方法であって、 （ａ）上記画像データに基づいて、上記配線パターンの
イメージを求める工程と、 （ｂ）上記配線パターンのイメージに、中心から外側へ
向かって順次分解能が低くなる複数種の画素を有するオ
ペレータを作用させ、さらに相互に分解能が異なる画素
からの信号を相互に遅延させて、これらの画素を空間的
に整合させた後、上記配線パターンのイメージ中の各ラ
イン部分についてライン幅を求める工程と、 を備えるプリント基板のライン幅検査方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327164A JPH0820214B2 (ja) | 1990-11-27 | 1990-11-27 | プリント基板のライン幅検査方法 |
| US07/783,615 US5272761A (en) | 1990-11-27 | 1991-10-25 | Method and apparatus for inspecting line width on printed board |
| DE69109825T DE69109825D1 (de) | 1990-11-27 | 1991-11-07 | Verfahren und Vorrichtung zur Inspektion der Linienbreiten einer gedruckten Schaltung. |
| EP91119021A EP0487954B1 (en) | 1990-11-27 | 1991-11-07 | Method of and apparatus for inspecting line width on printed board |
| KR1019910020297A KR960000343B1 (ko) | 1990-11-27 | 1991-11-14 | 프린트 기판의 라인폭 검사방법 및 그 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327164A JPH0820214B2 (ja) | 1990-11-27 | 1990-11-27 | プリント基板のライン幅検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04194606A JPH04194606A (ja) | 1992-07-14 |
| JPH0820214B2 true JPH0820214B2 (ja) | 1996-03-04 |
Family
ID=18196027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327164A Expired - Fee Related JPH0820214B2 (ja) | 1990-11-27 | 1990-11-27 | プリント基板のライン幅検査方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5272761A (ja) |
| EP (1) | EP0487954B1 (ja) |
| JP (1) | JPH0820214B2 (ja) |
| KR (1) | KR960000343B1 (ja) |
| DE (1) | DE69109825D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812693A (en) * | 1994-10-17 | 1998-09-22 | Chrysler Corporation | Integrated machine vision inspection and rework system -- CIP |
| US6072897A (en) * | 1997-09-18 | 2000-06-06 | Applied Materials, Inc. | Dimension error detection in object |
| DE19825829C2 (de) * | 1998-06-10 | 2000-07-27 | Leica Microsystems | Verfahren zur Bestimmung des Abstandes P einer Kante eines Strukturelementes auf einem Substrat |
| JP2004127220A (ja) * | 2002-10-01 | 2004-04-22 | Aisin Engineering Kk | コード読取装置 |
| US7643679B2 (en) * | 2003-02-13 | 2010-01-05 | Ati Technologies Ulc | Method and apparatus for block based image compression with multiple non-uniform block encodings |
| JP4165538B2 (ja) * | 2004-07-21 | 2008-10-15 | オムロン株式会社 | 部品実装検査方法および部品実装検査装置 |
| CN102183206B (zh) * | 2011-03-16 | 2013-02-13 | 昆山市正业电子有限公司 | 一种pcb板上线路的线宽测量方法 |
| JP5128699B1 (ja) * | 2011-09-27 | 2013-01-23 | シャープ株式会社 | 配線検査方法および配線検査装置 |
| JP2014055789A (ja) * | 2012-09-11 | 2014-03-27 | Nuflare Technology Inc | パターン評価方法およびパターン評価装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4500202A (en) * | 1982-05-24 | 1985-02-19 | Itek Corporation | Printed circuit board defect detection of detecting maximum line width violations |
| DE3347645C1 (de) * | 1983-12-30 | 1985-10-10 | Dr.-Ing. Ludwig Pietzsch Gmbh & Co, 7505 Ettlingen | Verfahren und Einrichtung zum opto-elektronischen Pruefen eines Flaechenmusters an einem Objekt |
| EP0195161B1 (en) * | 1985-03-14 | 1993-09-15 | Nikon Corporation | Apparatus for automatically inspecting objects and identifying or recognizing known and unknown portions thereof, including defects and the like and method |
| JPS6378009A (ja) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | パタ−ン検査装置 |
| US5027417A (en) * | 1989-03-31 | 1991-06-25 | Dainippon Screen Mfg. Co., Ltd. | Method of and apparatus for inspecting conductive pattern on printed board |
| US5046120A (en) * | 1989-04-10 | 1991-09-03 | Beltronics, Inc. | Method of and apparatus for increasing the processing speed in the scanning inspection of circuit boards and other objects |
-
1990
- 1990-11-27 JP JP2327164A patent/JPH0820214B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-25 US US07/783,615 patent/US5272761A/en not_active Expired - Fee Related
- 1991-11-07 DE DE69109825T patent/DE69109825D1/de not_active Expired - Lifetime
- 1991-11-07 EP EP91119021A patent/EP0487954B1/en not_active Expired - Lifetime
- 1991-11-14 KR KR1019910020297A patent/KR960000343B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69109825D1 (de) | 1995-06-22 |
| EP0487954A3 (en) | 1993-01-20 |
| US5272761A (en) | 1993-12-21 |
| EP0487954A2 (en) | 1992-06-03 |
| JPH04194606A (ja) | 1992-07-14 |
| KR960000343B1 (ko) | 1996-01-05 |
| EP0487954B1 (en) | 1995-05-17 |
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