JPH08202648A - ダイレクトメモリアクセス転送方式及び方法 - Google Patents
ダイレクトメモリアクセス転送方式及び方法Info
- Publication number
- JPH08202648A JPH08202648A JP897795A JP897795A JPH08202648A JP H08202648 A JPH08202648 A JP H08202648A JP 897795 A JP897795 A JP 897795A JP 897795 A JP897795 A JP 897795A JP H08202648 A JPH08202648 A JP H08202648A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- register
- memory access
- direct memory
- channels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】回路規模を大きくすることなく多数チャネルか
らの転送要求に対して高速応答可能なＤＭＡＣを実現す
る。 【構成】複数のチャネル夫々の転送元アドレス、転送先
アドレス及び転送回数を含む情報を記憶するメモリ１３
と、一組の転送元アドレス、転送先アドレス及び転送回
数を含む情報を保持する内部レジスタを有し、上記複数
のチャネル内のいずれかからダイレクトメモリアクセス
要求を受けた場合に上記メモリ１３から対応する情報を
読出して上記内部レジスタにセットし、ＤＭＡを実行す
るＤＭＡＣ１２とを備える。
らの転送要求に対して高速応答可能なＤＭＡＣを実現す
る。 【構成】複数のチャネル夫々の転送元アドレス、転送先
アドレス及び転送回数を含む情報を記憶するメモリ１３
と、一組の転送元アドレス、転送先アドレス及び転送回
数を含む情報を保持する内部レジスタを有し、上記複数
のチャネル内のいずれかからダイレクトメモリアクセス
要求を受けた場合に上記メモリ１３から対応する情報を
読出して上記内部レジスタにセットし、ＤＭＡを実行す
るＤＭＡＣ１２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、多チャネル間でデータ
転送を行なうダイレクトメモリアクセス転送方式及び方
法に関する。
転送を行なうダイレクトメモリアクセス転送方式及び方
法に関する。
【０００２】
【従来の技術】一般にＣＰＵを介さずにメモリと入出力
装置間あるいはメモリとメモリ間でデータを転送するダ
イレクトメモリアクセスコントローラ（以下ダイレクト
メモリアクセスを「ＤＭＡ」、ダイレクトメモリアクセ
スコントローラを「ＤＭＡＣ」と略称する）では、転送
元アドレスと転送先アドレス及び転送回数の情報を保持
するレジスタを内部に有しており、外部デバイスからの
要求信号やＣＰＵからの命令により上記内部レジスタの
内容に基づいてデータ転送を行なうようになっていた。
装置間あるいはメモリとメモリ間でデータを転送するダ
イレクトメモリアクセスコントローラ（以下ダイレクト
メモリアクセスを「ＤＭＡ」、ダイレクトメモリアクセ
スコントローラを「ＤＭＡＣ」と略称する）では、転送
元アドレスと転送先アドレス及び転送回数の情報を保持
するレジスタを内部に有しており、外部デバイスからの
要求信号やＣＰＵからの命令により上記内部レジスタの
内容に基づいてデータ転送を行なうようになっていた。
【０００３】したがって、このＤＭＡＣで複数組のデー
タ転送を行なう場合には、その組数分だけ上記転送元ア
ドレスと転送先アドレス及び転送回数の情報を保持する
レジスタを用意するか、あるいは一組分のレジスタの内
容をＣＰＵによって書替えることでレジスタを共用化す
る必要があった。
タ転送を行なう場合には、その組数分だけ上記転送元ア
ドレスと転送先アドレス及び転送回数の情報を保持する
レジスタを用意するか、あるいは一組分のレジスタの内
容をＣＰＵによって書替えることでレジスタを共用化す
る必要があった。
【０００４】
【発明が解決しようとする課題】しかしながら、上記前
者の組数分のレジスタを用意する方法では、ＤＭＡＣの
回路規模が大きくなってしまうという不具合が生じる。
また、上記後者の一組分のレジスタ内容をＣＰＵによっ
て書き替えてレジスタを共用化する方法では、ＤＭＡＣ
の回路規模が大きくなることはないものの、レジスタの
書替えをＣＰＵのソフトウェア制御により実現しなけれ
ばならず、上記前者の方法に比してデータ転送を開始す
るまでに要する時間が大幅に長くなり、またＣＰＵの負
担も増えてしまうため、そもそもＣＰＵの負担を軽減し
て高速のデータ処理を行なうべくしてＤＭＡを採用する
意味が稀薄となってしまうという不具合がある。
者の組数分のレジスタを用意する方法では、ＤＭＡＣの
回路規模が大きくなってしまうという不具合が生じる。
また、上記後者の一組分のレジスタ内容をＣＰＵによっ
て書き替えてレジスタを共用化する方法では、ＤＭＡＣ
の回路規模が大きくなることはないものの、レジスタの
書替えをＣＰＵのソフトウェア制御により実現しなけれ
ばならず、上記前者の方法に比してデータ転送を開始す
るまでに要する時間が大幅に長くなり、またＣＰＵの負
担も増えてしまうため、そもそもＣＰＵの負担を軽減し
て高速のデータ処理を行なうべくしてＤＭＡを採用する
意味が稀薄となってしまうという不具合がある。
【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、回路規模を大きく
することなく多数チャネルからの転送要求に対して高速
応答可能なダイレクトメモリアクセス転送方式及び方法
を提供することにある。
たもので、その目的とするところは、回路規模を大きく
することなく多数チャネルからの転送要求に対して高速
応答可能なダイレクトメモリアクセス転送方式及び方法
を提供することにある。
【０００６】
【課題を解決するための手段】すなわち本発明は、 （１） 複数のチャネル夫々の転送元アドレス、転送先
アドレス及び転送回数を含む情報を記憶する外部メモリ
と、一組の転送元アドレス、転送先アドレス及び転送回
数を含む情報を保持する内部レジスタを有し、上記複数
のチャネル内のいずれかからダイレクトメモリアクセス
要求を受けた場合に上記外部メモリから対応する情報を
読出して上記内部レジスタにセットしてダイレクトメモ
リアクセスを実行するダイレクトメモリアクセス制御回
路とを備えるようにしたものである。 （２） 上記（１）項にあって、上記ダイレクトメモリ
アクセス制御回路は上記複数チャネルから同時にダイレ
クトメモリアクセス要求を受けた場合に優先順位を設け
て１つのチャネルを選択してダイレクトメモリアクセス
を実行するようにしたものである。
アドレス及び転送回数を含む情報を記憶する外部メモリ
と、一組の転送元アドレス、転送先アドレス及び転送回
数を含む情報を保持する内部レジスタを有し、上記複数
のチャネル内のいずれかからダイレクトメモリアクセス
要求を受けた場合に上記外部メモリから対応する情報を
読出して上記内部レジスタにセットしてダイレクトメモ
リアクセスを実行するダイレクトメモリアクセス制御回
路とを備えるようにしたものである。 （２） 上記（１）項にあって、上記ダイレクトメモリ
アクセス制御回路は上記複数チャネルから同時にダイレ
クトメモリアクセス要求を受けた場合に優先順位を設け
て１つのチャネルを選択してダイレクトメモリアクセス
を実行するようにしたものである。
【０００７】
【作用】上記（１）項のような構成とすることにより、
回路規模を大きくすることなく、またＣＰＵからのソフ
トウェア制御を必要としないので速度を低下させること
なく、多数チャネルからの転送要求に応答してデータ転
送を実行させることが可能となる。
回路規模を大きくすることなく、またＣＰＵからのソフ
トウェア制御を必要としないので速度を低下させること
なく、多数チャネルからの転送要求に応答してデータ転
送を実行させることが可能となる。
【０００８】上記（２）項のような構成とすることによ
り、上記（１）項の作用に加えて、同時に複数チャネル
からの転送要求を受けた際にその優先順位をも考慮して
必要なチャネルからデータ転送を実行させることが可能
となる。
り、上記（１）項の作用に加えて、同時に複数チャネル
からの転送要求を受けた際にその優先順位をも考慮して
必要なチャネルからデータ転送を実行させることが可能
となる。
【０００９】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路構成を示すもので、１１がＣＰ
Ｕ、１２がＤＭＡＣ、１３がメモリ、１４ａ〜１４ｇが
第１乃至第７のＩ／Ｏ装置である。
する。図１はその回路構成を示すもので、１１がＣＰ
Ｕ、１２がＤＭＡＣ、１３がメモリ、１４ａ〜１４ｇが
第１乃至第７のＩ／Ｏ装置である。
【００１０】ＣＰＵ１１及びＤＭＡＣ１２とメモリ１３
及び第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇとは、例
えば２４ビット幅のアドレス信号バスａ、１６ビット幅
のデータ信号バスｂ、制御信号バスｃで接続されてお
り、制御信号バスｃはチップセレクト信号ＣＳ、リード
ストローブ信号ＲＤ及びライトストローブ信号ＷＲから
なる。
及び第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇとは、例
えば２４ビット幅のアドレス信号バスａ、１６ビット幅
のデータ信号バスｂ、制御信号バスｃで接続されてお
り、制御信号バスｃはチップセレクト信号ＣＳ、リード
ストローブ信号ＲＤ及びライトストローブ信号ＷＲから
なる。
【００１１】また、第１乃至第７のＩ／Ｏ装置１４ａ〜
１４ｇは、ＤＭＡＣ１２に対してＤＭＡ要求信号ＤＲＥ
Ｑ１〜ＤＲＥＱ７を送出するもので、これに対応してＤ
ＭＡＣ１２から第１乃至第７のＩ／Ｏ装置１４ａ〜１４
ｇにＤＭＡ受付信号ＤＡＣＫ１〜ＤＡＣＫ７が送出され
る。
１４ｇは、ＤＭＡＣ１２に対してＤＭＡ要求信号ＤＲＥ
Ｑ１〜ＤＲＥＱ７を送出するもので、これに対応してＤ
ＭＡＣ１２から第１乃至第７のＩ／Ｏ装置１４ａ〜１４
ｇにＤＭＡ受付信号ＤＡＣＫ１〜ＤＡＣＫ７が送出され
る。
【００１２】さらに、ＤＭＡＣ１２からＣＰＵ１１に対
してバス権開放要求信号ＢＲＥＱ（ｅ）が送出され、こ
れに対応してＣＰＵ１１からＤＭＡＣ１２にバス権開放
信号ＢＡＣＫ（ｄ）が送出される。
してバス権開放要求信号ＢＲＥＱ（ｅ）が送出され、こ
れに対応してＣＰＵ１１からＤＭＡＣ１２にバス権開放
信号ＢＡＣＫ（ｄ）が送出される。
【００１３】続く図２は上記ＤＭＡＣ１２内の詳細な構
成を示すものである。同図に示す如くＤＭＡＣ１２内に
は、ベースアドレス上位レジスタ（図では「ＢＡＨＲ」
と示す）２１、ベースアドレス下位レジスタ（図では
「ＢＡＬＲ」と示す）２２、転送元アドレスレジスタ
（図では「ＳＡＲ」と示す）２３、転送先アドレスレジ
スタ２４、転送カウントレジスタ（図では「ＴＣＲ」と
示す）２５及びチャネル制御レジスタ（図では「ＣＨＣ
Ｒ」と示す）２６からなるレジスタ郡を備えると共に、
回数制御部２７、レジスタ制御部２８、起動制御部２９
及び、要求優先制御部３０からなる制御部群並びにバス
インタフェース３１を備える。
成を示すものである。同図に示す如くＤＭＡＣ１２内に
は、ベースアドレス上位レジスタ（図では「ＢＡＨＲ」
と示す）２１、ベースアドレス下位レジスタ（図では
「ＢＡＬＲ」と示す）２２、転送元アドレスレジスタ
（図では「ＳＡＲ」と示す）２３、転送先アドレスレジ
スタ２４、転送カウントレジスタ（図では「ＴＣＲ」と
示す）２５及びチャネル制御レジスタ（図では「ＣＨＣ
Ｒ」と示す）２６からなるレジスタ郡を備えると共に、
回数制御部２７、レジスタ制御部２８、起動制御部２９
及び、要求優先制御部３０からなる制御部群並びにバス
インタフェース３１を備える。
【００１４】バスインタフェース３１は、上記アドレス
信号バスａ、データ信号バスｂ及び制御信号バスｃと上
記レジスタ群を構成する各レジスタ２１〜２６との間に
接続され、上記起動制御部２９から送られてくる制御信
号に従ってデータの送受を行なう。
信号バスａ、データ信号バスｂ及び制御信号バスｃと上
記レジスタ群を構成する各レジスタ２１〜２６との間に
接続され、上記起動制御部２９から送られてくる制御信
号に従ってデータの送受を行なう。
【００１５】上記回数制御部２７は、転送カウントレジ
スタ２５の保持内容を受けてチャネル制御レジスタ２６
にチャネル番号を設定する。レジスタ制御部２８は、起
動制御部２９からの制御信号を受けて各レジスタ２１〜
２６の書込み／読出し状態を制御する。
スタ２５の保持内容を受けてチャネル制御レジスタ２６
にチャネル番号を設定する。レジスタ制御部２８は、起
動制御部２９からの制御信号を受けて各レジスタ２１〜
２６の書込み／読出し状態を制御する。
【００１６】起動制御部２９は、ＣＰＵ１１に対してバ
ス権開放要求信号ＢＲＥＱ（ｅ）を送出し、これに対応
してＣＰＵ１１より送られてくるバス権開放信号ＢＡＣ
Ｋ（ｄ）を受けてＤＭＡの起動時の動作制御を行なうも
ので、上記チャネル制御レジスタ２６の保持値を参照す
る他、要求優先制御部３０とも制御信号の送受を行な
う。
ス権開放要求信号ＢＲＥＱ（ｅ）を送出し、これに対応
してＣＰＵ１１より送られてくるバス権開放信号ＢＡＣ
Ｋ（ｄ）を受けてＤＭＡの起動時の動作制御を行なうも
ので、上記チャネル制御レジスタ２６の保持値を参照す
る他、要求優先制御部３０とも制御信号の送受を行な
う。
【００１７】要求優先制御部３０は、内部に優先度の高
いチャネルの番号を保持する優先レジスタ（図では「Ｎ
ｏ．」と示す）３０ａを設けるもので、上記第１乃至第
７のＩ／Ｏ装置１４ａ〜１４ｇからのＤＭＡ要求信号Ｄ
ＲＥＱ１〜ＤＲＥＱ７を受け、さらに上記チャネル制御
レジスタ２６の保持値を参照して起動制御部２９と制御
信号の送受により優先度の高いチャネルを決定すべく動
作制御するもので、決定内容に応じて上記第１乃至第７
のＩ／Ｏ装置１４ａ〜１４ｇにＤＭＡ受付信号ＤＡＣＫ
１〜ＤＡＣＫ７を送出する。
いチャネルの番号を保持する優先レジスタ（図では「Ｎ
ｏ．」と示す）３０ａを設けるもので、上記第１乃至第
７のＩ／Ｏ装置１４ａ〜１４ｇからのＤＭＡ要求信号Ｄ
ＲＥＱ１〜ＤＲＥＱ７を受け、さらに上記チャネル制御
レジスタ２６の保持値を参照して起動制御部２９と制御
信号の送受により優先度の高いチャネルを決定すべく動
作制御するもので、決定内容に応じて上記第１乃至第７
のＩ／Ｏ装置１４ａ〜１４ｇにＤＭＡ受付信号ＤＡＣＫ
１〜ＤＡＣＫ７を送出する。
【００１８】しかして、上記ＤＭＡＣ１２が備えるレジ
スタ２１〜２６のうち、ＣＰＵ１１から書込み／読出し
を行なうことができるのはベースアドレス上位レジスタ
２１、ベースアドレス下位レジスタ２２及びチャネル制
御レジスタ２６であり、図３にそれぞれのビット構成を
示す。
スタ２１〜２６のうち、ＣＰＵ１１から書込み／読出し
を行なうことができるのはベースアドレス上位レジスタ
２１、ベースアドレス下位レジスタ２２及びチャネル制
御レジスタ２６であり、図３にそれぞれのビット構成を
示す。
【００１９】すなわち図３（１），（２）はベースアド
レス上位レジスタ２１及びベースアドレス下位レジスタ
２２のビット構成を示すものであり、ベースアドレス上
位レジスタ２１の全１６ビット中の下位８ビットを用い
てメモリ１３上に定義される後述するインデックスドレ
ジスタの先頭アドレスの上位８ビットを、ベースアドレ
ス下位レジスタ２２の全１６ビットを用いて上記インデ
ックスドレジスタの先頭アドレスの下位１６ビットを保
持する。
レス上位レジスタ２１及びベースアドレス下位レジスタ
２２のビット構成を示すものであり、ベースアドレス上
位レジスタ２１の全１６ビット中の下位８ビットを用い
てメモリ１３上に定義される後述するインデックスドレ
ジスタの先頭アドレスの上位８ビットを、ベースアドレ
ス下位レジスタ２２の全１６ビットを用いて上記インデ
ックスドレジスタの先頭アドレスの下位１６ビットを保
持する。
【００２０】また、図３（３）はチャネル制御レジスタ
２６のビット構成を示すものであり、全１６ビット中の
上位８ビットを用いて上記メモリ１３及び第１乃至第７
のＩ／Ｏ装置１４ａ〜１４ｇに対応した転送終了情報Ｔ
Ｅ７〜ＴＥ０を、下位８ビットを用いて同じく上記メモ
リ１３及び第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇに
対応した転送許可情報ＤＥ７〜ＤＥ０をそれぞれ保持す
る。
２６のビット構成を示すものであり、全１６ビット中の
上位８ビットを用いて上記メモリ１３及び第１乃至第７
のＩ／Ｏ装置１４ａ〜１４ｇに対応した転送終了情報Ｔ
Ｅ７〜ＴＥ０を、下位８ビットを用いて同じく上記メモ
リ１３及び第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇに
対応した転送許可情報ＤＥ７〜ＤＥ０をそれぞれ保持す
る。
【００２１】上記インデックスドレジスタは、転送元ア
ドレスを示すソースアドレスＳＡが２ワード、転送先ア
ドレスを示すディスティネーションアドレスＤＡが２ワ
ード、転送回数を示すトランスファカウントＴＣが２ワ
ードからなるデータの組を記憶し、これらの転送元アド
レスＳＡ、ディスティネーションアドレスＤＡ及びトラ
ンスファカウントＴＣは各転送チャネル毎に用意されて
いる。
ドレスを示すソースアドレスＳＡが２ワード、転送先ア
ドレスを示すディスティネーションアドレスＤＡが２ワ
ード、転送回数を示すトランスファカウントＴＣが２ワ
ードからなるデータの組を記憶し、これらの転送元アド
レスＳＡ、ディスティネーションアドレスＤＡ及びトラ
ンスファカウントＴＣは各転送チャネル毎に用意されて
いる。
【００２２】本実施例では転送チャンネルは上記メモリ
１３及び第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇの８
個であるので、インデックスドレジスタ全体は、６［ワ
ード］×８＝４８［ワード］（９６［バイト］）からな
る。
１３及び第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇの８
個であるので、インデックスドレジスタ全体は、６［ワ
ード］×８＝４８［ワード］（９６［バイト］）からな
る。
【００２３】いま、メモリ１３及び第１乃至第７のＩ／
Ｏ装置１４ａ〜１４ｇに対応する転送チャネルをｎ（ｎ
＝０〜７）と表わし、転送チャネルに対応した転送元ア
ドレスＳＡ、ディスティネーションアドレスＤＡ及びト
ランスファカウントＴＣをそれぞれＳＡｎ，ＤＡｎ，Ｔ
Ｃｎと表わすこととして、ＳＡｎ，ＤＡｎ，ＴＣｎの先
頭アドレスを次式のように定義する。すなわち、 ＳＡｎ＝ＢＡ＋２×ｎ …(1) ＤＡｎ＝ＢＡ＋２×ｎ＋２ …(2) ＴＣｎ＝ＢＡ＋２×ｎ＋４ …(3) 図４は上述したインデックスドレジスタのメモリマップ
を示すものである。このインデックスドレジスタは、メ
モリ１３上の空間にあり、且つ他の第１乃至第７のＩ／
Ｏ装置１４ａ〜１４ｇの空間にはないようにベースアド
レスＢＡを設定する必要がある。
Ｏ装置１４ａ〜１４ｇに対応する転送チャネルをｎ（ｎ
＝０〜７）と表わし、転送チャネルに対応した転送元ア
ドレスＳＡ、ディスティネーションアドレスＤＡ及びト
ランスファカウントＴＣをそれぞれＳＡｎ，ＤＡｎ，Ｔ
Ｃｎと表わすこととして、ＳＡｎ，ＤＡｎ，ＴＣｎの先
頭アドレスを次式のように定義する。すなわち、 ＳＡｎ＝ＢＡ＋２×ｎ …(1) ＤＡｎ＝ＢＡ＋２×ｎ＋２ …(2) ＴＣｎ＝ＢＡ＋２×ｎ＋４ …(3) 図４は上述したインデックスドレジスタのメモリマップ
を示すものである。このインデックスドレジスタは、メ
モリ１３上の空間にあり、且つ他の第１乃至第７のＩ／
Ｏ装置１４ａ〜１４ｇの空間にはないようにベースアド
レスＢＡを設定する必要がある。
【００２４】また、説明上、メモリ１３及び第１乃至第
７のＩ／Ｏ装置１４ａ〜１４ｇに対応する転送チャネル
ｎ（ｎ＝０〜７）の優先順位は「０＞１＞２＞…＞７」
の固定とする。
７のＩ／Ｏ装置１４ａ〜１４ｇに対応する転送チャネル
ｎ（ｎ＝０〜７）の優先順位は「０＞１＞２＞…＞７」
の固定とする。
【００２５】ここでは、転送チャネル「０」がメモリ１
３からメモリ１３へのデータ転送に使用されるもので、
他の転送チャネル「１」〜「７」が各Ｉ／Ｏ装置１４ａ
〜１４ｇからのＤＭＡ要求信号ＤＲＥＱ１〜ＤＲＥＱ７
のアサートによって転送が開始されるのに対して、上記
図３（３）で示したチャネル制御レジスタ２６の転送許
可情報ＤＥ０がＣＰＵ１１によって“１”にセットされ
ることによって転送が開始されるものとする。
３からメモリ１３へのデータ転送に使用されるもので、
他の転送チャネル「１」〜「７」が各Ｉ／Ｏ装置１４ａ
〜１４ｇからのＤＭＡ要求信号ＤＲＥＱ１〜ＤＲＥＱ７
のアサートによって転送が開始されるのに対して、上記
図３（３）で示したチャネル制御レジスタ２６の転送許
可情報ＤＥ０がＣＰＵ１１によって“１”にセットされ
ることによって転送が開始されるものとする。
【００２６】次に上記実施例の動作について図５を用い
て説明する。図５はＤＭＡＣ１２が行なう一連のＤＭＡ
動作の処理内容を示すフローチャートであり、その当初
にはメモリ１３内のインデックスドレジスタと、ベース
アドレス上位レジスタ２１、ベースアドレス下位レジス
タ２２及びチャネル制御レジスタ２６の初期設定を行な
う（ステップＳ１）。
て説明する。図５はＤＭＡＣ１２が行なう一連のＤＭＡ
動作の処理内容を示すフローチャートであり、その当初
にはメモリ１３内のインデックスドレジスタと、ベース
アドレス上位レジスタ２１、ベースアドレス下位レジス
タ２２及びチャネル制御レジスタ２６の初期設定を行な
う（ステップＳ１）。
【００２７】ここでは、上述した如くベースアドレス上
位レジスタ２１及びベースアドレス下位レジスタ２２に
よって定義されるインデックスドレジスタは、メモリ１
３上の空間にあり、且つ転送チャネルの転送によってイ
ンデックスドレジスタの内容が書替えられることがない
ように設定する必要がある。
位レジスタ２１及びベースアドレス下位レジスタ２２に
よって定義されるインデックスドレジスタは、メモリ１
３上の空間にあり、且つ転送チャネルの転送によってイ
ンデックスドレジスタの内容が書替えられることがない
ように設定する必要がある。
【００２８】初期設定後、ＤＭＡによるデータ転送の要
求が発生するのを待機し（ステップＳ２）、要求が発生
すると、次にその転送要求に対応するチャネル制御レジ
スタ２６の転送許可情報ＤＥｎが“１”で且つ転送終了
情報ＴＥｎが“０”であるという条件を満たしているか
否かを判断する（ステップＳ３）という処理を繰返す。
求が発生するのを待機し（ステップＳ２）、要求が発生
すると、次にその転送要求に対応するチャネル制御レジ
スタ２６の転送許可情報ＤＥｎが“１”で且つ転送終了
情報ＴＥｎが“０”であるという条件を満たしているか
否かを判断する（ステップＳ３）という処理を繰返す。
【００２９】ここでデータ転送の要求とは、第１乃至第
７のＩ／Ｏ装置１４ａ〜１４ｇからのＤＭＡ要求信号Ｄ
ＲＥＱ１〜ＤＲＥＱ７がアサートされた場合か、あるい
はメモリ１３に対応する転送チャンネル「０」で上記ス
テップＳ３に示した条件を満たした場合を示す。ＤＭＡ
要求信号ＤＲＥＱ１〜ＤＲＥＱ７のアサートは同時に複
数でもよい。
７のＩ／Ｏ装置１４ａ〜１４ｇからのＤＭＡ要求信号Ｄ
ＲＥＱ１〜ＤＲＥＱ７がアサートされた場合か、あるい
はメモリ１３に対応する転送チャンネル「０」で上記ス
テップＳ３に示した条件を満たした場合を示す。ＤＭＡ
要求信号ＤＲＥＱ１〜ＤＲＥＱ７のアサートは同時に複
数でもよい。
【００３０】しかして、ＤＭＡのデータ転送の条件が満
たされて要求が認められると、次いで複数の転送要求に
対処するべく優先順位の決定を行なう（ステップＳ
４）。これは、要求優先制御部３０によって上述した固
定の優先順位に従って決定されるもので、その結果、デ
ータ転送を行なうチャネルの番号ｎが優先レジスタ３０
ａに保持設定される。
たされて要求が認められると、次いで複数の転送要求に
対処するべく優先順位の決定を行なう（ステップＳ
４）。これは、要求優先制御部３０によって上述した固
定の優先順位に従って決定されるもので、その結果、デ
ータ転送を行なうチャネルの番号ｎが優先レジスタ３０
ａに保持設定される。
【００３１】また、この処理と並行して、起動制御部２
９によりＣＰＵ１１に対してバス権開放要求信号ＢＲＥ
Ｑ（ｅ）がアサートされ、応答としてＣＰＵ１１からバ
ス権開放信号ＢＡＣＫ（ｄ）がアサートされることでＤ
ＭＡＣ１２がバス権を得る。
９によりＣＰＵ１１に対してバス権開放要求信号ＢＲＥ
Ｑ（ｅ）がアサートされ、応答としてＣＰＵ１１からバ
ス権開放信号ＢＡＣＫ（ｄ）がアサートされることでＤ
ＭＡＣ１２がバス権を得る。
【００３２】次いで、起動制御部２９がベースアドレス
上位レジスタ２１、ベースアドレス下位レジスタ２２の
内容によって決定されるインデックスドレジスタのベー
スアドレスＢＡを基にレジスタ制御部２８とバスインタ
フェース３１とを駆動することにより、要求優先制御部
３０の優先レジスタ３０ａに保持した転送チャネル番号
に対応して上記（１）〜（３）式に従ったソースアドレ
スＳＡｎ、ディスティネーションアドレスＤＡｎ及びト
ランスファカウントＴＣｎをインデックスドレジスタか
ら読出し、それぞれ転送元アドレスレジスタ２３、転送
先アドレスレジスタ２４及び転送カウントレジスタ２５
に格納保持させる（ステップＳ５）。
上位レジスタ２１、ベースアドレス下位レジスタ２２の
内容によって決定されるインデックスドレジスタのベー
スアドレスＢＡを基にレジスタ制御部２８とバスインタ
フェース３１とを駆動することにより、要求優先制御部
３０の優先レジスタ３０ａに保持した転送チャネル番号
に対応して上記（１）〜（３）式に従ったソースアドレ
スＳＡｎ、ディスティネーションアドレスＤＡｎ及びト
ランスファカウントＴＣｎをインデックスドレジスタか
ら読出し、それぞれ転送元アドレスレジスタ２３、転送
先アドレスレジスタ２４及び転送カウントレジスタ２５
に格納保持させる（ステップＳ５）。
【００３３】その後、転送カウントレジスタ２５の保持
内容が「０」ではなく、まだ設定された回数だけのデー
タ転送が終えていないことを確認した上で（ステップＳ
６）、起動制御部２９がレジスタ制御部２８とバスイン
タフェース３１とを駆動し、転送元アドレスレジスタ２
３に保持されているアドレスに従ってメモリ１３または
第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇの該当アドレ
ス位置から転送すべきデータ１ワード分を読出し、読出
したデータを、転送先アドレスレジスタ２４に保持され
ているアドレスに従ってメモリ１３または第１乃至第７
のＩ／Ｏ装置１４ａ〜１４ｇの該当アドレス位置に書込
む（ステップＳ８）。
内容が「０」ではなく、まだ設定された回数だけのデー
タ転送が終えていないことを確認した上で（ステップＳ
６）、起動制御部２９がレジスタ制御部２８とバスイン
タフェース３１とを駆動し、転送元アドレスレジスタ２
３に保持されているアドレスに従ってメモリ１３または
第１乃至第７のＩ／Ｏ装置１４ａ〜１４ｇの該当アドレ
ス位置から転送すべきデータ１ワード分を読出し、読出
したデータを、転送先アドレスレジスタ２４に保持され
ているアドレスに従ってメモリ１３または第１乃至第７
のＩ／Ｏ装置１４ａ〜１４ｇの該当アドレス位置に書込
む（ステップＳ８）。
【００３４】こうして１ワード分のデータ転送を行なっ
た後、次のデータ転送を行なうべく転送カウントレジス
タ２５のカウント値を「−１」更新設定すると共に、転
送元アドレスレジスタ２３及び転送先アドレスレジスタ
２４の保持内容をそれぞれ「＋１」更新設定し（ステッ
プＳ９）、再び上記ステップＳ６からの処理を繰返す。
た後、次のデータ転送を行なうべく転送カウントレジス
タ２５のカウント値を「−１」更新設定すると共に、転
送元アドレスレジスタ２３及び転送先アドレスレジスタ
２４の保持内容をそれぞれ「＋１」更新設定し（ステッ
プＳ９）、再び上記ステップＳ６からの処理を繰返す。
【００３５】このようにステップＳ６，Ｓ８，Ｓ９の処
理を、始めに転送カウントレジスタ２５に設定された回
数だけ繰返し行なうことで、データ転送が実行される。
そして転送カウントレジスタ２５の保持内容が「０」で
あると判断した時点で（ステップＳ６）、データ転送が
完了したものとして、次いで上記優先レジスタ３０ａに
保持されるチャネル番号ｎを用いてチャネル制御レジス
タ２６の転送終了情報ＴＥｎを“１”にセットし、バス
権をＣＰＵ１１に返して（ステップＳ７）、以上でこの
ＤＭＡ処理を一旦終了する。
理を、始めに転送カウントレジスタ２５に設定された回
数だけ繰返し行なうことで、データ転送が実行される。
そして転送カウントレジスタ２５の保持内容が「０」で
あると判断した時点で（ステップＳ６）、データ転送が
完了したものとして、次いで上記優先レジスタ３０ａに
保持されるチャネル番号ｎを用いてチャネル制御レジス
タ２６の転送終了情報ＴＥｎを“１”にセットし、バス
権をＣＰＵ１１に返して（ステップＳ７）、以上でこの
ＤＭＡ処理を一旦終了する。
【００３６】なお、上記実施例ではメモリ１３及び第１
乃至第７のＩ／Ｏ装置１４ａ〜１４ｇの優先順位を固定
化されたものとして説明したが、これに限ることなく、
循環的に優先順位を入替えるようにしてもよいし、また
待ち回数をカウントしてそのカウント値が一定となった
ものを他よりも優先することも考えられる。
乃至第７のＩ／Ｏ装置１４ａ〜１４ｇの優先順位を固定
化されたものとして説明したが、これに限ることなく、
循環的に優先順位を入替えるようにしてもよいし、また
待ち回数をカウントしてそのカウント値が一定となった
ものを他よりも優先することも考えられる。
【００３７】
【発明の効果】以上詳記した如く本発明によれば、回路
規模を大きくすることなく、またＣＰＵからのソフトウ
ェア制御を必要としないので転送速度をそれほど低下さ
せることなく、多数チャネルからの転送要求に応答して
データ転送を実行させることが可能なダイレクトメモリ
アクセス転送方式及び方法を提供することができる。
規模を大きくすることなく、またＣＰＵからのソフトウ
ェア制御を必要としないので転送速度をそれほど低下さ
せることなく、多数チャネルからの転送要求に応答して
データ転送を実行させることが可能なダイレクトメモリ
アクセス転送方式及び方法を提供することができる。
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。
ク図。
【図２】図１のダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）内の詳細な回路構成を示すブロック図。
（ＤＭＡＣ）内の詳細な回路構成を示すブロック図。
【図３】図２の一部レジスタ構成を示す図。
【図４】図１のメモリに設けられるインデックスドレジ
スタのメモリマップを示す図。
スタのメモリマップを示す図。
【図５】同実施例に係る動作内容を示すフローチャー
ト。
ト。
１１…ＣＰＵ １２…ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ） １３…メモリ １４ａ〜１４ｇ…Ｉ／Ｏ装置 ２１…ベースアドレス上位レジスタ（ＢＡＨＲ） ２２…ベースアドレス下位レジスタ（ＢＡＬＲ） ２３…転送元アドレスレジスタ（ＳＡＲ） ２４…転送先アドレスレジスタ（ＤＡＲ） ２５…転送カウントレジスタ（ＴＡＲ） ２６…チャネル制御レジスタ（ＣＨＣＲ） ２７…回数制御部 ２８…レジスタ制御部 ２９…起動制御部 ３０…要求優先制御部 ３０ａ…優先レジスタ（Ｎｏ．） ３１…バスインタフェース
Ｃ） １３…メモリ １４ａ〜１４ｇ…Ｉ／Ｏ装置 ２１…ベースアドレス上位レジスタ（ＢＡＨＲ） ２２…ベースアドレス下位レジスタ（ＢＡＬＲ） ２３…転送元アドレスレジスタ（ＳＡＲ） ２４…転送先アドレスレジスタ（ＤＡＲ） ２５…転送カウントレジスタ（ＴＡＲ） ２６…チャネル制御レジスタ（ＣＨＣＲ） ２７…回数制御部 ２８…レジスタ制御部 ２９…起動制御部 ３０…要求優先制御部 ３０ａ…優先レジスタ（Ｎｏ．） ３１…バスインタフェース
Claims (4)
- 【請求項１】 複数のチャネル夫々の転送元アドレス、
転送先アドレス及び転送回数を含む情報を記憶する外部
メモリと、 一組の転送元アドレス、転送先アドレス及び転送回数を
含む情報を保持する内部レジスタを有し、上記複数のチ
ャネル内のいずれかからダイレクトメモリアクセス要求
を受けた場合に上記外部メモリから対応する情報を読出
して上記内部レジスタにセットしてダイレクトメモリア
クセスを実行するダイレクトメモリアクセス制御回路と
を具備したことを特徴とするダイレクトメモリアクセス
転送方式。 - 【請求項２】 上記ダイレクトメモリアクセス制御回路
は上記複数チャネルから同時にダイレクトメモリアクセ
ス要求を受けた場合に優先順位を設けて１つのチャネル
を選択してダイレクトメモリアクセスを実行することを
特徴とする請求項１記載のダイレクトメモリアクセス転
送方式。 - 【請求項３】 複数のチャネル夫々の転送元アドレス、
転送先アドレス及び転送回数を含む情報を外部メモリに
記憶させ、 上記複数のチャネル内のいずれかからダイレクトメモリ
アクセス要求を受けた場合に上記外部メモリから対応す
る情報を読出し、一組の転送元アドレス、転送先アドレ
ス及び転送回数を含む情報を保持する内部レジスタにセ
ットしてダイレクトメモリアクセスを実行することを特
徴とするダイレクトメモリアクセス転送方法。 - 【請求項４】 上記複数チャネルから同時にダイレクト
メモリアクセス要求を受けた場合に優先順位を設けて１
つのチャネルを選択してダイレクトメモリアクセスを実
行することを特徴とする請求項３記載のダイレクトメモ
リアクセス転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP897795A JPH08202648A (ja) | 1995-01-24 | 1995-01-24 | ダイレクトメモリアクセス転送方式及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP897795A JPH08202648A (ja) | 1995-01-24 | 1995-01-24 | ダイレクトメモリアクセス転送方式及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202648A true JPH08202648A (ja) | 1996-08-09 |
Family
ID=11707758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP897795A Pending JPH08202648A (ja) | 1995-01-24 | 1995-01-24 | ダイレクトメモリアクセス転送方式及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004213666A (ja) * | 2003-01-03 | 2004-07-29 | Micronas Gmbh | Ｄｍａモジュールとその操作方法 |
| GB2446701A (en) * | 2007-02-16 | 2008-08-20 | Advanced Risc Mach Ltd | DMA controller with channels configured from control data sets stored in memory |
-
1995
- 1995-01-24 JP JP897795A patent/JPH08202648A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004213666A (ja) * | 2003-01-03 | 2004-07-29 | Micronas Gmbh | Ｄｍａモジュールとその操作方法 |
| GB2446701A (en) * | 2007-02-16 | 2008-08-20 | Advanced Risc Mach Ltd | DMA controller with channels configured from control data sets stored in memory |
| JP2008204456A (ja) * | 2007-02-16 | 2008-09-04 | Arm Ltd | 複雑な非線形データの転送制御システム |
| US7873757B2 (en) | 2007-02-16 | 2011-01-18 | Arm Limited | Controlling complex non-linear data transfers |
| GB2446701B (en) * | 2007-02-16 | 2011-04-27 | Advanced Risc Mach Ltd | Controlling complex non-linear data transfers |
| US8112560B2 (en) | 2007-02-16 | 2012-02-07 | Arm Limited | Controlling complex non-linear data transfers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0378423B1 (en) | DMA controller | |
| JPS5812611B2 (ja) | デ−タテンソウセイギヨホウシキ | |
| US6728797B2 (en) | DMA controller | |
| JPS6375955A (ja) | プログラムモ−ド・アクセス制御方式 | |
| JPH07129537A (ja) | 半導体集積回路装置 | |
| US6584512B1 (en) | Communication DMA device for freeing the data bus from the CPU and outputting divided data | |
| JPH08202648A (ja) | ダイレクトメモリアクセス転送方式及び方法 | |
| JP3356110B2 (ja) | 機能拡張システム及びそれに用いるデータ転送方法 | |
| JP4150953B2 (ja) | 情報処理装置 | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JPS6126164A (ja) | デ−タ転送制御方法 | |
| JP3678537B2 (ja) | データ転送方法及び装置 | |
| JPH0310354A (ja) | データ転送制御システム | |
| JP2687716B2 (ja) | 情報処理装置 | |
| JP2533958B2 (ja) | デ―タ先行セット装置 | |
| JPS6019023B2 (ja) | デ−タ処理装置 | |
| JPS62192844A (ja) | Ｄｍａ制御回路 | |
| JPH0833869B2 (ja) | データ処理装置 | |
| JPH05289979A (ja) | データ転送制御方式、データ転送制御装置、及び通信制御システム | |
| JP3270149B2 (ja) | データ転送装置 | |
| KR940005003Y1 (ko) | 직접 메모리 억세스 시스템 | |
| JPS63239549A (ja) | デ−タ・チエイニング制御方式 | |
| JPS6383854A (ja) | デ−タ転送回路 | |
| JPS6382536A (ja) | チヤネル装置 | |
| JPH02299052A (ja) | Ｄｍａコントローラ |