JPH02299052A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH02299052A JPH02299052A JP11987689A JP11987689A JPH02299052A JP H02299052 A JPH02299052 A JP H02299052A JP 11987689 A JP11987689 A JP 11987689A JP 11987689 A JP11987689 A JP 11987689A JP H02299052 A JPH02299052 A JP H02299052A
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- JP
- Japan
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- address
- dma
- dma operation
- ram
- tail
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- Pending
Links
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 6
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ （Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃ
ｃ ｅ ｓ ｓ）コントローラに関するものである。
ｃ ｅ ｓ ｓ）コントローラに関するものである。
従来、メモリと入出力インターフェースとの間でデータ
のやりとりをＭＰＵを介さずに直接行うことを可能とす
るＤＭＡコントローラがある。
のやりとりをＭＰＵを介さずに直接行うことを可能とす
るＤＭＡコントローラがある。
このＤＭＡコントローラは一般に一定値ずつ増加又は減
少するアドレスをその人出力インターフェースに向けて
送りつつメモリにおけるそのアドレスに対し読出し書込
みのアクセスを行うようになっている。
少するアドレスをその人出力インターフェースに向けて
送りつつメモリにおけるそのアドレスに対し読出し書込
みのアクセスを行うようになっている。
第２図はその従来例となるＤＭＡコントローラのブロッ
ク図である。
ク図である。
この図において、１はアドレスカウンタ、２はバッファ
である。
である。
アドレスカウンタ１は、クロックＤＡＣＫによりカウン
トアツプするようになっているとともに、コントロール
バスからのラインと信号Ｗによりデー９ｔ＜スの値ヲロ
ードし、同コントロールバスからのリード信号Ｒにより
カウント内容をデータバスに出力するものである。
トアツプするようになっているとともに、コントロール
バスからのラインと信号Ｗによりデー９ｔ＜スの値ヲロ
ードし、同コントロールバスからのリード信号Ｒにより
カウント内容をデータバスに出力するものである。
このアドレスカウンタ１のカウント内容はバッファ２に
も供給され、クロックＤ Ａ ＣＫに同期してこのバッ
ファ２からアドレスバスにも送出されるようになってい
る。
も供給され、クロックＤ Ａ ＣＫに同期してこのバッ
ファ２からアドレスバスにも送出されるようになってい
る。
第３図はこのようなコントローラを通信回線と接続して
使用する場合のブロック図である。
使用する場合のブロック図である。
この図において、３はＤＭＡコントローラ、４はＤ Ｍ
Ａの対象となるＲＡＭ、５は通ず占回線制闘装置、６
はパスライン、７は通信回線である。
Ａの対象となるＲＡＭ、５は通ず占回線制闘装置、６
はパスライン、７は通信回線である。
Ｄ Ｍ Ａコントローラ３は通信回線制御装置５からの
リクエスト信号ＤＲＥＱに応答してＤＭＡ動作を開始し
、ＲＡＭ４をアクセスすると同時にクロック信号ＤＡＣ
Ｋを通信回線制御装置５に供給する。
リクエスト信号ＤＲＥＱに応答してＤＭＡ動作を開始し
、ＲＡＭ４をアクセスすると同時にクロック信号ＤＡＣ
Ｋを通信回線制御装置５に供給する。
すると、通信回線制御装置５はこのクロック信号ＤＡＣ
Ｋに同期してパスライン６にデータを送出してＲＡＭ４
に書込まれるようにし、またはパスライン６上のデータ
を取り込んで回線７に送出するようになっているもので
ある。
Ｋに同期してパスライン６にデータを送出してＲＡＭ４
に書込まれるようにし、またはパスライン６上のデータ
を取り込んで回線７に送出するようになっているもので
ある。
ところで、当該ＲＡＭ４はリングバッファ方式で使用さ
れることが多い。
れることが多い。
第４図はそのＲＡＭ４の概念図である。
同図（イ）において、００００はＲＡＭ４の先頭アドレ
ス、１２３４は同ＲＡＭ４の最終アドレスであるが、リ
ングバッファとは同図（ロ）に示すように、記憶領域を
あたかも先頭アドレス００００と最終アドレス１２３４
を繋げてリングの如くしたようにとらえるものである。
ス、１２３４は同ＲＡＭ４の最終アドレスであるが、リ
ングバッファとは同図（ロ）に示すように、記憶領域を
あたかも先頭アドレス００００と最終アドレス１２３４
を繋げてリングの如くしたようにとらえるものである。
よって、このリングバッファ方式の場合、アクセス途中
に最終アドレスへ至ったときには、先頭アドレスに帰っ
てアクセスを続行することとなる。
に最終アドレスへ至ったときには、先頭アドレスに帰っ
てアクセスを続行することとなる。
しかしながら、上記従来のＤＭＡコントローラによりこ
のリングバッファ方式を用いた場合、そのＤＭＡの領域
が第４図（イ）において符号Ｃで示すように領域の中間
に収まれば良いが、その領域が符号すで示すようにアク
セス途中に最終アドレスへ至るような場合、リングバッ
ファの最終アドレスがシステムによってまちまちである
ため、ＤＭＡ動作を２回に別けて行うしかなく、その分
、データ転送時間が長くかかることとなっていた。
のリングバッファ方式を用いた場合、そのＤＭＡの領域
が第４図（イ）において符号Ｃで示すように領域の中間
に収まれば良いが、その領域が符号すで示すようにアク
セス途中に最終アドレスへ至るような場合、リングバッ
ファの最終アドレスがシステムによってまちまちである
ため、ＤＭＡ動作を２回に別けて行うしかなく、その分
、データ転送時間が長くかかることとなっていた。
本発明は、上記の問題点に鑑みてなされたもので、その
目的とするところは、メモリの最終アドレスまで至って
も容量が確保できない場合であってもＤＭＡ動作を２回
に分けることを必要とすることなくそのＤＭＡ動作を完
了させるＤＭＡコントローラを提供することにある。
目的とするところは、メモリの最終アドレスまで至って
も容量が確保できない場合であってもＤＭＡ動作を２回
に分けることを必要とすることなくそのＤＭＡ動作を完
了させるＤＭＡコントローラを提供することにある。
本発明のＤＭＡコントローラは、Ｄ Ｍ Ａ動作毎にＤ
ＭＡ動作アドレスを一定値ずつ増加または減少させるア
ドレスカウント手段と、前記ＤＭＡの対象となるメモリ
の先頭アドレスを記憶する先頭アドレス記憶手段と、該
メモリの最終アドレスを記憶する最終アドレス記憶手段
と、前記ＤＭＡ動作アドレスと前記最終アドレスとを比
較し両者が一致したときには前記先頭アドレスを前記ア
ドレスカウント手段にロードさせるアドレス補正手段と
を備えている。
ＭＡ動作アドレスを一定値ずつ増加または減少させるア
ドレスカウント手段と、前記ＤＭＡの対象となるメモリ
の先頭アドレスを記憶する先頭アドレス記憶手段と、該
メモリの最終アドレスを記憶する最終アドレス記憶手段
と、前記ＤＭＡ動作アドレスと前記最終アドレスとを比
較し両者が一致したときには前記先頭アドレスを前記ア
ドレスカウント手段にロードさせるアドレス補正手段と
を備えている。
本発明によれば、予めメモリの最終アドレスと先頭アド
レスを各記憶手段に設定しておくことて、アクセスが最
終アドレスに至ったときにはアドレスカウント手段に先
頭アドレスがロードされ、ＤＭＡ動作が自動的にその先
頭アドレスへ続行されるようになる。
レスを各記憶手段に設定しておくことて、アクセスが最
終アドレスに至ったときにはアドレスカウント手段に先
頭アドレスがロードされ、ＤＭＡ動作が自動的にその先
頭アドレスへ続行されるようになる。
以下に本発明の実施例について図面を参照しつつ説明す
る。
る。
第１図は本発明の一実施例に係るＤＭＡコントローラの
ブロック図である。
ブロック図である。
この、図において、８は先頭アドレスレジスタであり、
この先頭アドレスレジスタ８にはＲＡ Ｍ ４（この図
では省略されているが、そのアドレス入力端子はアドレ
スバスに接続され、データ入出力端子はデータバスに接
続される。）の先頭アドレスが設定される。
この先頭アドレスレジスタ８にはＲＡ Ｍ ４（この図
では省略されているが、そのアドレス入力端子はアドレ
スバスに接続され、データ入出力端子はデータバスに接
続される。）の先頭アドレスが設定される。
９は最終アドレスレジスタであり、この最終アドレスレ
ジスタ９はＲＡＭ４の最終アドレスが設定されるもので
、且つアドレスカウンタ１の出力とその記憶内容とを比
較することによりＤＭＡ動作アドレスを監現し、両者が
一致したときには一致検出信号１２を発生するようにな
っている。
ジスタ９はＲＡＭ４の最終アドレスが設定されるもので
、且つアドレスカウンタ１の出力とその記憶内容とを比
較することによりＤＭＡ動作アドレスを監現し、両者が
一致したときには一致検出信号１２を発生するようにな
っている。
１０はマルチプレクサである。このマルチプレクサ１０
はそのセレクトデータとしてデータバスからの信号と先
頭アドレスレジスタ８の出力とが入力されているもので
、最終アドレスレジスタ９から一致検出信号１２が入力
されていないときにはデータバスからの信号をセレクト
し、一致検出信号１２が人力されると先頭アドレスレジ
スタ８の出力をセレクトするようになっている。
はそのセレクトデータとしてデータバスからの信号と先
頭アドレスレジスタ８の出力とが入力されているもので
、最終アドレスレジスタ９から一致検出信号１２が入力
されていないときにはデータバスからの信号をセレクト
し、一致検出信号１２が人力されると先頭アドレスレジ
スタ８の出力をセレクトするようになっている。
１１はオアゲートであり、ライト信号Ｗはこのオアゲー
ト１１を介してアドレスカウンタ１に人力されるように
なっている。最終アドレスレジスタ９からの一致検出信
号１２もこのオアゲート１１に人力されており、これに
よって一致検出１６号１２が発せられると、マルチプレ
クサ１０から出力される先頭アドレスがアドレスカウン
タ］にロードされるようになっている。
ト１１を介してアドレスカウンタ１に人力されるように
なっている。最終アドレスレジスタ９からの一致検出信
号１２もこのオアゲート１１に人力されており、これに
よって一致検出１６号１２が発せられると、マルチプレ
クサ１０から出力される先頭アドレスがアドレスカウン
タ］にロードされるようになっている。
よって、ＤＭＡの容量がＲＡＭ４の記憶領域の中間に収
まる場合には、ＤＭＡ動作アドレスが最終アドレスと一
致することかないため、先頭アドレスレジスタ８の内容
がアドレスカウンタ１にロードされることはない。
まる場合には、ＤＭＡ動作アドレスが最終アドレスと一
致することかないため、先頭アドレスレジスタ８の内容
がアドレスカウンタ１にロードされることはない。
一方、ＤＭＡの容量がＲＡＭ４の記憶領域の中間に収ま
らず、そのＤＭＡ動作途中においてアドレスが最終アド
レスと一致すると、先頭アドレスレジスタ８の内容がア
ドレスカウンタ１にロードされ、アドレスカウンタ１は
ＤＭＡ動作途中でその先頭アドレスからカウントアツプ
を行うようになる。
らず、そのＤＭＡ動作途中においてアドレスが最終アド
レスと一致すると、先頭アドレスレジスタ８の内容がア
ドレスカウンタ１にロードされ、アドレスカウンタ１は
ＤＭＡ動作途中でその先頭アドレスからカウントアツプ
を行うようになる。
これにより、ＤＭＡ動作途中においてアドレスか最終ア
ドレスに至った場合、Ｄ Ｍ Ａ動作アドレスが自動的
に先頭アドレスに引き継がれて、Ｄ Ｍ Ａ動作の完了
に至ることとなる。
ドレスに至った場合、Ｄ Ｍ Ａ動作アドレスが自動的
に先頭アドレスに引き継がれて、Ｄ Ｍ Ａ動作の完了
に至ることとなる。
したがって、レジスタ８．９に所定のアドレスを予め設
定しておけば、ＲＡＭ４の最終アドレスまで至ってなお
容量が確保できない場合であってもＤＭＡ動作を２回に
分けることを必要とすることなくそのＤＭＡ動作を完了
させることとなる。
定しておけば、ＲＡＭ４の最終アドレスまで至ってなお
容量が確保できない場合であってもＤＭＡ動作を２回に
分けることを必要とすることなくそのＤＭＡ動作を完了
させることとなる。
以上説明したように本発明によれば、予めメモリの最終
アドレスと先頭アドレスを各記憶手段に設定しておくこ
とで、アクセスが最終アドレスに至ったときにはアドレ
スカウント手段に先頭アドレスがロードされ、ＤＭＡ動
作が自動的にその先頭アドレスへ引き継がれるようにな
るため、メモリの最終アドレスまで至ってもなお容量が
確保できない場合であってもＤＭＡ動作を２回に分ける
ことを必要とすることなくそのＤ〜ＩＡ動作を完γさせ
ることができるという効果を奏する。
アドレスと先頭アドレスを各記憶手段に設定しておくこ
とで、アクセスが最終アドレスに至ったときにはアドレ
スカウント手段に先頭アドレスがロードされ、ＤＭＡ動
作が自動的にその先頭アドレスへ引き継がれるようにな
るため、メモリの最終アドレスまで至ってもなお容量が
確保できない場合であってもＤＭＡ動作を２回に分ける
ことを必要とすることなくそのＤ〜ＩＡ動作を完γさせ
ることができるという効果を奏する。
第１図は本発明の一実施例に係るＤＭＡコントローラの
ブロック図、第２図は従来のＤＭＡコントローラのブロ
ック図、第３図はＤＭＡコントローラを通信回線と接続
して用いた場合のシステム構成を示すブロック図、第４
図はメモリのバッファ構成を示す概念図である。 １・・・アドレスカウンタ、２・・・バッファ、４・・
・ＲＡＭ、８・・・先頭アドレスレジスタ、９・・最終
アドレスレジスタ、１０・・・マルチプレクサ、１１・
・・オアゲート。
ブロック図、第２図は従来のＤＭＡコントローラのブロ
ック図、第３図はＤＭＡコントローラを通信回線と接続
して用いた場合のシステム構成を示すブロック図、第４
図はメモリのバッファ構成を示す概念図である。 １・・・アドレスカウンタ、２・・・バッファ、４・・
・ＲＡＭ、８・・・先頭アドレスレジスタ、９・・最終
アドレスレジスタ、１０・・・マルチプレクサ、１１・
・・オアゲート。
Claims (1)
- ＤＭＡ動作毎にＤＭＡ動作アドレスを一定値ずつ増加ま
たは減少させるアドレスカウント手段と、前記ＤＭＡの
対象となるメモリの先頭アドレスを記憶する先頭アドレ
ス記憶手段と、該メモリの最終アドレスを記憶する最終
アドレス記憶手段と、前記ＤＭＡ動作アドレスと前記最
終アドレスとを比較し両者が一致したときには前記先頭
アドレスを前記アドレスカウント手段にロードさせるア
ドレス補正手段とを備えているＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11987689A JPH02299052A (ja) | 1989-05-12 | 1989-05-12 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11987689A JPH02299052A (ja) | 1989-05-12 | 1989-05-12 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299052A true JPH02299052A (ja) | 1990-12-11 |
Family
ID=14772434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11987689A Pending JPH02299052A (ja) | 1989-05-12 | 1989-05-12 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02299052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122491A (ja) * | 2005-10-28 | 2007-05-17 | Ricoh Co Ltd | 画像形成装置 |
| US7500028B2 (en) | 2003-03-20 | 2009-03-03 | Panasonic Corporation | DMA controller providing for ring buffer and rectangular block transfers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235269A (ja) * | 1984-05-08 | 1985-11-21 | Toshiba Corp | デ−タ転送制御装置 |
-
1989
- 1989-05-12 JP JP11987689A patent/JPH02299052A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235269A (ja) * | 1984-05-08 | 1985-11-21 | Toshiba Corp | デ−タ転送制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7500028B2 (en) | 2003-03-20 | 2009-03-03 | Panasonic Corporation | DMA controller providing for ring buffer and rectangular block transfers |
| JP2007122491A (ja) * | 2005-10-28 | 2007-05-17 | Ricoh Co Ltd | 画像形成装置 |
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