JPH0997496A - 強誘電体メモリ装置及びデータ読出方法 - Google Patents
強誘電体メモリ装置及びデータ読出方法Info
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- JPH0997496A JPH0997496A JP7277171A JP27717195A JPH0997496A JP H0997496 A JPH0997496 A JP H0997496A JP 7277171 A JP7277171 A JP 7277171A JP 27717195 A JP27717195 A JP 27717195A JP H0997496 A JPH0997496 A JP H0997496A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 リファレンス電圧発生回路に設けたダミーメ
モリセルに製造誤差が生じると、メモリセルのデータを
読み出す際に利用するリファレンス電圧が所望の電圧に
対して変動し、好適なデータの読み出しが困難になる。 【解決手段】 強誘電体キャパシタＦＣ１１とトランジ
スタＦＴ１１からなるメモリセルＭＣ１１を有し、強誘
電体キャパシタＦＣ１１に記憶された“０”または
“１”のデータ論理値に対応する電荷を一のビット線Ｂ
Ｌ１に出力し、この出力された電圧を他のビット線／Ｂ
Ｌ１に供給されるリファレンス電圧と比較してデータの
読み出しを行ない、リファレンス電圧発生回路ＤＣ１
は、“１”及び“０”の各データ論理値に対応する電荷
をそれぞれ記憶するダミーメモリセルＤＭＣ１，ＤＭＣ
２を備え、これらダミーメモリセルの各電荷を前記ビッ
ト線２本分に相当する容量を持つ信号線ＤＬ１，／ＤＬ
１上に出力し、かつビット線／ＢＬ１，／ＢＬ２に出力
することでリファレンス電圧を得る。
モリセルに製造誤差が生じると、メモリセルのデータを
読み出す際に利用するリファレンス電圧が所望の電圧に
対して変動し、好適なデータの読み出しが困難になる。 【解決手段】 強誘電体キャパシタＦＣ１１とトランジ
スタＦＴ１１からなるメモリセルＭＣ１１を有し、強誘
電体キャパシタＦＣ１１に記憶された“０”または
“１”のデータ論理値に対応する電荷を一のビット線Ｂ
Ｌ１に出力し、この出力された電圧を他のビット線／Ｂ
Ｌ１に供給されるリファレンス電圧と比較してデータの
読み出しを行ない、リファレンス電圧発生回路ＤＣ１
は、“１”及び“０”の各データ論理値に対応する電荷
をそれぞれ記憶するダミーメモリセルＤＭＣ１，ＤＭＣ
２を備え、これらダミーメモリセルの各電荷を前記ビッ
ト線２本分に相当する容量を持つ信号線ＤＬ１，／ＤＬ
１上に出力し、かつビット線／ＢＬ１，／ＢＬ２に出力
することでリファレンス電圧を得る。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体をメモリセ
ルに用いたメモリ装置に関し、特に記憶された情報を読
み出す際に利用するリファレンス（参照）電圧を発生す
る回路を備える強誘電体メモリ装置と、このメモリ装置
を用いたデータ読出方法に関する。
ルに用いたメモリ装置に関し、特に記憶された情報を読
み出す際に利用するリファレンス（参照）電圧を発生す
る回路を備える強誘電体メモリ装置と、このメモリ装置
を用いたデータ読出方法に関する。
【０００２】
【従来の技術】近年、ジルコンチタン酸鉛（ＰＺＴ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。まず、一般的な強誘
電体を用いた不揮発性メモリ装置（以後強誘電体メモリ
とよぶ）の動作について説明する。図１１に、１つのト
ランジスタと１つの強誘電体キャパシタで構成されるメ
モリセル回路（１Ｔ／１Ｃ型メモリセルとよぶ）の例を
示す。ここで、メモリセルＭＣのトランジスタＴＣのゲ
ート端子にはワード線ＷＬ、ソース端子には強誘電体キ
ャパシタＦＣの一方の端子、ドレイン端子にはビット線
ＢＬがそれぞれ接続され、強誘電体キャパシタの他方の
端子にはプレート線ＰＬが接続されている。ワード線Ｗ
Ｌの電圧によって、トランジスタの導通または非導通が
制御されることにより、当該メモリセルＭＣの選択また
は非選択が決定され、強誘電体キャパシタＦＣにはビッ
ト線ＢＬを経由して、データの書き込み／読み出しが行
われる。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。まず、一般的な強誘
電体を用いた不揮発性メモリ装置（以後強誘電体メモリ
とよぶ）の動作について説明する。図１１に、１つのト
ランジスタと１つの強誘電体キャパシタで構成されるメ
モリセル回路（１Ｔ／１Ｃ型メモリセルとよぶ）の例を
示す。ここで、メモリセルＭＣのトランジスタＴＣのゲ
ート端子にはワード線ＷＬ、ソース端子には強誘電体キ
ャパシタＦＣの一方の端子、ドレイン端子にはビット線
ＢＬがそれぞれ接続され、強誘電体キャパシタの他方の
端子にはプレート線ＰＬが接続されている。ワード線Ｗ
Ｌの電圧によって、トランジスタの導通または非導通が
制御されることにより、当該メモリセルＭＣの選択また
は非選択が決定され、強誘電体キャパシタＦＣにはビッ
ト線ＢＬを経由して、データの書き込み／読み出しが行
われる。
【０００３】図１２には、強誘電体キャパシタＦＣの両
電極間の電圧Ｖに対する、自発分極電荷Ｑの関係を示し
ている。例えばＦＣの分極が、それぞれＡ，Ｂの状態に
ある場合をデータ“１”、データ“０”というように対
応させる。このとき、ＦＣの両電極間にＶe の電圧をか
けると、データ“１”の場合、ＦＣから図に示すＱ1の
電荷がビット線ＢＬ上に出力される。一方、データ
“０”の場合には、ＦＣから図に示すＱ0 の電荷がＢＬ
上に出力される。このＱ1 とＱ0 の差を判別することに
より、２値情報の記憶が実現できる。このように、強誘
電体キャパシタを用いたメモリ装置では、強誘電体キャ
パシタ間にかかる外部電圧が０になっても、強誘電体の
内部に生じている分極がデータを保持しているため、電
源が切断されても記憶を保つ、いわゆる不揮発性記憶動
作が可能であるという特徴がある。
電極間の電圧Ｖに対する、自発分極電荷Ｑの関係を示し
ている。例えばＦＣの分極が、それぞれＡ，Ｂの状態に
ある場合をデータ“１”、データ“０”というように対
応させる。このとき、ＦＣの両電極間にＶe の電圧をか
けると、データ“１”の場合、ＦＣから図に示すＱ1の
電荷がビット線ＢＬ上に出力される。一方、データ
“０”の場合には、ＦＣから図に示すＱ0 の電荷がＢＬ
上に出力される。このＱ1 とＱ0 の差を判別することに
より、２値情報の記憶が実現できる。このように、強誘
電体キャパシタを用いたメモリ装置では、強誘電体キャ
パシタ間にかかる外部電圧が０になっても、強誘電体の
内部に生じている分極がデータを保持しているため、電
源が切断されても記憶を保つ、いわゆる不揮発性記憶動
作が可能であるという特徴がある。
【０００４】図１１に示したような１Ｔ／１Ｃ型メモリ
セルを用いたメモリセルアレイの部分回路例を図１３に
示す。図１３において、ＭＣ１１〜ＭＣｎ１，ＭＣ１２
〜ＭＣｎ２はメモリセル、ＴＣ１１はＭＣ１１に含まれ
るトランジスタ、ＦＣ１１はＭＣ１１に含まれる強誘電
体キャパシタ、ＰＣ１，ＰＣ２はビット線プリチャージ
回路、ＤＣ１１，ＤＣ２１，ＤＣ１２，ＤＣ２２はリフ
ァレンス電圧発生回路、ＳＡＭＰ１，ＳＡＭＰ２は差動
増幅回路で構成されるセンスアンプ回路である。また、
ＷＬ１〜ＷＬｎはワード線、ＰＬ１〜ＰＬｎはプレート
線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２はビット線、
ＰＢＬはビット線プリチャージ制御信号線、ＶＢＰはビ
ット線プリチャージ電圧線、ＤＷＬ１，ＤＷＬ２はリフ
ァレンス電圧発生回路制御信号線、ＳＥはセンスアンプ
回路制御信号である。
セルを用いたメモリセルアレイの部分回路例を図１３に
示す。図１３において、ＭＣ１１〜ＭＣｎ１，ＭＣ１２
〜ＭＣｎ２はメモリセル、ＴＣ１１はＭＣ１１に含まれ
るトランジスタ、ＦＣ１１はＭＣ１１に含まれる強誘電
体キャパシタ、ＰＣ１，ＰＣ２はビット線プリチャージ
回路、ＤＣ１１，ＤＣ２１，ＤＣ１２，ＤＣ２２はリフ
ァレンス電圧発生回路、ＳＡＭＰ１，ＳＡＭＰ２は差動
増幅回路で構成されるセンスアンプ回路である。また、
ＷＬ１〜ＷＬｎはワード線、ＰＬ１〜ＰＬｎはプレート
線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２はビット線、
ＰＢＬはビット線プリチャージ制御信号線、ＶＢＰはビ
ット線プリチャージ電圧線、ＤＷＬ１，ＤＷＬ２はリフ
ァレンス電圧発生回路制御信号線、ＳＥはセンスアンプ
回路制御信号である。
【０００５】メモリセルからの信号電圧は、例えばＭＣ
１１のメモリセルが選択された場合には、ビット線ＢＬ
１上に現れる。この、ＢＬ１上に現れた信号電圧が
“０”に相当するか“１”に相当するかについては、リ
ファレンスとなる電圧を、対となるビット線／ＢＬ１上
に発生させることで、センスアンプ回路のような差動増
幅回路で判定することができる。リファレンス電圧は、
通常、データ“０”に対応する読み出し信号電圧とデー
タ“１”に対応する読み出し電圧の中間の電圧値に設定
する。
１１のメモリセルが選択された場合には、ビット線ＢＬ
１上に現れる。この、ＢＬ１上に現れた信号電圧が
“０”に相当するか“１”に相当するかについては、リ
ファレンスとなる電圧を、対となるビット線／ＢＬ１上
に発生させることで、センスアンプ回路のような差動増
幅回路で判定することができる。リファレンス電圧は、
通常、データ“０”に対応する読み出し信号電圧とデー
タ“１”に対応する読み出し電圧の中間の電圧値に設定
する。
【０００６】図１４に、図１３のメモリセルアレイの動
作タイミングチャートを示す。以下、図１３と図１４を
参照しつつ、ワード線ＷＬ１が選択され、メモリセルＭ
Ｃ１１に注目した場合の、当該強誘電体メモリの読み出
し動作および書き込み動作について説明する。なお、図
１４以下、本明細書記載の動作タイミングチャートにお
いて、とくにことわりのないかぎり、ハイレベル“Ｈ”
に相当するレベルは、メモリ装置外部から供給される電
源電圧、またはメモリ装置内部に設けた電圧発生回路で
発生される電圧のいずれかであり、ロウレベル“Ｌ”に
相当するレベルは接地電圧であるとする。また、参考と
して、図１４の〜各期間終了時点での、強誘電体キ
ャパシタＦＣ１１の分極状態を図の最下部に示す。
作タイミングチャートを示す。以下、図１３と図１４を
参照しつつ、ワード線ＷＬ１が選択され、メモリセルＭ
Ｃ１１に注目した場合の、当該強誘電体メモリの読み出
し動作および書き込み動作について説明する。なお、図
１４以下、本明細書記載の動作タイミングチャートにお
いて、とくにことわりのないかぎり、ハイレベル“Ｈ”
に相当するレベルは、メモリ装置外部から供給される電
源電圧、またはメモリ装置内部に設けた電圧発生回路で
発生される電圧のいずれかであり、ロウレベル“Ｌ”に
相当するレベルは接地電圧であるとする。また、参考と
して、図１４の〜各期間終了時点での、強誘電体キ
ャパシタＦＣ１１の分極状態を図の最下部に示す。
【０００７】図１４中、〜の期間はメモリセルから
データを読み出す動作である。まず、で、ビット線プ
リチャージ制御信号ＰＢＬをロウレベルにすることによ
り、ビット線プリチャージを解除する。ここで、ビット
線プリチャージ電圧ＶＢＰは接地電位としている。次
に、において、ワード線ＷＬ１とプレート線ＰＬ１を
それぞれハイレベルに上げ、メモリセルＭＣ１１からビ
ット線ＢＬ１上にデータを出力する。同時にＭＣ１２か
らはＢＬ２上にデータが出力されているが、それはＭＣ
１１の動作と同様であるため、ここでは混乱をさけるた
めそちらの動作の説明は省略する。このときＭＣ１１か
ら出力されるデータ信号は、強誘電体キャパシタＦＣ１
１の分極状態に応じて決まり、図１４では例として、デ
ータ“１”が読み出されている様子を示している。一
方、対となるビット線／ＢＬ１上には、制御信号ＤＷＬ
２により、リファレンス電圧発生回路ＤＣ２１から適正
なリファレンス電圧を発生させる。その後、におい
て、センスアンプ回路制御信号ＳＥを活性化し、ＢＬ１
と／ＢＬ１との間の差電圧を、センスアンプ回路ＳＡＭ
Ｐ１が差動増幅する。
データを読み出す動作である。まず、で、ビット線プ
リチャージ制御信号ＰＢＬをロウレベルにすることによ
り、ビット線プリチャージを解除する。ここで、ビット
線プリチャージ電圧ＶＢＰは接地電位としている。次
に、において、ワード線ＷＬ１とプレート線ＰＬ１を
それぞれハイレベルに上げ、メモリセルＭＣ１１からビ
ット線ＢＬ１上にデータを出力する。同時にＭＣ１２か
らはＢＬ２上にデータが出力されているが、それはＭＣ
１１の動作と同様であるため、ここでは混乱をさけるた
めそちらの動作の説明は省略する。このときＭＣ１１か
ら出力されるデータ信号は、強誘電体キャパシタＦＣ１
１の分極状態に応じて決まり、図１４では例として、デ
ータ“１”が読み出されている様子を示している。一
方、対となるビット線／ＢＬ１上には、制御信号ＤＷＬ
２により、リファレンス電圧発生回路ＤＣ２１から適正
なリファレンス電圧を発生させる。その後、におい
て、センスアンプ回路制御信号ＳＥを活性化し、ＢＬ１
と／ＢＬ１との間の差電圧を、センスアンプ回路ＳＡＭ
Ｐ１が差動増幅する。
【０００８】続く〜は、読み出したデータをＭＣ１
１に再度書き戻す動作である。の時点で、ＦＣ１１の
データは破壊されているので、このようなデータ再書き
込み動作が必要となる。なお、当該強誘電体メモリ装置
外部から入力されるデータをメモリセルに書き込む場合
には、の期間に、ＢＬ１，／ＢＬ１上に、所望のデー
タに対応する電圧を設定してから、次の以降の動作を
行う。において、ＤＷＬをロウレベルにする。次の
において、ＳＥをロウレベルとすることによりＳＡＭＰ
１を非活性とし、さらにＰＢＬをハイレベルとして、ビ
ット線レベルを接地電位とする。こうすることにより、
ＦＣ１１の分極を、データ読み出し前の状態に戻すこ
とができる。最後に、ＷＬ１をロウレベルに下げ、ＴＣ
１１を非導通にして、ＭＣ１１へのアクセス動作を完了
する。
１に再度書き戻す動作である。の時点で、ＦＣ１１の
データは破壊されているので、このようなデータ再書き
込み動作が必要となる。なお、当該強誘電体メモリ装置
外部から入力されるデータをメモリセルに書き込む場合
には、の期間に、ＢＬ１，／ＢＬ１上に、所望のデー
タに対応する電圧を設定してから、次の以降の動作を
行う。において、ＤＷＬをロウレベルにする。次の
において、ＳＥをロウレベルとすることによりＳＡＭＰ
１を非活性とし、さらにＰＢＬをハイレベルとして、ビ
ット線レベルを接地電位とする。こうすることにより、
ＦＣ１１の分極を、データ読み出し前の状態に戻すこ
とができる。最後に、ＷＬ１をロウレベルに下げ、ＴＣ
１１を非導通にして、ＭＣ１１へのアクセス動作を完了
する。
【０００９】ここで、上記の回路動作と、強誘電体キャ
パシタの特性との関係について説明する。例えば、図１
４の期間で、ＷＬ１をハイレベルとしてＴＣ１１を導
通させ、ＰＬ１をハイレベルに立ち上げた状態は、図１
２において、強誘電体キャパシタに−Ｖｅの電圧をかけ
た状態に相当する（プレート線からビット線への方向を
電圧の正の向きとする）。このとき、Ｑ1 またはＱ0 の
電荷がＢＬ１上に出力される。ところで、このままの状
態では、“１”，“０”いずれが記憶されていた場合で
も、強誘電体キャパシタの分極は、図１２に示すｈ点に
あって、“１”または“０”の区別ができない。そこ
で、読み出された“１”，“０”データに応じて、強誘
電体キャパシタにそれぞれ＋Ｖｅ，０の電圧をかけて、
データを書き戻す動作が必要である。これが、図１４
の期間に相当する。
パシタの特性との関係について説明する。例えば、図１
４の期間で、ＷＬ１をハイレベルとしてＴＣ１１を導
通させ、ＰＬ１をハイレベルに立ち上げた状態は、図１
２において、強誘電体キャパシタに−Ｖｅの電圧をかけ
た状態に相当する（プレート線からビット線への方向を
電圧の正の向きとする）。このとき、Ｑ1 またはＱ0 の
電荷がＢＬ１上に出力される。ところで、このままの状
態では、“１”，“０”いずれが記憶されていた場合で
も、強誘電体キャパシタの分極は、図１２に示すｈ点に
あって、“１”または“０”の区別ができない。そこ
で、読み出された“１”，“０”データに応じて、強誘
電体キャパシタにそれぞれ＋Ｖｅ，０の電圧をかけて、
データを書き戻す動作が必要である。これが、図１４
の期間に相当する。
【００１０】また、図１３、図１４に示した実施例で
は、プレート線ＰＬ、ビット線ＢＬとも、ロウレベルと
ハイレベルの間で駆動することにより、強誘電体キャパ
シタの両電極間に正負両方向の電圧をかけられるように
し、該強誘電体キャパシタＦＣに対し、“０”，“１”
いずれのデータを書き込むことも可能にしていた。一
方、プレート線をロウレベルとハイレベルの中間電位、
ビット線をロウレベルとハイレベルの間で駆動すること
で、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけることを可能にするという動作方式もある。図１
５にそのような強誘電体メモリセルアレイの部分回路
例、図１６にその動作タイミングチャート例を示す。以
後、図面で用いる記号について、すでに説明した図面で
用いられた構成要素に対応する記号は、とくに説明を加
える必要がある場合を除き、同じものを用いて説明を省
略し、新規に出てきた要素のみ説明を加えることにす
る。
は、プレート線ＰＬ、ビット線ＢＬとも、ロウレベルと
ハイレベルの間で駆動することにより、強誘電体キャパ
シタの両電極間に正負両方向の電圧をかけられるように
し、該強誘電体キャパシタＦＣに対し、“０”，“１”
いずれのデータを書き込むことも可能にしていた。一
方、プレート線をロウレベルとハイレベルの中間電位、
ビット線をロウレベルとハイレベルの間で駆動すること
で、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけることを可能にするという動作方式もある。図１
５にそのような強誘電体メモリセルアレイの部分回路
例、図１６にその動作タイミングチャート例を示す。以
後、図面で用いる記号について、すでに説明した図面で
用いられた構成要素に対応する記号は、とくに説明を加
える必要がある場合を除き、同じものを用いて説明を省
略し、新規に出てきた要素のみ説明を加えることにす
る。
【００１１】図１５において、ＥＢ１，ＥＢ２はビット
線バランス制御回路である。また、ＥＢＬはビット線バ
ランス制御信号線である。図１５、図１６を参照しつ
つ、図１３、図１４の説明と同様、ワード線ＷＬ１が選
択され、メモリセルＭＣ１１に注目した場合の、読み出
し動作および書き込み動作について説明する。また、図
１６〜各期間終了時点での、強誘電体キャパシタＦ
Ｃ１１の分極状態も示す。
線バランス制御回路である。また、ＥＢＬはビット線バ
ランス制御信号線である。図１５、図１６を参照しつ
つ、図１３、図１４の説明と同様、ワード線ＷＬ１が選
択され、メモリセルＭＣ１１に注目した場合の、読み出
し動作および書き込み動作について説明する。また、図
１６〜各期間終了時点での、強誘電体キャパシタＦ
Ｃ１１の分極状態も示す。
【００１２】まず、で、ビット線プリチャージ制御信
号ＰＢＬをロウレベルにすることにより、ビット線プリ
チャージを解除する。ここでも、ビット線プリチャージ
電圧ＶＢＰは接地電位としている。次に、において、
ワード線ＷＬ１をハイレベルに上げ、メモリセルＭＣ１
１からビット線ＢＬ１上にデータを出力する。ここで、
図１４の動作と異なるところは、プレート線ＰＬ１が中
間電位（Ｖｍとする）に保たれたままであることであ
る。ビット線プリチャージレベルが接地電位、プレート
線が中間電位であるため、でメモリセルトランジスタ
ＴＣ１１が導通状態となったときに、強誘電体キャパシ
タＦＣ１１の両電極間には、プレート線からビット線へ
の方向を電圧の正の向きとして、ほぼ−Ｖｍの電圧がか
かる。すると、ＦＣ１１から、分極の状態に応じた信号
電荷が、ＢＬ１上に読み出される。同時に、対となるビ
ット線／ＢＬ１上には、リファレンス電圧発生回路ＤＣ
２１によって適正なリファレンス電圧を発生させる。続
くにおいて、センスアンプ回路制御信号ＳＥを活性化
し、ＢＬ１と／ＢＬ１との間の差電圧をセンスアンプ回
路ＳＡＭＰ１で差動増幅する。
号ＰＢＬをロウレベルにすることにより、ビット線プリ
チャージを解除する。ここでも、ビット線プリチャージ
電圧ＶＢＰは接地電位としている。次に、において、
ワード線ＷＬ１をハイレベルに上げ、メモリセルＭＣ１
１からビット線ＢＬ１上にデータを出力する。ここで、
図１４の動作と異なるところは、プレート線ＰＬ１が中
間電位（Ｖｍとする）に保たれたままであることであ
る。ビット線プリチャージレベルが接地電位、プレート
線が中間電位であるため、でメモリセルトランジスタ
ＴＣ１１が導通状態となったときに、強誘電体キャパシ
タＦＣ１１の両電極間には、プレート線からビット線へ
の方向を電圧の正の向きとして、ほぼ−Ｖｍの電圧がか
かる。すると、ＦＣ１１から、分極の状態に応じた信号
電荷が、ＢＬ１上に読み出される。同時に、対となるビ
ット線／ＢＬ１上には、リファレンス電圧発生回路ＤＣ
２１によって適正なリファレンス電圧を発生させる。続
くにおいて、センスアンプ回路制御信号ＳＥを活性化
し、ＢＬ１と／ＢＬ１との間の差電圧をセンスアンプ回
路ＳＡＭＰ１で差動増幅する。
【００１３】メモリ装置外部から入力したデータをメモ
リセルに書き込む場合には、において、所望のデータ
に対応する電圧をＢＬ１，／ＢＬ１に設定してから次の
以降の動作に入る。において、ＳＥをロウレベルと
することによりＳＡＭＰ１を非活性とする。さらにビッ
ト線バランス制御信号ＥＢＬをハイレベルとして、ＢＬ
１をＰＬ１線と同じ中間電位とする。こうすることによ
り、ＦＣ１１の分極を、データ読み出し前の状態に戻
すことができる。さらに、でＷＬ１をロウレベルに下
げ、ＴＣ１１を非導通とした後、でＢＬ１，／ＢＬ１
を接地電位にした状態にして、ＭＣ１１へのアクセス動
作を完了する。
リセルに書き込む場合には、において、所望のデータ
に対応する電圧をＢＬ１，／ＢＬ１に設定してから次の
以降の動作に入る。において、ＳＥをロウレベルと
することによりＳＡＭＰ１を非活性とする。さらにビッ
ト線バランス制御信号ＥＢＬをハイレベルとして、ＢＬ
１をＰＬ１線と同じ中間電位とする。こうすることによ
り、ＦＣ１１の分極を、データ読み出し前の状態に戻
すことができる。さらに、でＷＬ１をロウレベルに下
げ、ＴＣ１１を非導通とした後、でＢＬ１，／ＢＬ１
を接地電位にした状態にして、ＭＣ１１へのアクセス動
作を完了する。
【００１４】以上、説明してきたように、強誘電体キャ
パシタから読み出される信号電荷は、強誘電体キャパシ
タの両電極間にかけられる電圧値に依存し、一般に、両
電極間にかけられる電圧値が大きいほど信号電荷も大き
い。上に述べた例のような強誘電体メモリ装置の動作で
は、強誘電体キャパシタの両電極間にかけられる電圧
は、プレート線設定電圧とビット線の電圧振幅とに関係
する。プレート線設定電圧およびビット線の電圧振幅
は、強誘電体から読み出される信号電圧を、センスアン
プが正常にデータをセンス増幅できる値であるならば、
どのように設定してもよい。例えば、プレート線の設定
電圧を，電源電圧の１／２に、ビット線の振幅を接地電
圧と電源電圧の間とする方法がある。電源電圧は、メモ
リ装置外部から供給されるものでもよいし、メモリ装置
内部の電圧発生回路で発生された電圧でもよい。
パシタから読み出される信号電荷は、強誘電体キャパシ
タの両電極間にかけられる電圧値に依存し、一般に、両
電極間にかけられる電圧値が大きいほど信号電荷も大き
い。上に述べた例のような強誘電体メモリ装置の動作で
は、強誘電体キャパシタの両電極間にかけられる電圧
は、プレート線設定電圧とビット線の電圧振幅とに関係
する。プレート線設定電圧およびビット線の電圧振幅
は、強誘電体から読み出される信号電圧を、センスアン
プが正常にデータをセンス増幅できる値であるならば、
どのように設定してもよい。例えば、プレート線の設定
電圧を，電源電圧の１／２に、ビット線の振幅を接地電
圧と電源電圧の間とする方法がある。電源電圧は、メモ
リ装置外部から供給されるものでもよいし、メモリ装置
内部の電圧発生回路で発生された電圧でもよい。
【００１５】そして、ここまで述べてきたように、強誘
電体メモリ装置の動作において、メモリセルから読み出
されたデータをセンスアンプ回路で差動増幅してデータ
の読み出しを実行する際には、リファレンスとなる電圧
を発生することが必要である。その、リファレンス電圧
発生回路の具体例として、１９９４年２月の固体素子回
路国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，ＩＳＳＣＣ）予稿集２６８ページに報告されている
技術がある。この技術を用いた回路およびその動作タイ
ミングチャートを、図１７及び図１８にそれぞれ示す。
電体メモリ装置の動作において、メモリセルから読み出
されたデータをセンスアンプ回路で差動増幅してデータ
の読み出しを実行する際には、リファレンスとなる電圧
を発生することが必要である。その、リファレンス電圧
発生回路の具体例として、１９９４年２月の固体素子回
路国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，ＩＳＳＣＣ）予稿集２６８ページに報告されている
技術がある。この技術を用いた回路およびその動作タイ
ミングチャートを、図１７及び図１８にそれぞれ示す。
【００１６】図１７において、ＤＣ１１とＤＣ２１はリ
ファレンス電圧発生回路、とくにこの場合、１Ｔ／１Ｃ
型メモリセルと同様に、１つのトランジスタと１つの強
誘電体キャパシタとからなる回路を基本に構成されてい
ることから、ダミーメモリセルとよばれることがある。
ＤＴＣ１１とＤＴＣ２１，ＤＦＣ１１とＤＦＣ２１は、
それぞれダミーメモリセルＤＭＣ内のトランジスタと強
誘電体キャパシタである。ＤＴＲ１１とＤＴＲ２１は、
ダミーメモリセルＤＭＣ内部の、トランジスタと強誘電
体キャパシタとが互いに接続されている節点の電位を補
償するためのトランジスタである。ＳＡＭＰ１はＣＭＯ
Ｓインバータを交差接続した形のセンスアンプ回路であ
る。また、ＣＤＷＬはＤＴＲ１１およびＤＴＲ２１を制
御する信号、ＳＡＰ，ＳＡＮはセンスアンプ回路の制御
信号線である。
ファレンス電圧発生回路、とくにこの場合、１Ｔ／１Ｃ
型メモリセルと同様に、１つのトランジスタと１つの強
誘電体キャパシタとからなる回路を基本に構成されてい
ることから、ダミーメモリセルとよばれることがある。
ＤＴＣ１１とＤＴＣ２１，ＤＦＣ１１とＤＦＣ２１は、
それぞれダミーメモリセルＤＭＣ内のトランジスタと強
誘電体キャパシタである。ＤＴＲ１１とＤＴＲ２１は、
ダミーメモリセルＤＭＣ内部の、トランジスタと強誘電
体キャパシタとが互いに接続されている節点の電位を補
償するためのトランジスタである。ＳＡＭＰ１はＣＭＯ
Ｓインバータを交差接続した形のセンスアンプ回路であ
る。また、ＣＤＷＬはＤＴＲ１１およびＤＴＲ２１を制
御する信号、ＳＡＰ，ＳＡＮはセンスアンプ回路の制御
信号線である。
【００１７】図１７のダミーメモリセルＤＭＣによるリ
ファレンス電圧発生方法の要点は、メモリセルＭＣの強
誘電体キャパシタＦＣ１１と、ダミーメモリセルＤＭＣ
の強誘電体キャパシタＤＦＣ１１とのそれぞれのＱ−Ｖ
ヒステリシス特性の間に、図１９に示すような関係をも
たせるように設定するところである。すなわち、図１９
において、小さいほうのヒステリシス特性曲線がＦＣ１
１のものである。図１２と同様に、図のａ点，ｅ点を、
それぞれデータ“０”，“１”に対応させると、ＦＣ１
１の両電極間に−Ｖｅの電圧をかけたときに、信号電荷
Ｑ0 またはＱ1がビット線上に出力される。該ビット線
の寄生容量をＣB とすると、データ“０”，“１”に対
する信号電圧Ｖ0 ，Ｖ1 はそれぞれ、 Ｖ0 ＝Ｑ0 ／ＣB …（１） Ｖ1 ＝Ｑ1 ／ＣB …（２） となる。
ファレンス電圧発生方法の要点は、メモリセルＭＣの強
誘電体キャパシタＦＣ１１と、ダミーメモリセルＤＭＣ
の強誘電体キャパシタＤＦＣ１１とのそれぞれのＱ−Ｖ
ヒステリシス特性の間に、図１９に示すような関係をも
たせるように設定するところである。すなわち、図１９
において、小さいほうのヒステリシス特性曲線がＦＣ１
１のものである。図１２と同様に、図のａ点，ｅ点を、
それぞれデータ“０”，“１”に対応させると、ＦＣ１
１の両電極間に−Ｖｅの電圧をかけたときに、信号電荷
Ｑ0 またはＱ1がビット線上に出力される。該ビット線
の寄生容量をＣB とすると、データ“０”，“１”に対
する信号電圧Ｖ0 ，Ｖ1 はそれぞれ、 Ｖ0 ＝Ｑ0 ／ＣB …（１） Ｖ1 ＝Ｑ1 ／ＣB …（２） となる。
【００１８】一方、リファレンス電圧はＶ0 とＶ1 の中
間の電圧の設定するのがよい。そこで、ヒステリシス特
性曲線が、図１９に示すように、分極をＡ点の状態にお
き、−Ｖｅの電圧を両電極間にかけたときに出力される
電荷ＱREF が、 Ｑ0 ＜ＱREF ＜Ｑ 1 …（３） となるような強誘電体キャパシタをＤＦＣ１１として用
いればＱREF がＣB の上に読み出されたときのリファレ
ンス電圧ＶREF は、 ＶREF ＝ＱREF ／ＣB …（４） であるから、 Ｖ0 ＜ＶREF ＜Ｖ1 …（５） を満たす電圧ＶREF が得られる。
間の電圧の設定するのがよい。そこで、ヒステリシス特
性曲線が、図１９に示すように、分極をＡ点の状態にお
き、−Ｖｅの電圧を両電極間にかけたときに出力される
電荷ＱREF が、 Ｑ0 ＜ＱREF ＜Ｑ 1 …（３） となるような強誘電体キャパシタをＤＦＣ１１として用
いればＱREF がＣB の上に読み出されたときのリファレ
ンス電圧ＶREF は、 ＶREF ＝ＱREF ／ＣB …（４） であるから、 Ｖ0 ＜ＶREF ＜Ｖ1 …（５） を満たす電圧ＶREF が得られる。
【００１９】上記のようなヒステリシス特性曲線の調節
は、前記１９９４年ＩＳＳＣＣ予稿集２６８ページに
は、強誘電体キャパシタのサイズをかえることによって
可能であると記載されている。図１７及び図１８に示し
た例において、メモリセルＭＣ１１，ＭＣ２１およびダ
ミーメモリセルＤＣ１１，ＤＣ２１それぞれに含まれる
強誘電体キャパシタのヒステリシス特性の関係が、上に
述べたように設定されている。また、その回路動作にお
いて、ダミーメモリセル内部のトランジスタと強誘電体
キャパシタとが互いに接続されている節点の電位を、信
号ＣＤＷＬで制御することにより、該ダミーメモリセル
でリファレンス電圧をビット線上に発生させる直前に
は、ＤＦＣ２１の分極状態が図１９のＡ点にあるように
設定されているとする。こうして、ＤＷＬ２がハイレベ
ルとなると、ＤＣ２１から／ＢＬ１に、（４）式で表さ
れるリファレンス電圧が出力され、ＭＣ１１から出力さ
れたデータが、“０”，“１”いずれに相当するものか
どうかについて、センスアンプ回路ＳＡＭＰ１で判別す
ることができる。なお、該強誘電体メモリ装置の動作サ
イクルの全期間を通じて、ＤＦＣ１１の分極状態は、図
１９のＡ−Ｇ−Ｈ点を結ぶ線上にあるように制御されて
いることに注意する。その他の動作は、図１４と同様で
ある。
は、前記１９９４年ＩＳＳＣＣ予稿集２６８ページに
は、強誘電体キャパシタのサイズをかえることによって
可能であると記載されている。図１７及び図１８に示し
た例において、メモリセルＭＣ１１，ＭＣ２１およびダ
ミーメモリセルＤＣ１１，ＤＣ２１それぞれに含まれる
強誘電体キャパシタのヒステリシス特性の関係が、上に
述べたように設定されている。また、その回路動作にお
いて、ダミーメモリセル内部のトランジスタと強誘電体
キャパシタとが互いに接続されている節点の電位を、信
号ＣＤＷＬで制御することにより、該ダミーメモリセル
でリファレンス電圧をビット線上に発生させる直前に
は、ＤＦＣ２１の分極状態が図１９のＡ点にあるように
設定されているとする。こうして、ＤＷＬ２がハイレベ
ルとなると、ＤＣ２１から／ＢＬ１に、（４）式で表さ
れるリファレンス電圧が出力され、ＭＣ１１から出力さ
れたデータが、“０”，“１”いずれに相当するものか
どうかについて、センスアンプ回路ＳＡＭＰ１で判別す
ることができる。なお、該強誘電体メモリ装置の動作サ
イクルの全期間を通じて、ＤＦＣ１１の分極状態は、図
１９のＡ−Ｇ−Ｈ点を結ぶ線上にあるように制御されて
いることに注意する。その他の動作は、図１４と同様で
ある。
【００２０】
【発明が解決しようとする課題】しかしながら、上に述
べた従来の強誘電体メモリのリファレンス電圧発生方式
では、ダミーメモリセルの強誘電体キャパシタのサイズ
の調節によってリファレンス電圧に相当する信号電荷を
つくるため、該ダミーメモリセルの強誘電体キャパシタ
と、メモリセルの強誘電体キャパシタの形状や寸法が異
なることになる。したがって、発生されるリファレンス
電圧が、強誘電体キャパシタの特性ばらつきの影響を受
け易いという問題があった。例えば図１９において、製
造上のばらつきにより、ＦＣ１１とＤＦＣ１１のヒステ
リシス特性の形状がかわり、ＱREFの値が、Ｑ0 とＱ1
の中間の値にならなくなった場合、正常なリファレンス
電圧が発生できず、誤動作することになる。本発明の目
的は、上記問題点を解決し、強誘電体キャパシタの特性
ばらつきに強いリファレンス電圧発生回路を備えた強誘
電体メモリ装置とデータ読み出し方法を提供することに
ある。
べた従来の強誘電体メモリのリファレンス電圧発生方式
では、ダミーメモリセルの強誘電体キャパシタのサイズ
の調節によってリファレンス電圧に相当する信号電荷を
つくるため、該ダミーメモリセルの強誘電体キャパシタ
と、メモリセルの強誘電体キャパシタの形状や寸法が異
なることになる。したがって、発生されるリファレンス
電圧が、強誘電体キャパシタの特性ばらつきの影響を受
け易いという問題があった。例えば図１９において、製
造上のばらつきにより、ＦＣ１１とＤＦＣ１１のヒステ
リシス特性の形状がかわり、ＱREFの値が、Ｑ0 とＱ1
の中間の値にならなくなった場合、正常なリファレンス
電圧が発生できず、誤動作することになる。本発明の目
的は、上記問題点を解決し、強誘電体キャパシタの特性
ばらつきに強いリファレンス電圧発生回路を備えた強誘
電体メモリ装置とデータ読み出し方法を提供することに
ある。
【００２１】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、強誘電体材料を用いたキャパシタとスイッチン
グ素子からなるメモリセルを有し、強誘電体キャパシタ
に記憶された“０”または“１”のデータ論理値に対応
する電荷を一のビット線に出力し、この出力された電圧
を対応する他のビット線に供給されるリファレンス電圧
と比較してメモリセルのデータの読み出しを行う強誘電
体メモリ装置において、リファレンス電圧を発生する回
路は、前記した“１”及び“０”の各データ論理値に対
応する電荷をそれぞれ記憶するダミーメモリセルを備
え、このダミーメモリセルの各電荷を前記ビット線２本
分に相当する容量を持つ信号線上に出力させるように構
成したことを特徴とする。
装置は、強誘電体材料を用いたキャパシタとスイッチン
グ素子からなるメモリセルを有し、強誘電体キャパシタ
に記憶された“０”または“１”のデータ論理値に対応
する電荷を一のビット線に出力し、この出力された電圧
を対応する他のビット線に供給されるリファレンス電圧
と比較してメモリセルのデータの読み出しを行う強誘電
体メモリ装置において、リファレンス電圧を発生する回
路は、前記した“１”及び“０”の各データ論理値に対
応する電荷をそれぞれ記憶するダミーメモリセルを備
え、このダミーメモリセルの各電荷を前記ビット線２本
分に相当する容量を持つ信号線上に出力させるように構
成したことを特徴とする。
【００２２】特に、リファレンス電圧発生回路は、一の
信号線に接続されるダミーメモリセルと、他の信号線に
接続されるダミーメモリセルと、前記一の信号線と他の
信号線とを短絡する手段とを備えており、一方のダミー
メモリセルには論理値“１”に対応するデータを記憶さ
せ、他方のダミーメモリセルには論理値“０”に対応す
るデータを記憶させ、各ダミーメモリセルのデータを同
時に各信号線に出力し、かつ短絡手段により両信号線を
短絡するように構成する。
信号線に接続されるダミーメモリセルと、他の信号線に
接続されるダミーメモリセルと、前記一の信号線と他の
信号線とを短絡する手段とを備えており、一方のダミー
メモリセルには論理値“１”に対応するデータを記憶さ
せ、他方のダミーメモリセルには論理値“０”に対応す
るデータを記憶させ、各ダミーメモリセルのデータを同
時に各信号線に出力し、かつ短絡手段により両信号線を
短絡するように構成する。
【００２３】あるいは、リファレンス電圧発生回路は、
ビット線の１本分の容量値に相当するキャパシタと、こ
のキャパシタを選択的に信号線に接続する手段とを備え
ており、ビット線組のいずれか一方のビット線のみを信
号線に接続し得るように構成してもよい。さらには、リ
ファレンス電圧発生回路は、一のビット線に接続される
一の信号線に接続される対をなす２つのダミーメモリセ
ルと、他のビット線に接続される他の信号線に接続され
る対をなす２つのダミーメモリセルと、一の信号線に接
続されるビット線の１本分の容量値に相当する第１のキ
ャパシタと、他の信号線に接続されるビット線の１本分
の容量値に相当する第２のキャパシタとを備えており、
各信号線にそれぞれ接続される各対のダミーメモリセル
の一方には論理値“１”に対応するデータを記憶させ、
他方には論理値“０”に対応するデータを記憶させ、各
信号線に対しては、それぞれ対応するダミーメモリセル
対のデータをそれぞれ出力するように構成してもよい。
ビット線の１本分の容量値に相当するキャパシタと、こ
のキャパシタを選択的に信号線に接続する手段とを備え
ており、ビット線組のいずれか一方のビット線のみを信
号線に接続し得るように構成してもよい。さらには、リ
ファレンス電圧発生回路は、一のビット線に接続される
一の信号線に接続される対をなす２つのダミーメモリセ
ルと、他のビット線に接続される他の信号線に接続され
る対をなす２つのダミーメモリセルと、一の信号線に接
続されるビット線の１本分の容量値に相当する第１のキ
ャパシタと、他の信号線に接続されるビット線の１本分
の容量値に相当する第２のキャパシタとを備えており、
各信号線にそれぞれ接続される各対のダミーメモリセル
の一方には論理値“１”に対応するデータを記憶させ、
他方には論理値“０”に対応するデータを記憶させ、各
信号線に対しては、それぞれ対応するダミーメモリセル
対のデータをそれぞれ出力するように構成してもよい。
【００２４】また、本発明のデータの読出方法では、例
えば、強誘電体メモリ装置の外部より印加されるアドレ
ス信号により選択されるメモリセルが接続された一のビ
ット線に当該選択されたメモリセルからデータ信号が出
力される前に、一のビット線組とリファレンス電圧発生
回路の信号線とを非導通状態とし、一方、前記一のビッ
ト線と対になる他のビット線と前記信号線とを導通状態
とし、次に、リファレンス電圧発生回路の両信号線を短
絡した状態のまま、２つのダミーメモリセルからそれぞ
れデータ“１”に対応する電荷と、データ“０”に対応
する電荷とを信号線に出力し、これら電荷により前記他
のビット線組にリファレンス電圧を発生する。
えば、強誘電体メモリ装置の外部より印加されるアドレ
ス信号により選択されるメモリセルが接続された一のビ
ット線に当該選択されたメモリセルからデータ信号が出
力される前に、一のビット線組とリファレンス電圧発生
回路の信号線とを非導通状態とし、一方、前記一のビッ
ト線と対になる他のビット線と前記信号線とを導通状態
とし、次に、リファレンス電圧発生回路の両信号線を短
絡した状態のまま、２つのダミーメモリセルからそれぞ
れデータ“１”に対応する電荷と、データ“０”に対応
する電荷とを信号線に出力し、これら電荷により前記他
のビット線組にリファレンス電圧を発生する。
【００２５】この場合、データが読み出される前に、一
のビット線とリファレンス電圧発生回路とを非導通状態
とし、一方、ビット線と対になる他のビット線と前記信
号線とを導通状態とし、次に、リファレンス電圧発生回
路の両信号線を短絡し、かつこの信号線にキャパシタを
接続した状態のまま、２つのダミーメモリセルからそれ
ぞれデータ“１”に対応する電荷と、データ“０”に対
応する電荷とを信号線に出力し、これら電荷により前記
他のビット線にリファレンス電圧を発生するようにして
もよい。
のビット線とリファレンス電圧発生回路とを非導通状態
とし、一方、ビット線と対になる他のビット線と前記信
号線とを導通状態とし、次に、リファレンス電圧発生回
路の両信号線を短絡し、かつこの信号線にキャパシタを
接続した状態のまま、２つのダミーメモリセルからそれ
ぞれデータ“１”に対応する電荷と、データ“０”に対
応する電荷とを信号線に出力し、これら電荷により前記
他のビット線にリファレンス電圧を発生するようにして
もよい。
【００２６】あるいは、データが読み出される前に、一
のビット線と一の信号線とを非導通状態とし、一方、該
選択されたメモリセルが接続されたビット線と対になる
他のビット線と他の信号線とを導通状態とし、かつ他の
信号線に第２のキャパシタを接続した状態を保ち、次
に、４つのダミーメモリセルのうち、他の信号線に接続
されたダミーメモリセル対から、それぞれデータ“１”
に対応する電荷と、データ“０”に対応する電荷とを前
記他の信号線に出力することにより、前記他のビット線
にリファレンス電圧を発生するようにしてもよい。
のビット線と一の信号線とを非導通状態とし、一方、該
選択されたメモリセルが接続されたビット線と対になる
他のビット線と他の信号線とを導通状態とし、かつ他の
信号線に第２のキャパシタを接続した状態を保ち、次
に、４つのダミーメモリセルのうち、他の信号線に接続
されたダミーメモリセル対から、それぞれデータ“１”
に対応する電荷と、データ“０”に対応する電荷とを前
記他の信号線に出力することにより、前記他のビット線
にリファレンス電圧を発生するようにしてもよい。
【００２７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１に本発明の第１の実施形態の回
路図を示す。図において、ＭＣ１１，ＭＣ２１，ＭＣ１
２，ＭＣ２２はメモリセル、ＳＡＭＰ１，ＳＡＭＰ２は
センスアンプ回路、ＩＯＣ１，ＩＯＣ２はデータ入出力
回路、ＰＣ１，ＰＣ２はビット線プリチャージ回路、Ｄ
Ｃ１はリファレンス電圧発生回路、ＴＧ１はビット線Ｂ
Ｌ１，／ＢＬ１，ＢＬ２，／ＢＬ２とリファレンス電圧
発生回路ＤＣ１を接続するトランスファゲート回路であ
る。また、ＩＯＮ，ＩＯＴはデータ入出力信号線、ＹＳ
Ｗ１，ＹＳＷ２はカラム選択信号線、ＤＴＧＮ，ＤＴＧ
Ｔは前記トランスファゲート回路ＴＧ１に設けられたト
ランスファゲートの制御信号線である。
参照して説明する。図１に本発明の第１の実施形態の回
路図を示す。図において、ＭＣ１１，ＭＣ２１，ＭＣ１
２，ＭＣ２２はメモリセル、ＳＡＭＰ１，ＳＡＭＰ２は
センスアンプ回路、ＩＯＣ１，ＩＯＣ２はデータ入出力
回路、ＰＣ１，ＰＣ２はビット線プリチャージ回路、Ｄ
Ｃ１はリファレンス電圧発生回路、ＴＧ１はビット線Ｂ
Ｌ１，／ＢＬ１，ＢＬ２，／ＢＬ２とリファレンス電圧
発生回路ＤＣ１を接続するトランスファゲート回路であ
る。また、ＩＯＮ，ＩＯＴはデータ入出力信号線、ＹＳ
Ｗ１，ＹＳＷ２はカラム選択信号線、ＤＴＧＮ，ＤＴＧ
Ｔは前記トランスファゲート回路ＴＧ１に設けられたト
ランスファゲートの制御信号線である。
【００２８】ここで、前記メモリセルＭＣ１１，ＭＣ２
１，ＭＣ１２，ＭＣ２２は、それぞれメモリセルＭＣ１
１で代表して示すように、スイッチング素子としてのＭ
ＯＳトランジスタＴＣ１１と、強誘電体キャパシタＦＣ
１１とで構成された１Ｔ／１Ｃ型メモリセルであり、ト
ランジスタＴＣ１１のゲート端子にはワード線ＷＬ１、
ソース端子には強誘電体キャパシタＦＣ１１の一方の端
子、ドレイン端子にはビット線ＢＬ１がそれぞれ接続さ
れ、強誘電体キャパシタＦＬ１１の他方の端子にはプレ
ート線ＰＬ１が接続されている。これらダミーメモリセ
ルの強誘電体キャパシタＤＦＣ１１，ＤＦＣ２１には、
それぞれメモリセルＭＣ１１等と同様に“１”または
“０”のデータが記憶されるものであることは言うまで
もない。
１，ＭＣ１２，ＭＣ２２は、それぞれメモリセルＭＣ１
１で代表して示すように、スイッチング素子としてのＭ
ＯＳトランジスタＴＣ１１と、強誘電体キャパシタＦＣ
１１とで構成された１Ｔ／１Ｃ型メモリセルであり、ト
ランジスタＴＣ１１のゲート端子にはワード線ＷＬ１、
ソース端子には強誘電体キャパシタＦＣ１１の一方の端
子、ドレイン端子にはビット線ＢＬ１がそれぞれ接続さ
れ、強誘電体キャパシタＦＬ１１の他方の端子にはプレ
ート線ＰＬ１が接続されている。これらダミーメモリセ
ルの強誘電体キャパシタＤＦＣ１１，ＤＦＣ２１には、
それぞれメモリセルＭＣ１１等と同様に“１”または
“０”のデータが記憶されるものであることは言うまで
もない。
【００２９】また、センスアンプ回路ＳＡＭＰ１，ＳＡ
ＭＰ２は、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タで構成されるインバータ回路を組み合わせた差動増幅
回路として構成される。さらに、データ入出力回路ＩＯ
Ｃ１，ＩＯＣ２はカラム選択信号線ＹＳＷ１，ＹＳＷ２
の信号により動作されるＭＯＳトランジスタで構成さ
れ、データ入出力信号線ＩＯＮ，ＩＯＴからビット線Ｂ
Ｌ１，／ＢＬ１，ＢＬ２，／ＢＬ２にデータを入出力す
る。さらに、ビット線プリチャージ回路ＰＣ１，ＰＣ２
はビット線プリチャージ制御信号ＰＢＬにより動作され
て各ビット線にプリチャージ電圧ＶＢＰを供給する。
ＭＰ２は、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タで構成されるインバータ回路を組み合わせた差動増幅
回路として構成される。さらに、データ入出力回路ＩＯ
Ｃ１，ＩＯＣ２はカラム選択信号線ＹＳＷ１，ＹＳＷ２
の信号により動作されるＭＯＳトランジスタで構成さ
れ、データ入出力信号線ＩＯＮ，ＩＯＴからビット線Ｂ
Ｌ１，／ＢＬ１，ＢＬ２，／ＢＬ２にデータを入出力す
る。さらに、ビット線プリチャージ回路ＰＣ１，ＰＣ２
はビット線プリチャージ制御信号ＰＢＬにより動作され
て各ビット線にプリチャージ電圧ＶＢＰを供給する。
【００３０】トランスファゲート回路ＴＧ１は各ビット
線とリファレンズ電圧発生回路ＤＣ１との間にそれぞれ
ＭＯＳトランジスタを介挿し、トランスファゲート制御
信号ＤＴＧＮ，ＤＴＧＴにより動作されて、各ピット線
ＢＬ１とＢＬ２，／ＢＬ１と／ＢＬ２とをそれぞれ選択
的にリファレンス電圧発生回路ＤＣ１に接続する。
線とリファレンズ電圧発生回路ＤＣ１との間にそれぞれ
ＭＯＳトランジスタを介挿し、トランスファゲート制御
信号ＤＴＧＮ，ＤＴＧＴにより動作されて、各ピット線
ＢＬ１とＢＬ２，／ＢＬ１と／ＢＬ２とをそれぞれ選択
的にリファレンス電圧発生回路ＤＣ１に接続する。
【００３１】リファレンス電圧発生回路ＤＣ１は、メモ
リセルＭＣ１１等と同一に製造される同一規格のトラン
ジスタＤＴＣ１１と強誘電体キャパシタＤＦＣ１１とで
構成されるダミーメモリセルＤＭＣ１と、同じくトラン
ジスタＤＴＣ１２と強誘電体キャパシタＤＦＣ１２とで
構成されるダミーメモリセルＤＭＣ２とで構成されてお
り、各ダミーメモリセルＤＭＣ１，ＤＭＣ２はそれぞれ
ダミーメモリセル用信号線ＤＬ１，／ＤＬ１に接続され
る。各トランジスタＤＴＣ１１，ＤＴＣ１２はダミーメ
モリセルワード線ＤＷＬが接続され、強誘電体キャパシ
タＤＦＣ１１とＤＦＣ１２の接続点にはダミーメモリセ
ルプレート線ＤＰＬが接続される。
リセルＭＣ１１等と同一に製造される同一規格のトラン
ジスタＤＴＣ１１と強誘電体キャパシタＤＦＣ１１とで
構成されるダミーメモリセルＤＭＣ１と、同じくトラン
ジスタＤＴＣ１２と強誘電体キャパシタＤＦＣ１２とで
構成されるダミーメモリセルＤＭＣ２とで構成されてお
り、各ダミーメモリセルＤＭＣ１，ＤＭＣ２はそれぞれ
ダミーメモリセル用信号線ＤＬ１，／ＤＬ１に接続され
る。各トランジスタＤＴＣ１１，ＤＴＣ１２はダミーメ
モリセルワード線ＤＷＬが接続され、強誘電体キャパシ
タＤＦＣ１１とＤＦＣ１２の接続点にはダミーメモリセ
ルプレート線ＤＰＬが接続される。
【００３２】さらに、前記ダミーメモリセル用信号線Ｄ
Ｌ１，／ＤＬ１間には、ダミーメモリセル信号線プリチ
ャージ制御信号ＤＰＬにより動作されて各ダミーメモリ
セル信号線にプリチャージ電圧ＶＤＰを供給するダミー
メモリセル信号線プリチャージ回路が設けられる。ま
た、ダミーメモリセル用信号線バランス制御信号ＥＤＬ
により動作されて各ダミーメモリセル用信号線ＤＬ１，
／ＤＬ１を短絡するトランジスタを有する回路と、ダミ
ーメモリセルデータ設定用トランジスタ制御信号ＰＤＣ
により、各ダミーメモリセル用信号線ＤＬ１，／ＤＬ１
とＧＮＤ，ＶＣＣとの間に接続されたトランジスタを動
作させる回路が設けられる。
Ｌ１，／ＤＬ１間には、ダミーメモリセル信号線プリチ
ャージ制御信号ＤＰＬにより動作されて各ダミーメモリ
セル信号線にプリチャージ電圧ＶＤＰを供給するダミー
メモリセル信号線プリチャージ回路が設けられる。ま
た、ダミーメモリセル用信号線バランス制御信号ＥＤＬ
により動作されて各ダミーメモリセル用信号線ＤＬ１，
／ＤＬ１を短絡するトランジスタを有する回路と、ダミ
ーメモリセルデータ設定用トランジスタ制御信号ＰＤＣ
により、各ダミーメモリセル用信号線ＤＬ１，／ＤＬ１
とＧＮＤ，ＶＣＣとの間に接続されたトランジスタを動
作させる回路が設けられる。
【００３３】図２には図１の回路の動作タイミングチャ
ートを示す。図１および図２を参照しつつ、ワード線Ｗ
Ｌ１が選択され、メモリセルにＭＣ１１に注目した場合
の、読み出し動作および書き込み動作について説明す
る。なお、ダミーメモリセル用信号線ＤＬ１，／ＤＬ１
に接続されるダミーメモリセルには、それぞれ、データ
“０”，“１”があらかじめ書き込まれているとする。
まず、で、ビット線プリチャージ制御信号ＰＢＬをロ
ウレベルにすることにより、ビット線プリチャージを解
除する。ビット線プリチャージ電圧ＶＢＰは接地電位と
している。次に、において、選択されるメモリセルの
接続されたビット線ＢＬ１に対応するトランスファゲー
トの制御信号ＤＴＧＮをロウレベルとしてＢＬ１とＤＬ
１、ＢＬ２と／ＤＬ１とをそれぞれ電気的に切断する。
ートを示す。図１および図２を参照しつつ、ワード線Ｗ
Ｌ１が選択され、メモリセルにＭＣ１１に注目した場合
の、読み出し動作および書き込み動作について説明す
る。なお、ダミーメモリセル用信号線ＤＬ１，／ＤＬ１
に接続されるダミーメモリセルには、それぞれ、データ
“０”，“１”があらかじめ書き込まれているとする。
まず、で、ビット線プリチャージ制御信号ＰＢＬをロ
ウレベルにすることにより、ビット線プリチャージを解
除する。ビット線プリチャージ電圧ＶＢＰは接地電位と
している。次に、において、選択されるメモリセルの
接続されたビット線ＢＬ１に対応するトランスファゲー
トの制御信号ＤＴＧＮをロウレベルとしてＢＬ１とＤＬ
１、ＢＬ２と／ＤＬ１とをそれぞれ電気的に切断する。
【００３４】続いてにおいて、ワード線ＷＬ１および
プレート線ＰＬ１をハイレベルに上げ、メモリセルＭＣ
１１からビット線ＢＬ１上にデータを出力する。また一
方で、リファレンス電圧発生回路ＤＣ１において、ダミ
ーメモリセルＤＭＣ１，ＤＭＣ２のワード線ＤＷＬおよ
びプレート線ＤＰＬをそれぞれハイレベルとし、ダミー
メモリセルからＤＬ１にはデータ“０”に対応する信号
電荷を、／ＤＬ１上にはデータ“１”に対応する信号電
荷を出力する。この時点では、信号ＥＤＬがハイレベル
であり、ＤＬ１と／ＤＬ１とは電気的に接続されている
状態であり、かつ、ＤＴＧＴもハイレベルで、ＤＬ１と
／ＢＬ１、／ＤＬ１と／ＢＬ２とは電気的に接続されて
いる状態である。したがって、上記〜の動作後に、
／ＢＬ１，／ＢＬ２に現れる電圧Ｖ/BL1，Ｖ/BL2は、 Ｖ/BL1＝Ｖ/BL2＝（Ｑ0 ＋Ｑ1 ）／（Ｃ/BL1＋Ｃ/BL2＋ＣDL1 ＋Ｃ/DL1） …（６） 上式中、Ｑ0 ，Ｑ1 は、ダミーメモリセルＤＭＣ１，Ｄ
ＭＣ２から出力されるデータ“０”，“１”に対応する
信号電荷、Ｃ/BL1，Ｃ/BL2，ＣDL1 ，Ｃ/DL1は、それぞ
れ／ＢＬ１，／ＢＬ２，ＤＬ１，／ＤＬ１の寄生容量で
ある。
プレート線ＰＬ１をハイレベルに上げ、メモリセルＭＣ
１１からビット線ＢＬ１上にデータを出力する。また一
方で、リファレンス電圧発生回路ＤＣ１において、ダミ
ーメモリセルＤＭＣ１，ＤＭＣ２のワード線ＤＷＬおよ
びプレート線ＤＰＬをそれぞれハイレベルとし、ダミー
メモリセルからＤＬ１にはデータ“０”に対応する信号
電荷を、／ＤＬ１上にはデータ“１”に対応する信号電
荷を出力する。この時点では、信号ＥＤＬがハイレベル
であり、ＤＬ１と／ＤＬ１とは電気的に接続されている
状態であり、かつ、ＤＴＧＴもハイレベルで、ＤＬ１と
／ＢＬ１、／ＤＬ１と／ＢＬ２とは電気的に接続されて
いる状態である。したがって、上記〜の動作後に、
／ＢＬ１，／ＢＬ２に現れる電圧Ｖ/BL1，Ｖ/BL2は、 Ｖ/BL1＝Ｖ/BL2＝（Ｑ0 ＋Ｑ1 ）／（Ｃ/BL1＋Ｃ/BL2＋ＣDL1 ＋Ｃ/DL1） …（６） 上式中、Ｑ0 ，Ｑ1 は、ダミーメモリセルＤＭＣ１，Ｄ
ＭＣ２から出力されるデータ“０”，“１”に対応する
信号電荷、Ｃ/BL1，Ｃ/BL2，ＣDL1 ，Ｃ/DL1は、それぞ
れ／ＢＬ１，／ＢＬ２，ＤＬ１，／ＤＬ１の寄生容量で
ある。
【００３５】ここで、次の仮定、ＢＬ１と／ＢＬ２、Ｄ
Ｌ１と／ＤＬ１の寄生容量はそれぞれ等しく、かつ、Ｄ
Ｌ１，／ＤＬ１は／ＢＬ１，／ＢＬ２に比べて配線長が
短くＣDL1 ，Ｃ/DL1はＣ/BL1，Ｃ/BL2に比べて十分小さ
いとする。すなわち、 Ｃ/BL1＝Ｃ/BL2≡ＣB …（７） ＣDL1 ＝Ｃ/DL1≡ＣD …（８） ＣB ＜＜ＣD …（９） （７）〜（９）式を使うと、（６）式は Ｖ/BL1＝Ｖ/BL2＝（Ｑ0 ＋Ｑ1 ）／（２×ＣB ） …（１０） となり、リファレンス電圧として、“０”読み出し電圧
と“１”読み出し電圧のちょうど中間の電圧が得られる
ことになる。
Ｌ１と／ＤＬ１の寄生容量はそれぞれ等しく、かつ、Ｄ
Ｌ１，／ＤＬ１は／ＢＬ１，／ＢＬ２に比べて配線長が
短くＣDL1 ，Ｃ/DL1はＣ/BL1，Ｃ/BL2に比べて十分小さ
いとする。すなわち、 Ｃ/BL1＝Ｃ/BL2≡ＣB …（７） ＣDL1 ＝Ｃ/DL1≡ＣD …（８） ＣB ＜＜ＣD …（９） （７）〜（９）式を使うと、（６）式は Ｖ/BL1＝Ｖ/BL2＝（Ｑ0 ＋Ｑ1 ）／（２×ＣB ） …（１０） となり、リファレンス電圧として、“０”読み出し電圧
と“１”読み出し電圧のちょうど中間の電圧が得られる
ことになる。
【００３６】次ににおいて、ＥＤＬ，ＤＴＧＴをそれ
ぞれロウレベルとして、／ＢＬ１，ＤＬ１，／ＤＬ１，
／ＢＬ２を互いに電気的に切断する。続いてにおい
て、センスアンプ回路制御信号ＳＡＰ，ＳＡＮをそれぞ
れハイレベル、ロウレベルとし、ＢＬ１と／ＢＬ１との
差電圧を差動増幅（センス増幅ともよぶ）する。センス
アンプ回路で増幅したデータをメモリ装置外部に出力す
るには、カラム選択信号線ＹＳＷ１，ＹＳＷ２…のうち
１つまたは複数を選択してハイレベルとして、データ信
号線ＩＯＮ，ＩＯＴを経由して出す。
ぞれロウレベルとして、／ＢＬ１，ＤＬ１，／ＤＬ１，
／ＢＬ２を互いに電気的に切断する。続いてにおい
て、センスアンプ回路制御信号ＳＡＰ，ＳＡＮをそれぞ
れハイレベル、ロウレベルとし、ＢＬ１と／ＢＬ１との
差電圧を差動増幅（センス増幅ともよぶ）する。センス
アンプ回路で増幅したデータをメモリ装置外部に出力す
るには、カラム選択信号線ＹＳＷ１，ＹＳＷ２…のうち
１つまたは複数を選択してハイレベルとして、データ信
号線ＩＯＮ，ＩＯＴを経由して出す。
【００３７】一方、メモリ装置外部から入力されるデー
タを、メモリセルに書き込む場合は、の期間におい
て、書き込むデータに対応する所望の電圧を、ＩＯＮ，
ＩＯＴを介して、ＢＬ１，／ＢＬ１に設定してから、以
降の動作に移る。また、本動作例では、の期間に信号
ＰＤＣをハイレベルとし、ＤＬ１，／ＤＬ１を接地電
位、電源電位にそれぞれ設定し、ダミーメモリセルへ、
データ“０”，“１”を書き戻す動作を、センス増幅動
作中に並行して行っている。この動作は、必ずしもこの
期間でなければならないことはなく、次の読み出し動作
に入る前に行っておけばよい。
タを、メモリセルに書き込む場合は、の期間におい
て、書き込むデータに対応する所望の電圧を、ＩＯＮ，
ＩＯＴを介して、ＢＬ１，／ＢＬ１に設定してから、以
降の動作に移る。また、本動作例では、の期間に信号
ＰＤＣをハイレベルとし、ＤＬ１，／ＤＬ１を接地電
位、電源電位にそれぞれ設定し、ダミーメモリセルへ、
データ“０”，“１”を書き戻す動作を、センス増幅動
作中に並行して行っている。この動作は、必ずしもこの
期間でなければならないことはなく、次の読み出し動作
に入る前に行っておけばよい。
【００３８】そして、以降はリセット動作となる。ま
ずＰＬ１，ＤＰＬをロウレベルに戻す。次に，で、
ＳＡＰ，ＳＡＮをそれぞれロウレベル、ハイレベルにし
て、ＳＡＭＰ１，ＳＡＭＰ２を初期状態に戻し、ＰＢＬ
をハイレベルとして、ＢＬ１，／ＢＬ１，ＢＬ２，／Ｂ
Ｌ２をロウレベルにリセットする。また、ＤＬ１，／Ｄ
Ｌ１に関しても、ＥＤＬ，ＰＤＬをそれぞれハイレベル
として、リセットする。最後にＤＴＧＮ，ＤＴＧＴをハ
イレベル、ＤＷＬ，ＷＬ１をロウレベルとして、メモリ
セル、ダミーメモリセルとも非選択状態とし、１サイク
ルの読み出しないしは書き込み動作を完了する。
ずＰＬ１，ＤＰＬをロウレベルに戻す。次に，で、
ＳＡＰ，ＳＡＮをそれぞれロウレベル、ハイレベルにし
て、ＳＡＭＰ１，ＳＡＭＰ２を初期状態に戻し、ＰＢＬ
をハイレベルとして、ＢＬ１，／ＢＬ１，ＢＬ２，／Ｂ
Ｌ２をロウレベルにリセットする。また、ＤＬ１，／Ｄ
Ｌ１に関しても、ＥＤＬ，ＰＤＬをそれぞれハイレベル
として、リセットする。最後にＤＴＧＮ，ＤＴＧＴをハ
イレベル、ＤＷＬ，ＷＬ１をロウレベルとして、メモリ
セル、ダミーメモリセルとも非選択状態とし、１サイク
ルの読み出しないしは書き込み動作を完了する。
【００３９】このように、この実施形態では、リファレ
ンス電圧発生回路ＤＣ１において、ダミーメモリセルＤ
ＭＣ１，ＤＭＣ２に記憶されているデータ“０”に相当
する信号電荷と、データ“１”に相当する信号電荷と
を、ビット線 ／ＢＬ１と／ＢＬ２のように、ビット線
２本分の容量の上に出力させることによって、“０”読
み出しに相当する信号電圧と、“１”読み出しに相当す
る信号電圧の中間の電圧を、リファレンス側ビット線に
生じさせている。したがって、従来のようにダミーメモ
リセルに記憶されているデータに基づいてリファレンズ
電圧を発生させる技術に比較すれば、ダミーメモリセル
の強誘電体キャパシタに製造上の誤差が生じても、この
誤差がメモリセルの強誘電体キャパシタと同様に生ずる
限り、（１０）式で与えられるリファレンス電圧を正確
に発生できるという利点がある。
ンス電圧発生回路ＤＣ１において、ダミーメモリセルＤ
ＭＣ１，ＤＭＣ２に記憶されているデータ“０”に相当
する信号電荷と、データ“１”に相当する信号電荷と
を、ビット線 ／ＢＬ１と／ＢＬ２のように、ビット線
２本分の容量の上に出力させることによって、“０”読
み出しに相当する信号電圧と、“１”読み出しに相当す
る信号電圧の中間の電圧を、リファレンス側ビット線に
生じさせている。したがって、従来のようにダミーメモ
リセルに記憶されているデータに基づいてリファレンズ
電圧を発生させる技術に比較すれば、ダミーメモリセル
の強誘電体キャパシタに製造上の誤差が生じても、この
誤差がメモリセルの強誘電体キャパシタと同様に生ずる
限り、（１０）式で与えられるリファレンス電圧を正確
に発生できるという利点がある。
【００４０】なお、ＤＣ１、ＴＧ１の動作を除く、メモ
リセルからのデータの読み出し、センスアンプ回路での
増幅動作、メモリセルへのデータ書き戻し動作は、従来
の強誘電体メモリ装置の動作と同様であり、図２の例で
は、図１４の従来例で示される強誘電体メモリ装置に対
して本発明を適用した例を述べた。もちろん本発明は、
一般のリファレンス電圧発生が必要な強誘電体メモリ装
置に対して適用可能である。
リセルからのデータの読み出し、センスアンプ回路での
増幅動作、メモリセルへのデータ書き戻し動作は、従来
の強誘電体メモリ装置の動作と同様であり、図２の例で
は、図１４の従来例で示される強誘電体メモリ装置に対
して本発明を適用した例を述べた。もちろん本発明は、
一般のリファレンス電圧発生が必要な強誘電体メモリ装
置に対して適用可能である。
【００４１】また、本発明は、図１５の従来例で示され
た強誘電体メモリ装置に本発明を適用することも可能で
ある。すなわち、図１５のメモリ装置においては、プレ
ート線を中間電位に設定し、ビット線を接地電位と電源
電位との間で動作させることにより、強誘電体キャパシ
タの両電極間に、正負両方向の電圧をかけ、強誘電体メ
モリの記憶動作を可能にした点にある。そして、図１５
のメモリ装置の各ビット線ＢＬ１，／ＢＬ１，ＢＬ２，
／ＢＬ２に対して、図１のトランスファゲート回路ＴＧ
１とリファレンス電圧発生回路ＤＣ１を接続した回路構
成とする。
た強誘電体メモリ装置に本発明を適用することも可能で
ある。すなわち、図１５のメモリ装置においては、プレ
ート線を中間電位に設定し、ビット線を接地電位と電源
電位との間で動作させることにより、強誘電体キャパシ
タの両電極間に、正負両方向の電圧をかけ、強誘電体メ
モリの記憶動作を可能にした点にある。そして、図１５
のメモリ装置の各ビット線ＢＬ１，／ＢＬ１，ＢＬ２，
／ＢＬ２に対して、図１のトランスファゲート回路ＴＧ
１とリファレンス電圧発生回路ＤＣ１を接続した回路構
成とする。
【００４２】このように構成した場合のメモリ装置の動
作を図３の動作タイミングチャートで説明する。なお、
このメモリ装置においても、リファレンス電圧発生回路
ＤＣ１のダミーメモリセルについても、データ“０”，
“１”の読み出し動作および書き込み動作は、メモリセ
ルと同様の方法で行う。すなわち、図１，図３，図１５
を参照して、ＶＤＰを接地電位とし、ＤＬ１，／ＤＬ
１，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２を接地電位プ
リチャージした状態から、で、ＰＤＬをロウレベルと
してメモリセルへのアクセス動作を開始する。
作を図３の動作タイミングチャートで説明する。なお、
このメモリ装置においても、リファレンス電圧発生回路
ＤＣ１のダミーメモリセルについても、データ“０”，
“１”の読み出し動作および書き込み動作は、メモリセ
ルと同様の方法で行う。すなわち、図１，図３，図１５
を参照して、ＶＤＰを接地電位とし、ＤＬ１，／ＤＬ
１，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２を接地電位プ
リチャージした状態から、で、ＰＤＬをロウレベルと
してメモリセルへのアクセス動作を開始する。
【００４３】次に、において、選択されるメモリセル
の接続されたビット線ＢＬ１に対応するトランスファゲ
ートの制御信号ＤＴＧＮをロウレベルとして、ＢＬ１と
ＤＬ１、ＢＬ２と／ＤＬ１とをそれぞれ電気的に切断す
る。続いてにおいて、ＷＬ１をハイレベルに上げる
と、ＢＬ１は接地電位にプリチャージされており、かつ
ＰＬ１は中間電位Ｖｍのため、ＭＣ１１の強誘電体キャ
パシタＦＣ１１には、プレート線からビット線への方向
を電圧の正の向きとして、−Ｖｍの電圧がかかる。これ
により、ＦＣ１１からＢＬ１上に、記憶されていたデー
タに応じた信号電荷が出力される。一方で、リファレン
ス電圧発生回路ＤＣ１において、ダミーメモリセルのワ
ード線ＤＷＬをハイレベルとすると、ダミーメモリセル
からＤＬ１にデータ“０”に対応する信号電荷Ｑ0 を、
／ＤＬ１上にはデータ“１”に対応する信号電荷Ｑ1 を
出力する。このようにして、図２の動作と同様、／ＢＬ
１，／ＢＬ２上に、リファレンス電圧として、“０”読
み出し電圧と“１”読み出し電圧のちょうど中間の電圧
が得られることになる。
の接続されたビット線ＢＬ１に対応するトランスファゲ
ートの制御信号ＤＴＧＮをロウレベルとして、ＢＬ１と
ＤＬ１、ＢＬ２と／ＤＬ１とをそれぞれ電気的に切断す
る。続いてにおいて、ＷＬ１をハイレベルに上げる
と、ＢＬ１は接地電位にプリチャージされており、かつ
ＰＬ１は中間電位Ｖｍのため、ＭＣ１１の強誘電体キャ
パシタＦＣ１１には、プレート線からビット線への方向
を電圧の正の向きとして、−Ｖｍの電圧がかかる。これ
により、ＦＣ１１からＢＬ１上に、記憶されていたデー
タに応じた信号電荷が出力される。一方で、リファレン
ス電圧発生回路ＤＣ１において、ダミーメモリセルのワ
ード線ＤＷＬをハイレベルとすると、ダミーメモリセル
からＤＬ１にデータ“０”に対応する信号電荷Ｑ0 を、
／ＤＬ１上にはデータ“１”に対応する信号電荷Ｑ1 を
出力する。このようにして、図２の動作と同様、／ＢＬ
１，／ＢＬ２上に、リファレンス電圧として、“０”読
み出し電圧と“１”読み出し電圧のちょうど中間の電圧
が得られることになる。
【００４４】続くからの動作は、図２と同様であ
る。また、以降のリセット動作では、ＰＤＣによるダ
ミーメモリセルへのデータ書き戻しを解除した後、，
で、ＰＢＬをハイレベルとし、ＳＡＰ，ＳＡＮ，ＤＬ
１，／ＤＬ１，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２を
Ｖｍとする。こうして、ＦＣ１１，ＤＦＣ２１の両電極
間にかかる電圧を０にした状態のまま、ＤＷＬ，ＷＬ１
をロウレベルとして、メモリセル、ダミーメモリセルと
も非選択状態とする。最後にＳＡＮ，ＳＡＰをそれぞれ
ハイレベル，ロウレベルに、ＤＬ１，／ＤＬ１，ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２を接地電位プリチャー
ジ状態として、１サイクルの読み出しないしは書き込み
動作を完了する。
る。また、以降のリセット動作では、ＰＤＣによるダ
ミーメモリセルへのデータ書き戻しを解除した後、，
で、ＰＢＬをハイレベルとし、ＳＡＰ，ＳＡＮ，ＤＬ
１，／ＤＬ１，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２を
Ｖｍとする。こうして、ＦＣ１１，ＤＦＣ２１の両電極
間にかかる電圧を０にした状態のまま、ＤＷＬ，ＷＬ１
をロウレベルとして、メモリセル、ダミーメモリセルと
も非選択状態とする。最後にＳＡＮ，ＳＡＰをそれぞれ
ハイレベル，ロウレベルに、ＤＬ１，／ＤＬ１，ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２を接地電位プリチャー
ジ状態として、１サイクルの読み出しないしは書き込み
動作を完了する。
【００４５】ところで、この実施形態のように、プレー
ト線を中間電位とする型の強誘電体メモリの動作では、
待機期間中に強誘電体キャパシタの両電極間に電圧がか
からないように、メモリセル内部の、トランジスタと強
誘電体キャパシタとを接続している節点が、プレート線
の電位と等しい中間電位に保たれるようにする必要があ
る。この要求を満たすために、図４に示すリファレンス
電圧発生回路ＤＣ１では、ダミーメモリセルＤＭＣ１，
ＤＭＣ２の当該節点の電位を補償するトランジスタＤＴ
Ｒ１１，ＤＴＲ２１を設けている。すなわち、トランジ
スタＤＦＴ１１と強誘電体キャパシタＤＦＣ１１との接
続節点と、トランジスタＤＦＴ２１と強誘電体キャパシ
タＤＦＣ２１との節点のそれぞれにトランジスタＤＴＲ
１１，ＤＴＲ２１を接続し、これらをダミーメモリセル
内部節点電位補償制御信号ＣＤＷＬによって動作させる
ように構成している。
ト線を中間電位とする型の強誘電体メモリの動作では、
待機期間中に強誘電体キャパシタの両電極間に電圧がか
からないように、メモリセル内部の、トランジスタと強
誘電体キャパシタとを接続している節点が、プレート線
の電位と等しい中間電位に保たれるようにする必要があ
る。この要求を満たすために、図４に示すリファレンス
電圧発生回路ＤＣ１では、ダミーメモリセルＤＭＣ１，
ＤＭＣ２の当該節点の電位を補償するトランジスタＤＴ
Ｒ１１，ＤＴＲ２１を設けている。すなわち、トランジ
スタＤＦＴ１１と強誘電体キャパシタＤＦＣ１１との接
続節点と、トランジスタＤＦＴ２１と強誘電体キャパシ
タＤＦＣ２１との節点のそれぞれにトランジスタＤＴＲ
１１，ＤＴＲ２１を接続し、これらをダミーメモリセル
内部節点電位補償制御信号ＣＤＷＬによって動作させる
ように構成している。
【００４６】この回路における動作タイミングチャート
を図５に示す。図５は、図３の動作とほぼ同様である
が、トランジスタＤＴＲ１１，ＤＴＲ２１の制御とし
て、前記ダミーメモリセル内部節点電位補償制御信号Ｃ
ＤＷＬの動作が加えられている。これは、待機期間中
に、前記メモリセル内部節点の電位を、ＤＰＬと同電位
にするため、ＤＴＲ１１，ＤＴＲ２１を導通させてお
き、また、メモリセルへのアクセス動作中には、ＤＴＲ
１１，ＤＴＲ２１を非導通とするものである。
を図５に示す。図５は、図３の動作とほぼ同様である
が、トランジスタＤＴＲ１１，ＤＴＲ２１の制御とし
て、前記ダミーメモリセル内部節点電位補償制御信号Ｃ
ＤＷＬの動作が加えられている。これは、待機期間中
に、前記メモリセル内部節点の電位を、ＤＰＬと同電位
にするため、ＤＴＲ１１，ＤＴＲ２１を導通させてお
き、また、メモリセルへのアクセス動作中には、ＤＴＲ
１１，ＤＴＲ２１を非導通とするものである。
【００４７】また、リファレンス電圧発生回路で発生さ
れたリファレンズ電圧をビット線対に供給する場合に、
前記した各実施形態のように、リファレンス電圧発生回
路からみて同じ側のビット線対を２つ組にする構成の他
に、図６に示すように、リファレンス電圧発生回路から
みて、左右のビット線対を２つ組にする構成が考えられ
る。ここでは、中央にＤＣ１が配置され、左右にビット
線対ＢＬ１Ｌ，／ＢＬ１Ｌと、ＢＬ１Ｒ，／ＢＬ１Ｒと
を、それぞれ、ＴＧ１Ｌ，ＴＧ１Ｒを介してＤＣ１と接
続している。
れたリファレンズ電圧をビット線対に供給する場合に、
前記した各実施形態のように、リファレンス電圧発生回
路からみて同じ側のビット線対を２つ組にする構成の他
に、図６に示すように、リファレンス電圧発生回路から
みて、左右のビット線対を２つ組にする構成が考えられ
る。ここでは、中央にＤＣ１が配置され、左右にビット
線対ＢＬ１Ｌ，／ＢＬ１Ｌと、ＢＬ１Ｒ，／ＢＬ１Ｒと
を、それぞれ、ＴＧ１Ｌ，ＴＧ１Ｒを介してＤＣ１と接
続している。
【００４８】このような配置の構成例を図７、図８にそ
れぞれ模式的に示す。図７は、センスアンプ回路ＳＡＭ
Ｐ１，２，…，ｎ、リファレンス電圧発生回路ＤＣ１，
２，…，ｎを中央に配置し、その左右にビット線対ＢＬ
１Ｌ，／ＢＬ１Ｌ、ＢＬ１Ｒ，／ＢＬ１Ｒ，…をそれぞ
れ、ＴＧ１Ｌ，ＴＧ１Ｒ，…を介して配置する構成であ
る。また、図８は、ＤＣ１，２，…，ｎを中央に配置
し、その左右にビット線対ＢＬ１Ｌ，／ＢＬ１ＬとＳＡ
ＭＰ１Ｌ、ＢＬ１Ｒ，／ＢＬ１ＲとＳＡＭＰ１Ｒの組
を、ＴＧ１Ｌ、ＴＧ１Ｒを介して配置する構成である。
れぞれ模式的に示す。図７は、センスアンプ回路ＳＡＭ
Ｐ１，２，…，ｎ、リファレンス電圧発生回路ＤＣ１，
２，…，ｎを中央に配置し、その左右にビット線対ＢＬ
１Ｌ，／ＢＬ１Ｌ、ＢＬ１Ｒ，／ＢＬ１Ｒ，…をそれぞ
れ、ＴＧ１Ｌ，ＴＧ１Ｒ，…を介して配置する構成であ
る。また、図８は、ＤＣ１，２，…，ｎを中央に配置
し、その左右にビット線対ＢＬ１Ｌ，／ＢＬ１ＬとＳＡ
ＭＰ１Ｌ、ＢＬ１Ｒ，／ＢＬ１ＲとＳＡＭＰ１Ｒの組
を、ＴＧ１Ｌ、ＴＧ１Ｒを介して配置する構成である。
【００４９】以上の各実施形態においては、リファレン
ス電圧発生時に、データ“０”および“１”に相当する
信号電荷を出力するためのビット線２本分の容量とし
て、ビット線そのものを用いていた。別の実施形態とし
て、ビット線２本分に相当する容量の全てまたは一部
を、キャパシタを用いてつくる構成もある。図９にこの
ような場合のリファレンス電圧発生回路の例を示す。図
９では、ビット線１本分に相当する容量値をもつキャパ
シタＣＣを、信号ＣＷＬで制御されるトランジスタを介
してＤＬ１に接続している。ここで、例えば／ＢＬ１に
リファレンス電圧を発生するときには、ＤＴＧＴ，ＥＤ
Ｌ，ＣＷＬを各々ハイレベルとすることにより、電気的
に接続されているＤＬ１，／ＤＬ１，／ＢＬ１の節点容
量を、ビット線２本分に相当する値にする。
ス電圧発生時に、データ“０”および“１”に相当する
信号電荷を出力するためのビット線２本分の容量とし
て、ビット線そのものを用いていた。別の実施形態とし
て、ビット線２本分に相当する容量の全てまたは一部
を、キャパシタを用いてつくる構成もある。図９にこの
ような場合のリファレンス電圧発生回路の例を示す。図
９では、ビット線１本分に相当する容量値をもつキャパ
シタＣＣを、信号ＣＷＬで制御されるトランジスタを介
してＤＬ１に接続している。ここで、例えば／ＢＬ１に
リファレンス電圧を発生するときには、ＤＴＧＴ，ＥＤ
Ｌ，ＣＷＬを各々ハイレベルとすることにより、電気的
に接続されているＤＬ１，／ＤＬ１，／ＢＬ１の節点容
量を、ビット線２本分に相当する値にする。
【００５０】あるいは、図１０に示すように、図１のリ
ファレンズ電圧発生回路に設けられていたダミーメモリ
セル用信号線バランス制御信号ＥＤＬにより動作されて
各ダミーメモリセル用信号線ＤＬ１，／ＤＬ１を短絡す
るトランジスタを有する回路を削除し、その代わりにデ
ータ“０”および“１”を記憶するダミーメモリセルを
ＤＬ１，／ＤＬ１のそれぞれに対して２つ、すなわち各
メモリセルに強誘電体キャパシタＤＦＣ１１ａ，ＤＦＣ
１１ｂ，ＤＦＣ２１ａ，ＤＦＣ２１ｂが設けられた全体
で４つのダミーメモリセルＤＭＣ１ａ，ＤＭＣ１ｂ，Ｄ
ＭＣ２ａ，ＤＭＣ２ｂを設けた構成とする。また、これ
と共にビット線１本に相当する容量値を持つキャパシタ
ＣＣ１，ＣＣ２を、信号ＣＷＬ１，ＣＷＬ２で制御され
るトランジスタを介してＤＬ１，／ＤＬ１にそれぞれ接
続した構成としてもよい。
ファレンズ電圧発生回路に設けられていたダミーメモリ
セル用信号線バランス制御信号ＥＤＬにより動作されて
各ダミーメモリセル用信号線ＤＬ１，／ＤＬ１を短絡す
るトランジスタを有する回路を削除し、その代わりにデ
ータ“０”および“１”を記憶するダミーメモリセルを
ＤＬ１，／ＤＬ１のそれぞれに対して２つ、すなわち各
メモリセルに強誘電体キャパシタＤＦＣ１１ａ，ＤＦＣ
１１ｂ，ＤＦＣ２１ａ，ＤＦＣ２１ｂが設けられた全体
で４つのダミーメモリセルＤＭＣ１ａ，ＤＭＣ１ｂ，Ｄ
ＭＣ２ａ，ＤＭＣ２ｂを設けた構成とする。また、これ
と共にビット線１本に相当する容量値を持つキャパシタ
ＣＣ１，ＣＣ２を、信号ＣＷＬ１，ＣＷＬ２で制御され
るトランジスタを介してＤＬ１，／ＤＬ１にそれぞれ接
続した構成としてもよい。
【００５１】この回路では、ダミーメモリセルＤＭＣ１
ａ，ＤＭＣ２ａの強誘電体キャパシタＤＦＣ１１ａとＤ
ＦＣ２１ａとにデータ“０”を、ダミーメモリセルＤＭ
Ｃ１ｂ，ＤＭＣ２ｂの強誘電体キャパシタＤＦＣ１１ｂ
とＤＦＣ２１ｂとにデータ“１”をそれぞれ記憶させて
おくとする。そこで、／ＢＬ１にリファレンス電圧を発
生させるときには、ＤＴＧＴ，ＣＷＬ２をそれぞれハイ
レベルとすることで、電気的に接続されている／ＤＬ１
と／ＢＬ１の容量値がビット線２本分となり、その後Ｄ
ＷＬ２をハイレベルにすることで、ＤＦＣ２１ａ，ＤＦ
Ｃ２１ｂから“０”，“１”に相当する信号電荷が、／
ＤＬ１と／ＢＬ１の上に出力され、所望のリファレンス
電圧を発生することができる。
ａ，ＤＭＣ２ａの強誘電体キャパシタＤＦＣ１１ａとＤ
ＦＣ２１ａとにデータ“０”を、ダミーメモリセルＤＭ
Ｃ１ｂ，ＤＭＣ２ｂの強誘電体キャパシタＤＦＣ１１ｂ
とＤＦＣ２１ｂとにデータ“１”をそれぞれ記憶させて
おくとする。そこで、／ＢＬ１にリファレンス電圧を発
生させるときには、ＤＴＧＴ，ＣＷＬ２をそれぞれハイ
レベルとすることで、電気的に接続されている／ＤＬ１
と／ＢＬ１の容量値がビット線２本分となり、その後Ｄ
ＷＬ２をハイレベルにすることで、ＤＦＣ２１ａ，ＤＦ
Ｃ２１ｂから“０”，“１”に相当する信号電荷が、／
ＤＬ１と／ＢＬ１の上に出力され、所望のリファレンス
電圧を発生することができる。
【００５２】以上、本発明の強誘電体メモリ装置の様々
な実施形態について説明してきたが、本発明は各実施形
態の各部を適宜に組み合わせれば、種々の形態のメモリ
装置を実現することが可能である。
な実施形態について説明してきたが、本発明は各実施形
態の各部を適宜に組み合わせれば、種々の形態のメモリ
装置を実現することが可能である。
【００５３】
【発明の効果】以上説明したように本発明は、リファレ
ンス電圧を発生する回路は、メモリセルに記憶される
“１”及び“０”の各データ論理値に対応する電荷と同
じ電荷をそれぞれ記憶する１対以上のダミーメモリセル
を備えており、これらダミーメモリセルの各電荷を前記
ビット線２本分に相当する容量を持つ信号線上に出力さ
せることで、前記電荷の和の１／２の電荷がビット線に
出力されてリファレンス電圧が発生されるので、ダミー
メモリセルの強誘電体キャパシタに製造上の誤差が生じ
た場合でも、これと同時にメモリセルの誘電体キャパシ
タにも同じ誤差が生じている限り、このメモリセルに記
憶されたデータを読み出す際に利用する所望のリファレ
ンス電圧を高精度に発生することができ、高信頼度のデ
ータ読み出し、ないしデータの記録が実現できる。ま
た、本発明の読出方法によれば、メモリセルに記憶され
たデータ“０”と＝１”の中間の電圧のリファレンス電
圧を好適に発生させて、データを高精度に読み出すこと
が可能となる。
ンス電圧を発生する回路は、メモリセルに記憶される
“１”及び“０”の各データ論理値に対応する電荷と同
じ電荷をそれぞれ記憶する１対以上のダミーメモリセル
を備えており、これらダミーメモリセルの各電荷を前記
ビット線２本分に相当する容量を持つ信号線上に出力さ
せることで、前記電荷の和の１／２の電荷がビット線に
出力されてリファレンス電圧が発生されるので、ダミー
メモリセルの強誘電体キャパシタに製造上の誤差が生じ
た場合でも、これと同時にメモリセルの誘電体キャパシ
タにも同じ誤差が生じている限り、このメモリセルに記
憶されたデータを読み出す際に利用する所望のリファレ
ンス電圧を高精度に発生することができ、高信頼度のデ
ータ読み出し、ないしデータの記録が実現できる。ま
た、本発明の読出方法によれば、メモリセルに記憶され
たデータ“０”と＝１”の中間の電圧のリファレンス電
圧を好適に発生させて、データを高精度に読み出すこと
が可能となる。
【図１】本発明のメモリ装置の第１の実施形態の回路図
である。
である。
【図２】図１のメモリ装置の動作タイミングチャートで
ある。
ある。
【図３】本発明を図１５のメモリ装置に適用した場合の
動作タイミングチャートである。
動作タイミングチャートである。
【図４】本発明の第２の実施形態の要部の回路図であ
る。
る。
【図５】図４のメモリ装置の動作タイミングチャートで
ある。
ある。
【図６】本発明の第３の実施形態の要部の回路図であ
る。
る。
【図７】第３の実施形態の配置例の一例を示すレイアウ
ト図である。
ト図である。
【図８】第３の実施形態の配置例の他の例を示すレイア
ウト図である。
ウト図である。
【図９】本発明の第４の実施形態の要部の回路図であ
る。
る。
【図１０】本発明の第５の実施形態の要部の回路図であ
る。
る。
【図１１】本発明が適用される１Ｔ／１Ｃ型メモリセル
の回路図である。
の回路図である。
【図１２】強誘電体キャパシタの両電極間電圧と分極電
荷の関係を示すヒステリシス図である。
荷の関係を示すヒステリシス図である。
【図１３】従来の強誘電体メモリ装置の一例の回路図で
ある。
ある。
【図１４】図１３のメモリ装置の動作タイミングチャー
トである。
トである。
【図１５】従来の強誘電体メモリ装置の他の例の回路図
である。
である。
【図１６】図１５のメモリ装置の動作タイミングチャー
トである。
トである。
【図１７】従来のリファレンス電圧発生回路を備えるメ
モリ装置の回路図である。
モリ装置の回路図である。
【図１８】図１７のメモリ装置の動作タイミングチャー
トである。
トである。
【図１９】従来のリファレンス電圧発生回路のダミーメ
モリセルとメモリセルの各強誘電体キャパシタのヒステ
リシス特性を比較して示す図である。
モリセルとメモリセルの各強誘電体キャパシタのヒステ
リシス特性を比較して示す図である。
ＭＣｘ メモリセル ＴＣｘ メモリセルトランジスタ ＦＣｘ 強誘電体キャパシタ ＤＣｘ リファレンス電圧発生回路 ＤＭＣｘ ダミーメモリセル ＤＴＣｘ ダミーメモリセル用トランジスタ ＤＦＣｘ ダミーメモリセル用強誘電体キャパシタ ＴＧｘ トランスファゲート回路 ＷＬｘ ワード線 ＢＬｘ，／ＢＬＡｘ ビット線 ＰＬｘ プレート線
Claims (12)
- 【請求項１】 強誘電体材料を用いたキャパシタとスイ
ッチング素子からなるメモリセルを有し、前記強誘電体
キャパシタに記憶された“０”または“１”のデータ論
理値に対応する電荷を一のビット線に出力し、この出力
された電圧を対応する他のビット線に供給されるリファ
レンス電圧と比較して前記メモリセルのデータの読み出
しを行う強誘電体メモリ装置において、前記リファレン
ス電圧を発生する回路は、前記“１”及び“０”の各デ
ータ論理値に対応する電荷をそれぞれ記憶するダミーメ
モリセルを備え、このダミーメモリセルの各電荷を前記
ビット線２本分に相当する容量を持つ信号線上に出力さ
せるように構成したことを特徴とする強誘電体メモリ装
置。 - 【請求項２】 メモリセルは、強誘電体キャパシタの第
１の端子をスイッチング素子としてのトランジスタのソ
ース端子に、第２の端子をプレート線に接続し、前記ト
ランジスタのドレイン端子をビット線に接続し、前記ト
ランジスタのゲート端子をワード線に接続し、メモリセ
ルの記録データを読み出す手段は、２つの端子をもち、
一方の端子に前記メモリセルから出力されるデータ信号
電圧、他方の端子にはリファレンスとなる電圧が与えら
れ、これら２つの端子間電圧を差動増幅して前記メモリ
セルから出力されるデータの論理値を判別するセンスア
ンプ回路である請求項１の強誘電体メモリ装置。 - 【請求項３】 ダミーメモリセルは、強誘電体キャパシ
タの第１の端子をスイッチング素子であるトランジスタ
のソース端子に、第２の端子をダミープレート線に接続
し、前記トランジスタのドレイン端子を信号線に接続
し、前記トランジスタのゲート端子をダミーワード線に
接続し、両方のダミーメモリセルの各ダミープレート線
を共通としてなる請求項１の強誘電体メモリ装置。 - 【請求項４】 リファレンス電圧発生回路は、一の信号
線に接続されるダミーメモリセルと、他の信号線に接続
されるダミーメモリセルと、前記一の信号線と他の信号
線とを短絡する手段とを備え、一方のダミーメモリセル
には論理値“１”に対応するデータを記憶させ、他方の
ダミーメモリセルには論理値“０”に対応するデータを
記憶させ、前記各ダミーメモリセルのデータを同時に各
信号線に出力し、かつ短絡手段により両信号線を短絡す
るように構成した請求項１ないし３のいずれかの強誘電
体メモリ装置。 - 【請求項５】 メモリセルが接続される前記一のビット
線と、他のビット線はそれぞれ２本が一組として構成さ
れ、これら組をなすビット線組と前記リファレンス電圧
発生回路との間にトランスファゲート回路が介挿され、
メモリセルの記憶データの読み出し時に前記トランスフ
ァゲート回路によりリファレンス電圧発生回路の両信号
線を同時に前記一のビット線組、または他のビット線組
に選択的に接続するように構成した請求項１ないし４の
いずれかの強誘電体メモリ装置。 - 【請求項６】 請求項５記載の強誘電体メモリ装置にお
いて、強誘電体メモリ装置の外部より印加されるアドレ
ス信号により選択されるメモリセルが接続された一のビ
ット線に当該選択されたメモリセルからデータ信号が出
力される前に、前記一のビット線組とリファレンス電圧
発生回路の信号線とを非導通状態とし、一方、前記一の
ビット線と対になる他のビット線と前記信号線とを導通
状態とし、次に、リファレンス電圧発生回路の両信号線
を短絡した状態のまま、２つのダミーメモリセルからそ
れぞれデータ“１”に対応する電荷と、データ“０”に
対応する電荷とを信号線に出力し、これら電荷により前
記他のビット線組にリファレンス電圧を発生し、このリ
ファレンス電圧を利用して前記一のビット線の出力を判
定してデータを読み出すことを特徴とする強誘電体メモ
リ装置のデータ読出方法。 - 【請求項７】 ダミーメモリセルを構成するトランジス
タと強誘電体キャパシタとが接続されるダミーメモリセ
ル内部節点と、所定の電圧源との間にスイッチング素子
としてのトランジスタを接続し、このトランジスタを駆
動して前記内部節点に前記所定の電圧を供給するように
構成した請求項３ないし５のいずれかの強誘電体メモリ
装置。 - 【請求項８】 請求項７記載の強誘電体メモリ装置にお
いて、データ読み出し動作が行われていない待機時に、
前記ダミーメモリセル内部節点の電圧を、そのダミーメ
モリセルの強誘電体キャパシタの両電極間にかかる電圧
差がゼロとなるように設定することを特徴とする請求項
６に記載の強誘電体メモリ装置のデータ読出方法。 - 【請求項９】 リファレンス電圧発生回路には、ビット
線の１本分の容量値に相当するキャパシタと、このキャ
パシタを選択的に信号線に接続する手段とを備え、トラ
ンスファゲート回路はビット線組のいずれか一方のビッ
ト線のみを信号線に接続し得るように構成した請求項１
ないし４のいずれかの強誘電体メモリ装置。 - 【請求項１０】 請求項９記載の強誘電体メモリ装置に
おいて、強誘電体メモリ装置の外部より印加されるアド
レス信号により選択されるメモリセルが接続されたビッ
ト線に当該選択されたメモリセルからデータ信号が出力
される前に、前記一のビット線とリファレンス電圧発生
回路とを非導通状態とし、一方、前記ビット線と対にな
る他のビット線と前記信号線とを導通状態とし、次に、
リファレンス電圧発生回路の両信号線を短絡し、かつこ
の信号線にキャパシタを接続した状態のまま、２つのダ
ミーメモリセルからそれぞれデータ“１”に対応する電
荷と、データ“０”に対応する電荷とを信号線に出力
し、これら電荷により前記他のビット線にリファレンス
電圧を発生し、このリファレンス電圧を利用して前記一
のビット線の出力を判定してデータを読み出すことを特
徴とする強誘電体メモリ装置のデータ読出方法。 - 【請求項１１】 リファレンス電圧発生回路は、一のビ
ット線に接続される一の信号線に接続される対をなす２
つのダミーメモリセルと、他のビット線に接続される他
の信号線に接続される対をなす２つのダミーメモリセル
と、前記一の信号線に接続されるビット線の１本分の容
量値に相当する第１のキャパシタと、前記他の信号線に
接続されるビット線の１本分の容量値に相当する第２の
キャパシタとを備え、前記各信号線にそれぞれ接続され
る各対のダミーメモリセルの一方には論理値“１”に対
応するデータを記憶させ、他方には論理値“０”に対応
するデータを記憶させ、前記各信号線に対しては、それ
ぞれ対応するダミーメモリセル対のデータをそれぞれ出
力するように構成した請求項１ないし３のいずれかの強
誘電体メモリ装置。 - 【請求項１２】 請求項１１記載の強誘電体メモリ装置
において、強誘電体メモリ装置の外部より印加されるア
ドレス信号により選択されたメモリセルが接続されたビ
ット線に当該選択されたメモリセルからデータ信号が出
力される前に一のビット線と一の信号線とを非導通状態
とし、一方、該選択されたメモリセルが接続されたビッ
ト線と対になる他のビット線と他の信号線とを導通状態
とし、かつ他の信号線に第２のキャパシタを接続した状
態を保ち、次に、４つのダミーメモリセルのうち、他の
信号線に接続されたダミーメモリセル対から、それぞれ
データ“１”に対応する電荷と、データ“０”に対応す
る電荷とを前記他の信号線に出力することにより、前記
他のビット線にリファレンス電圧を発生し、このリファ
レンス電圧を利用して前記一のビット線の出力を判定し
てデータを読み出すことを特徴とする強誘電体メモリ装
置のデータ読出方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277171A JPH0997496A (ja) | 1995-09-29 | 1995-09-29 | 強誘電体メモリ装置及びデータ読出方法 |
| EP96115325A EP0766253A3 (en) | 1995-09-29 | 1996-09-24 | Non-volatile ferroelectric memory device equipped with reference voltage generator for exactly regulating reference voltage to the mid point between two logic level and method of reading out data bit therefrom |
| US08/718,828 US5694353A (en) | 1995-09-29 | 1996-09-24 | Non-volatile ferroelectric memory device equipped with reference voltage generator for exactly regulating reference voltage to the mid point between two logic level and method of reading out data bit therefrom |
| TW085111671A TW310427B (ja) | 1995-09-29 | 1996-09-24 | |
| KR1019960043803A KR100253444B1 (ko) | 1995-09-29 | 1996-09-30 | 비휘발성 강유전체 메모리 장치 및 데이터 비트 판독 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277171A JPH0997496A (ja) | 1995-09-29 | 1995-09-29 | 強誘電体メモリ装置及びデータ読出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997496A true JPH0997496A (ja) | 1997-04-08 |
Family
ID=17579804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277171A Pending JPH0997496A (ja) | 1995-09-29 | 1995-09-29 | 強誘電体メモリ装置及びデータ読出方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5694353A (ja) |
| EP (1) | EP0766253A3 (ja) |
| JP (1) | JPH0997496A (ja) |
| KR (1) | KR100253444B1 (ja) |
| TW (1) | TW310427B (ja) |
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| KR100297874B1 (ko) | 1997-09-08 | 2001-10-24 | 윤종용 | 강유전체랜덤액세스메모리장치 |
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