JPH08203294A - メモリ - Google Patents

メモリ

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JPH08203294A
JPH08203294A JP7243403A JP24340395A JPH08203294A JP H08203294 A JPH08203294 A JP H08203294A JP 7243403 A JP7243403 A JP 7243403A JP 24340395 A JP24340395 A JP 24340395A JP H08203294 A JPH08203294 A JP H08203294A
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JP
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memory
block
address
data
transcoder
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JP7243403A
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Zenzo Maurizio Di
ディ ゼンゾ マウリジオ
Rodolfo Grimani
グリマニ ロドルフォ
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information

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  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 大容量メモリシテムの構造及び試験を簡単化
する。 【解決手段】 固体ディスクメモリは、検査バイト書き
込み用メモリブロック、データマトリックスアドレスを
再割付けする表、及び冗長行を含むトランスコーダメモ
リ（ＳＣＲＡＭ）、デコーダ表のアドレス解読用ブロッ
ク（ＳＣＲＡＭＤＥＣ）、使用不能行を位置割出ししか
つ該行に冗長行を代入するヒューズ論理ブロック、誤り
訂正アルゴリズムを履行する誤り訂正コード（ＥＣＣ）
ブロック、外部バスから到来する行アドレス記憶用論理
行アドレスバッファブロック、試験段階中プログラムさ
れ、かつ前記トランスコーダメモリの内容を扱うプロセ
ッサに利用可能な不揮発性メモリブロック（故障マッ
プ）、データ入／出バッファブロック、語アドレス発生
用語カウンタブロック、マルチプレクサブロック（ＭＵ
Ｘ）を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くメモリ分野、
特に固体ディスクの製造に適応した新規なメモリアーキ
テクチャに関する。
【０００２】
【発明が解決しようとする課題】データの大量記憶のた
めの現在有効な技術の中で、重要性を増しつつあるの
は、固体ディスク（ＳＳＤとも称される）である。市販
メモリチップを中に使用する構造であって、通常、常駐
メモリとして動作することを意図しかつ磁気ディスクと
して作用するように配置された構造がある。
【０００３】現在入手可能な市販メモリ（典型的にＤＲ
ＡＭメモリ）の利用は固体ディスクの全構造のウェート
を増大すると云うことが判っており、及びこれらのシス
テムの最適動作を達成させるために特定メモリアーキテ
クチャを設計する必要があることが確認されている。
【０００４】また注意しなくてはならないのは、固体デ
ィスクが現在利用可能の大量記憶システムに適応性であ
るべきこと、したがって、それらは５１２バイトブロッ
クとして構成されるべきであると云うことである。
【０００５】技術の状態においては、メモリデバイス
は、マイクロプロセッサと直接インタフェースされるシ
ステムの中心接続点として使用されるデバイスと考えら
れている。これは、その機能性及びその電気的かつ論理
的インタフェースの両方が中央処理ユニット（ＣＰＵと
も称される）とこのメモリデバイス自体のセルとの間の
通信を最適化するように設計されていると云うことを意
味する。他の応用及び他のアーキテクチャを考えるや否
や、このインタフェース型式及び機能性型式は最適なも
のでなくなることがある。
【０００６】固体ディスクの分野において実施された実
験的作業に基づいて、本発明の広範な目的は、シリコン
メモリに基づく大容量メモリシステムの全体設計を簡単
化するような、最適アーキテクチャを設計することであ
る。
【０００７】この観点から及びコスト最少化を保証する
努力を通して、重要なのは、得られるメモリが故障許容
の最適グレードを有すること及び同メモリデバイス内に
適当な誤り訂正機構を組み込むために特定関連付けが本
発明にあっては指定されていると云うことである。その
ねらいは、このメモリからのデータを要求する一般外部
ユーザが最適時間に、例えば、初期化時間にのみメモリ
アーキテクチャを取り扱うと云うように、その配置を設
計することである。加えて、ユーザは、各データ抽出ス
テップにおいてこのメモリアーキテクチャを取り扱うこ
とを全然要しない。これは、ユーザが公称アドレスｘｘ
ｘに記憶されたデータブロックを要求するとき、たとえ
このデータブロックがこの有効アドレスｘｘｘに記憶さ
れていないで、それを挿入することが物理的に可能であ
った所の異なるアドレスに記憶されていても、メモリ自
体がこの要求データブロックを検索すると云うことを意
味する。
【０００８】本発明の目的は、多重探査レベルにおい
て、すなわち、メモリが組み立てられる前に、故障ビッ
トのマップを作り上げることである。加えて、故障ビッ
トのマップは、メモリ内に持久的に組み込まれ、かつそ
れを修正することが必要である又は都合が良いことが判
るまでこの状態のままである。この調査研究の利点は、
大量記憶応用に利用されるこのようなメモリがコンピュ
ータメモリとして試験されないで、特定アルゴリズムを
使用することによって及び特定試験プログラムを実施す
ることによって試験されると云うことである。
【０００９】
【課題を解決するための手段】本発明の１態様によれ
ば、固体ディスクメモリが提供され、このメモリは、デ
ータバイトを書き込まれる第１メモリブロック、データ
マトリックスアドレスの再割付けを可能にする表を含む
第２メモリブロックであって、冗長行を含むこの第２メ
モリブロック、デコーダ表のアドレスを解読するブロッ
ク、いずれの使用不能行をも位置割出ししかつそれに対
して前記冗長行を代入するステップを実行するのを可能
にする論理ブロック、誤り訂正アルゴリズムを履行する
誤り訂正コードブロック、外部バスから到来する行アド
レスを記憶する入力バッファブロック、試験段階中プロ
グラムされかつトランスコーダメモリの内容を取り扱う
想定され得る外部プロセッサにとって利用可能な不揮発
性メモリブロック、外部クロック信号で以て駆動され、
アドレス指定された語の数を計数し、かつ語アドレスを
発生する語カウンタブロック、書き込み及び読み出しさ
れるデータ用２つ入力及び出力バッファブロック、及び
データ流をデータメモリ又はトランスコーダメモリへ駆
動するマルチプレクサブロックを含む。
【００１０】従来メモリと比較される本発明によるメモ
リは、そのセルマトリックスがデータを記憶する場所の
みならずまた誤り訂正コードを記憶する場所を含むよう
な具合に構成される。これは、全ての情報がそのチップ
に含まれ、かついかなる外部電子回路をも採用する必要
がないことを意味する。このようにして、外部世界との
情報交換が強化される。
【００１１】使用されるチップは、様々な種類の故障に
影響され得る。その結果として、これに記憶されるビッ
ト内に誤りが起こるおそれがある。これは、誤り訂正コ
ード（ＥＣＣとも称される）アルゴリズムを履行するの
に適応した機構を固体ディスク（ＳＳＤ）自体内に含ま
せる必要を生じる。リードソロモンコード型の誤り訂正
コードの使用を考えるとき、１２．５％の冗長性が達成
され、結果としてセクタ当たり従来の５１２バイトより
大きいメモリ容量が必要とされる。より正確に云うなら
ば、６４試験バイトが５１２データバイトの各ブロック
に追加されることになる。
【００１２】誤り訂正コードは、このメモリ内に記憶さ
れたデータを訂正するアルゴリズムを履行し、それによ
ってメモリ故障と云う有害な影響を除去すると云える。
もちろん、誤り訂正コードは、機能的制限によって影響
されることがあり、訂正不能誤りが残ることがある。
【００１３】訂正不能誤りの問題を解決することをねら
って、本発明によるアーキテクチャは、いずれの「過剰
欠陥」領域をも置換することを意図した冗長エリヤを設
ける。上に述べたように、採択調査研究は、誤りを含む
行を置換することを可能にする故障ビットマップを作成
する。加えて、誤り訂正コード（ＥＣＣ）アルゴリズム
を自動的に発生することができる。
【００１４】もしもメモリアレイが揮発性技術によって
製造されるとしたならば、本発明によるチップは、内部
リフレッシュ動作を実行するために設計されたオプショ
ンナル追加電子回路を含むことになると云える。
【００１５】本発明によるチップは、データ及び誤り訂
正コードを記憶するのに、欠陥セルを含む行があるとき
セルマトリックスを再配置するのに、誤り訂正アルゴリ
ズムを履行するのに、及び適当なバッファを介して外部
アクセスを許すために、揮発性メモリに対するリフレッ
シュ動作を発生するのに、適応している。
【００１６】本発明の更に詳細、特色及び利点は、付図
を参照することによる次の説明から明白になるであろ
う。そこでは、好適実施例が例証として示される。
【００１７】
【発明の実施の形態】
ブロックの説明 スクランブルＲＡＭ（ＳＣＲＡＭ）： これは、データ
マトリックスアドレスの再割付けを可能とする表を含む
トランスコーダメモリである。いずれかの欠陥行に対し
て代入する必要があるときは、冗長行が採用される。
【００１８】ＳＣＲＡＭ ＤＥＣ： このブロックは、
再割付け表のアドレスの解読を可能にする。
【００１９】データアレイ： これは、要するに、デー
タバイト及び試験バイト又は検査バイトを記憶するメモ
リである。この実施例においては、このメモリは５００
行として組織され、各行は５１２＋６４バイトとして組
織される。５００行は１５メガビットチップを得るよう
に計算されている。
【００２０】ヒューズ論理： この論理ブロックは、使
用不能行を位置割出ししかつこの行に対して冗長行を代
入するステップを遂行することを可能にする。
【００２１】ＥＣＣ： このブロックは、誤り訂正アル
ゴリズム、すなわち、リードソロモンコードを履行す
る。
【００２２】論理行アドレスバッファ： これは、外部
バスから到来する行アドレスを記憶する入力バッファメ
モリである。
【００２３】故障マップ： これは、チップの核心、す
なわち、試験段階中プログラムされかつ適当なバスによ
ってＳＣＲＡＭメモリを管理する想定され得るプロセッ
サにとって利用可能な不揮発性メモリである。
【００２４】語カウンタ： このブロックはアドレス指
定された語の連続操作を外部クロック信号を介して遂行
し、かつ、加えて、このブロックは語アドレスを発生す
る。
【００２５】データ入／データ出： これらのブロック
は、ＭＵＸ（マルチプレクサブロック）と直接協調する
データ入力（又は書込み）バッファ及び出力（又は読出
し）バッファを表現する。
【００２６】ＭＵＸ： このブロックは、有効データメ
モリへ又はトランスコーダメモリ（ＳＣＲＡＭ）へデー
タ転送を切り換えるためにＳＣＲＡＭ＿ＥＮ信号によっ
て制御されるマルチプレクサ回路を表現する。
【００２７】アービタ： このブロックは、リフレッシ
ュブロックへ作用することによってリフレッシュ動作を
制御する。更に、このブロックは、メモリアクセス動作
とメモリリフレッシュ動作との間の衝突を解決する。
【００２８】リフレッシュカウンタ（リフレッシュＣＮ
Ｔ）： このブロックは、このシステムに含まれる２つ
の揮発性メモリ、すなわち、データマトリックスメモリ
及びトランスコーダメモリをリフレッシュするために必
要なアドレスを発生する。
【００２９】ＯＳＣ： これは、アービタブロック用タ
イミングを提供する内部発振器である。メモリは、この
内部発振器（内部リフレッシュ）によってのみ準スタチ
ックになされ得る。
【００３０】動作を分析する前に、注意しなくてはなら
ないのは、本発明によるメモリはまた、このメモリが、
たとえ或る局域プロセッサが誤りを訂正することに限定
されているのみであっても、これらのプロセッサを遂行
させる可能性を含んでいるので、活性性能を発揮すると
云うことである。これは、誤り訂正プロセスが確実には
完了されないとき、このメモリ自体が中央プロセッサへ
割込み信号（ＩＮＴとも称される）を供給することを意
味する。
【００３１】更に、注意しなくてはならないのは、スク
ランブルＲＡＭが使用されると云う事実の結果、先行技
術においてそうであったようにそのデータメモリをセク
タに分割することはもはや必要でなく、事実、スクラン
ブルＲＡＭのアドレスを解読すると、具備した冗長行の
いずれか１つを欠陥行のどれか１つに置換することがで
きると云うことである。
【００３２】動作モード 図１に示されたブロック図は、このメモリの正確動作を
図る。或るいくつかの動作モードをいまから分析する。
【００３３】アクセス： まず第一に、チップを使用可
能とすることが必要である。これは、信号ＣＥ＝活性、
をセットすることによって達成され、その後、アドレス
を適当なバッファ、すなわち、データ入／データ出バッ
ファにロードすることによって、これらのアドレスを転
送しなければならない。信号Ｗ（書込み／読出し）は、
データの方向を決定する。
【００３４】書込み： 論理アドレスを印加すると、ト
ランスコーダメモリがそれを実質的アドレス内へ転送
し、及び実際のアドレス発生ステップ中の平均時間内に
トランスコーダメモリがいずれの欠陥行をもスキッピン
グすることを図る。誤り訂正コード（ＥＣＣ）ブロック
は、入力バッファ内にロードされた冗長バイトをデータ
に付加することを図り、かつこのようなバイトはマルチ
プレクサ回路（ＭＵＸ）によってセルマトリックスへ送
付され、ここでこれらのバイトが全て単一行内に記憶さ
れる。同時に、クロック信号は、語カウンタが、各入力
バイト毎に、得られたアドレスの数、したがって、外部
動作による転送バイトの数を計数することを可能にす
る。
【００３５】読出し： ＣＥ、すなわち、活性信号を介
してチップを使用可能とすると及びこのチップを使用禁
止信号Ｗを介して読出し状態にスイッチすると、セクタ
アドレスが提供され、かつ実質的アドレスが発生され
て、所望行がトランスコーダ表によってアクセスされる
のを可能にする。データは、前記バッファ回路に到達
し、誤り訂正コード（ＥＣＣ）ブロックによって処理さ
れることになり、このブロックはいずれの記憶誤りをも
位置割出ししかつこれを冗長ビットによって訂正する。
万一この動作が不成功裡に遂行されるならば、このブロ
ックは、前記割込み信号（ＩＮＴ）を介して中央プロセ
ッサに訂正不能誤り状態を告知する。
【００３６】本発明による構造は、固体ディスクの診断
段階中必要であるように、スクランブルメモリへの直接
アドレスをまた許す。この動作は、信号ＳＣＲＡＭ＿Ｅ
Ｎを活性にセットすることによって行われる。
【００３７】先に触れたように、本発明によるメモリ
は、準スタイック型のメモリである。事実、そのチップ
はデータメモリのリフレシュ動作及びスクランブルメモ
リのリフレッシュ動作の両方を自動的に取り扱う。これ
らの性能は、次のブロックによって保証される。すなわ
ち、リフレッシュ機能を有効に実施するリフレッシュブ
ロック、アクセス動作とリフレッシュ動作との間のいか
なる衝突をも解決するアービタブロック、上述の２つの
ブロックの動作間の同期を保証する内部発振器ブロック
（ＯＳＣ）。
【００３８】信号及びバスの説明 ＣＥ： メモリチップの活性化を可能にする活性低信
号。
【００３９】ＡＯ−Ａ／１１： このチップに要求アド
レスを供給する１２ビットバス。
【００４０】ＣＬＫ： この信号はバイト到達の各度に
使用可能とされ、かつ、立ち代わって、この信号は語カ
ウンタがアドレス指定されたバイトを計数することを可
能にする。
【００４１】ＩＮＴ： これは、誤り訂正コード（ＥＣ
Ｃ）ブロックに訂正不能誤りの存在を指示する割込み信
号である。
【００４２】ＦＡＩＬ＿ＭＡＰ： メモリエリヤへのア
クセスを許す。
【００４３】Ｉ／Ｏ： これは、１６ビット双方向デー
タバスである。
【００４４】Ｗ： データ流方向を制御するのを可能に
する低活性信号、すなわち、書込み／読出し信号であ
る。
【００４５】ＳＣＲＡＭ＿ＥＮ： これは、データバス
がセルマトリックスメモリ又はマップメモリのどちらか
に接続されるのを可能にする。
【００４６】
【発明の効果】多くの利点が、図１に示されたメモリを
使用することに関係している。まず第一に、この使用
は、制御動作ばかりでなく制御モジュールを簡単化する
ことを可能とする。特に、マイクロプロセッサと固体デ
ィスク（ＳＳＤ）のメモリとの間のインタフェース回路
が簡単化される。制御モジュールは、制御モジュール自
体によって遂行されるのと同じようにアドレスをメモリ
に適応性に作ることによって、これらのアドレスをバイ
パスする機能のみを遂行することになる。これは、制御
モジュール自体の物理的寸法及びデータバイトと制御バ
イトとの間の論理接続のアルゴリズムの複雑性の両方を
減少させる。
【００４７】本発明によるメモリ（ＡＳＭ： 特定用途
向けメモリ）は、製造段階中に、特にメモリチップの試
験段階中に、顕著な利点を生じる。これは、ＤＲＡＭメ
モリとの比較においてである。単一パス試験で充分であ
る。制御バイトは単一行内に全て順序に記憶されるか
ら、アドレス指定動作を、いわゆる「ページモード」で
実施することのみしかできず、直接論理接続がデータに
割り付けられたメモリエリヤと検査バイトに割り付けら
れたメモリエリヤとの間に存在する。この見地から、現
在必要とされるようなＤＲＡＭメモリ故障についての２
つの異なる種類の分析が単一試験動作に統一され、これ
に伴って生産率の面で向上をもたらす。
【００４８】更に、従来のメモリと対比して、ブロック
当たり単一欠陥バイトへの制約がもはや存在しない。事
実、全５７６バイトは連続的であるから、そのストリン
グ内の欠陥バイトの最大数が最大許容故障率以下である
ことを検査することで充分であることになる。従来のＤ
ＲＡＭメモリにおいては、データメモリエリヤと誤り訂
正コード（ＥＣＣ）メモリエリヤとを論理的に接続する
ことは不可能であるから、これら２つの注目エリヤの欠
陥の和が選択コードの訂正能力より大きいことを回避す
るように一層複雑な制約規則を採用することが必要であ
る。
【００４９】最後に、特定応用向け（ＡＳＭ）メモリの
生産率はＤＲＡＭメモリのそれよりも低出費性である。
製造段階の数が減少される。チップエージング誤りへの
影響に関するデータを分析することによって、注目され
るのは、このチップに起こる全ての種類の誤りが内蔵
（「オンチップ」）誤り訂正コード（ＥＣＣ）を備えて
製造された固体ディスク（ＳＳＤ）になんら問題を生じ
ないと云うことである。この結果、この新メモリの試験
手順が「バーンイン」段階及び室温での全試験手順の繰
り返しをもはや必要としないと云う事実をもたらす。
【００５０】以上に本発明の好適実施例が説明されかつ
いくついかの変形が提示されたが、当業者は、本発明の
範囲から逸脱することなく、その細部において及び構成
特色において他の変形、変更及び修正を施すことができ
ることは、明らかで云うまでもない。
【００５１】以上の説明に関して更に以下の項を開示す
る。
【００５２】（１） データバイトを記憶する第１メモ
リブロック、データアドレスの再割付けを可能にする表
を含む第２メモリブロックであって、冗長行を含む前記
第２メモリブロック、デコーダ表のアドレスを解読する
ブロック、いずれの使用不能行をも位置割出ししかつ該
行に対して前記冗長行を代入するステップを実行するこ
とを可能にする論理ブロック、誤り訂正アルゴリズムを
履行する誤り訂正コードブロック、試験段階中プログラ
ムされかつトランスコーダメモリの内容を取り扱う想定
され得る外部プロセッサにとって利用可能な不揮発性メ
モリブロック、及びクロック信号で以て駆動され、アド
レス指定された語の数を計数し、かつ語アドレスを発生
する語カウンタブロックを含むメモリ。
【００５３】（２） 第１項記載のメモリであって、外
部バスから到来する行アドレスを記憶する入力バッファ
ブロック、書き込まれる又は読み出されるデータ用２つ
の入力及び出力バッファブロック、及びデータ流を前記
第１メモリ又は前記第２メモリへ駆動するマルチプレク
サブロックを更に含むメモリ。
【００５４】（３） 第１項又は第２項記載のメモリで
あって、前記第１メモリと前記第２メモリとの両方のア
ドレスを発生するリフレッシュカウンタブロック、前記
リフレッシュカウンタに作用することによって、リフレ
ッシュ動作を制御し、かつメモリアクセス動作とメモリ
リフレシュ動作との間の衝突を解決するアービタブロッ
ク、及び前記アービタブロックをタイミングすることを
図る局域発振器ブロックを更に含むメモリ。
【００５５】（４） 第１項から第３項のいずれかに記
載のメモリにおいて、次の信号、ＣＥ、すなわち、メモ
リマップの活性化を可能にする活性低信号、ＣＬＫ、す
なわち、バイトが到達する各度に使用可能にされ、かつ
立ち代わって語カウンタがアドレス指定されたバイトを
計数することを可能にするクロック信号、ＩＮＴ、すな
わち、訂正不能誤りの存在を誤り訂正コード（ＥＣＣ）
ブロックに指示する割込み信号、ＦＡＩＬ＿ＭＡＰ、す
なわち、メモリエリヤへのアクセスを許す信号、Ｗ、す
なわち、データ流方向が制御されることを可能にする低
活性信号、すなわち、書込み／読出し信号。ＳＣＲＡＭ
＿ＥＮ、すなわち、データバスを前記第１メモリ又は前
記第２メモリのどちらかに接続することを可能にする信
号が前記メモリを動作させる、メモリ。
【００５６】（５） 第１項から第４項のいずれかに記
載のメモリにおいて、次のバス、ＡＯ−Ａ／１１、すな
わち、チップに要求１２アドレスを供給するために使用
される１２ビットバス、Ｉ／Ｏ、すなわち、１６ビット
双方向データバスが前記メモリに接続され、更に他のバ
スが故障マップブロックにアクセスする外部プロセッサ
用に提供される、メモリ。
【００５７】（６） 第１項から第５項のいずれかに記
載のメモリにおいて、前記第１メモリがデータアレイで
ある、メモリ。
【００５８】（７） 第１項から第６項のいずれかに記
載のメモリにおいて、前記第２メモリがトランスコーダ
メモリである、メモリ。
【００５９】（８） 第１項から第７項のいずれかに記
載のメモリであって、固体ディスクメモリの形をしたメ
モリ。
【００６０】（９） 固体ディスク（ＳＳＤ）メモリ
は、次の機能ブロックを含む。検査バイトが書き込まれ
るメモリブロック（データアレイ）、データマトリック
スアドレスの再割付けを可能にする表を含むトランスコ
ーダメモリ（スクランブルＲＡＭ）であって、冗長行を
含む前記トランスコーダメモリ、デコーダ表のアドレス
を解読するブロック（ＳＣＲＡＭ ＤＥＣ）、いずれの
使用不能行をも位置割出ししかつ該行に対して前記冗長
行を代入することを実行するステップを可能にする論理
ブロック（ヒューズ論理）、誤り訂正アルゴリズムを履
行する誤り訂正コード（ＥＣＣ）ブロック、外部バスか
ら到来する行アドレスを記憶する入力バッファブロック
（論理行アドレスバッファ）、試験段階中プログラムさ
れかつ前記トランスコーダメモリ（スクランブルＲＡ
Ｍ）の内容を取り扱う想定され得るプロセッサにとって
利用可能な不揮発性メモリブロック、外部クロック信号
（クロック）で以て駆動され、アドレス指定された語の
数を計数し、かつ語アドレスを発生する語カウンタブロ
ック（語カウンタ）、書き込まれる又は読み出されるデ
ータ用２つの入力及び出力バッファブロック（データ入
／出）、データ流を前記データメモリ（データアレイ）
又は前記トランスコーダメモリ（スクランブルＲＡＭ）
へ駆動するマルチプレクサブロック（ＭＵＸ）。
【図面の簡単な説明】
【図１】本発明によるメモリのブロック図。
【符号の説明】
ＡＯ−Ａ／１１ １２ビットバス ＣＥ 活性低信号 ＣＬＫ 語カウンタ駆動信号 ＣＮＴ カウンタ ＥＣＣ 誤り訂正コード ＩＮＴ 割込み信号 Ｉ／Ｏ １６ビット双方向データバス ＭＵＸ マルチプレクサ ＯＳＣ 内部発振器 ＳＣＲＡＭ スクランブルＲＡＭ ＳＣＲＡＭ ＤＥＣ スクランブルデコーダ ＳＣＲＡＭ＿ＥＮ データバス駆動信号 Ｗ 低活性信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 データバイトを記憶する第１メモリブロ
    ック、 データアドレスの再割付けを可能にする表を含む第２メ
    モリブロックであって、冗長行を含む前記第２メモリブ
    ロック、 デコーダ表のアドレスを解読するブロック、 いずれの使用不能行をも位置割出ししかつ該行に対して
    前記冗長行を代入するステップを実行することを可能に
    する論理ブロック、 誤り訂正アルゴリズムを履行する誤り訂正コードブロッ
    ク、 試験段階中プログラムされかつトランスコーダメモリの
    内容を取り扱う想定され得る外部プロセッサにとって利
    用可能な不揮発性メモリブロック、及びクロック信号で
    以て駆動され、アドレス指定された語の数を計数し、か
    つ語アドレスを発生する語カウンタブロックを含むメモ
    リ。
JP7243403A 1994-09-21 1995-09-21 メモリ Pending JPH08203294A (ja)

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