JPH04326436A - キャッシュ・コントローラ - Google Patents
キャッシュ・コントローラInfo
- Publication number
- JPH04326436A JPH04326436A JP3096903A JP9690391A JPH04326436A JP H04326436 A JPH04326436 A JP H04326436A JP 3096903 A JP3096903 A JP 3096903A JP 9690391 A JP9690391 A JP 9690391A JP H04326436 A JPH04326436 A JP H04326436A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- cache memory
- cache
- alternative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、デ−タ処理装置にお
けるキャシュメモリの制御に関するものである。
けるキャシュメモリの制御に関するものである。
【０００２】
【従来の技術】従来、キャッシュメモリを組み込んだ装
置として、図２に示すものがある。図において１はディ
スク装置、２はキャッシュメモリ、３はキャッシュメモ
リ２を管理するキャッシュコントローラ、４はディスク
装置の制御を行なうディスクＩ／Ｆである。５は図示し
ていないホストコンピュータとの転送を制御するホスト
アダプタ、６はキャッシュメモリ２とホストアダプタ５
、ディスクＩ／Ｆ４との間でのデータ転送を制御するＤ
ＭＡコントローラである。７はディスクキャッシュ装置
全体を管理するマイクロプロセッサである。
置として、図２に示すものがある。図において１はディ
スク装置、２はキャッシュメモリ、３はキャッシュメモ
リ２を管理するキャッシュコントローラ、４はディスク
装置の制御を行なうディスクＩ／Ｆである。５は図示し
ていないホストコンピュータとの転送を制御するホスト
アダプタ、６はキャッシュメモリ２とホストアダプタ５
、ディスクＩ／Ｆ４との間でのデータ転送を制御するＤ
ＭＡコントローラである。７はディスクキャッシュ装置
全体を管理するマイクロプロセッサである。
【０００３】次に動作について説明する。ホストアダプ
タ５を通じて図示していないホストコンピュータからデ
ィスク装置１に対する読み出し要求があったとする。要
求されたデータがキャッシュメモリ２中にあればディス
ク装置１をアクセスすることなく、キャッシュメモリ２
からデータを転送する（このことはキャッシュヒットと
称される）。要求されたデータがキャッシュメモリ２中
に存在しない場合には、ディスク装置１をアクセスして
データを読み出す。そして、キャッシュメモリ２上の領
域をＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ
アルゴリズム、つまり最長時間未使用アルゴリズム）
等のアルゴリズムに従って確保して、データを格納する
とともにホストに転送する（このことはキャッシュミス
と称される）。
タ５を通じて図示していないホストコンピュータからデ
ィスク装置１に対する読み出し要求があったとする。要
求されたデータがキャッシュメモリ２中にあればディス
ク装置１をアクセスすることなく、キャッシュメモリ２
からデータを転送する（このことはキャッシュヒットと
称される）。要求されたデータがキャッシュメモリ２中
に存在しない場合には、ディスク装置１をアクセスして
データを読み出す。そして、キャッシュメモリ２上の領
域をＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ
アルゴリズム、つまり最長時間未使用アルゴリズム）
等のアルゴリズムに従って確保して、データを格納する
とともにホストに転送する（このことはキャッシュミス
と称される）。
【０００４】キャッシュヒットの場合で、キャッシュメ
モリ２からデータを読み出している時にエラーが発生し
た場合には、キャッシュの管理単位であるブロック全体
を不良とみなして使用不可とする。そして、新たに領域
をキャッシュメモリ上に確保してディスク装置１からデ
ータを読み出してデータを書き込む。また、ホストにデ
ータを転送する。つまり、キャッシュミスと同様の処理
によってブロック全体を代替していた。
モリ２からデータを読み出している時にエラーが発生し
た場合には、キャッシュの管理単位であるブロック全体
を不良とみなして使用不可とする。そして、新たに領域
をキャッシュメモリ上に確保してディスク装置１からデ
ータを読み出してデータを書き込む。また、ホストにデ
ータを転送する。つまり、キャッシュミスと同様の処理
によってブロック全体を代替していた。
【０００５】しかし、この方式では、エラーの発生して
いない正常な領域までもまとめて切り離してしまい、メ
モリの利用効率が悪い。この解決案の１つとして、特開
平２−１６８３１４では、初期診断時にエラーの発生し
たメモリアドレスを記憶しておき、以後このアドレスに
アクセスがあった場合には、アドレスに１を加えてメモ
リにアクセスさせ、これ以後このアドレスを含むブロッ
ク内の連続するアクセスに対してもすべてアドレスに１
を加えてアクセスさせることにより、エラーの発生した
アドレスだけを切り離せるようにしていた。
いない正常な領域までもまとめて切り離してしまい、メ
モリの利用効率が悪い。この解決案の１つとして、特開
平２−１６８３１４では、初期診断時にエラーの発生し
たメモリアドレスを記憶しておき、以後このアドレスに
アクセスがあった場合には、アドレスに１を加えてメモ
リにアクセスさせ、これ以後このアドレスを含むブロッ
ク内の連続するアクセスに対してもすべてアドレスに１
を加えてアクセスさせることにより、エラーの発生した
アドレスだけを切り離せるようにしていた。
【０００６】前記の方式は、初期診断時に検出されたエ
ラ−のアドレスついて適用されていて、使用中に発生し
たエラ−についての考慮がされていなかった。つまり、
この方法では、エラ−発生があった時、以後のアドレス
のデ−タを順次ずらせていく必要があるが、すでに記憶
されている多量のデ−タを書き換えることは不可能であ
り、通常使用時のエラ−に対しては適用できない。
ラ−のアドレスついて適用されていて、使用中に発生し
たエラ−についての考慮がされていなかった。つまり、
この方法では、エラ−発生があった時、以後のアドレス
のデ−タを順次ずらせていく必要があるが、すでに記憶
されている多量のデ−タを書き換えることは不可能であ
り、通常使用時のエラ−に対しては適用できない。
【０００７】
【発明が解決しようとする課題】従来のキャシュメモリ
の制御回路は以上のように構成されているので、通常の
使用時にメモリエラ−が発生した場合に、ブロック全体
を代替ブロックに置き換えるのでメモリの使用効率が悪
く、また全体を書き直す時間が必要という問題点があっ
た。
の制御回路は以上のように構成されているので、通常の
使用時にメモリエラ−が発生した場合に、ブロック全体
を代替ブロックに置き換えるのでメモリの使用効率が悪
く、また全体を書き直す時間が必要という問題点があっ
た。
【０００８】この発明は上記の課題を解決するためにな
されたもので、エラ−の発生した時に、置き換えるメモ
リの量を減らし、メモリ利用効率を上げ、またキャシュ
メモリへの書き込み時間を短縮することを目的とする。
されたもので、エラ−の発生した時に、置き換えるメモ
リの量を減らし、メモリ利用効率を上げ、またキャシュ
メモリへの書き込み時間を短縮することを目的とする。
【０００９】
【課題を解決するための手段】この発明にかかわるキャ
シュ・コントロ−ラはメモリエラ−の発生したアドレス
の記憶テ−ブルと、デ−タのアクセス時に上記テ−ブル
を検索する不良アドレス検索手段と、検索で不良とわか
ったアドレスに対して代替アドレスを指定してアクセス
させるアドレス変換手段を設けた。
シュ・コントロ−ラはメモリエラ−の発生したアドレス
の記憶テ−ブルと、デ−タのアクセス時に上記テ−ブル
を検索する不良アドレス検索手段と、検索で不良とわか
ったアドレスに対して代替アドレスを指定してアクセス
させるアドレス変換手段を設けた。
【００１０】
【作用】この発明におけるキャシュ・コントロ−ラは、
アクセス時にエラ−を検出したアドレスに対して、以後
、アドレス単位で代替メモリ領域が使用される。
アクセス時にエラ−を検出したアドレスに対して、以後
、アドレス単位で代替メモリ領域が使用される。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はディスク・キャシュに本発明を適用した例
である。図１において、２はキャシュメモリ、８は新し
くキャシュメモリ２内に設けた代替領域である。１３は
キャシュ・コントロ−ラであるが、新しく以下の回路を
設けた。すなわち、９はキャシュメモリ２内の不良メモ
リセルのアドレスとその代替セルのアドレスとを対とし
て複数個記憶する不良アドレステ−ブル、１０はＤＭＡ
コントロ−ラ６からの出力アドレスが不良アドレスでな
いか否かを検索する不良アドレス検索回路、１１はＤＭ
Ａ出力のアドレスが不良アドレステ−ブルにあった場合
の代替アドレスへの変換回路である。不良テ−ブルに代
替アドレスが既にある例の場合には単にそれを読み出す
回路でよい。７は従来例と同じマイクロプロセッサであ
る。
する。図１はディスク・キャシュに本発明を適用した例
である。図１において、２はキャシュメモリ、８は新し
くキャシュメモリ２内に設けた代替領域である。１３は
キャシュ・コントロ−ラであるが、新しく以下の回路を
設けた。すなわち、９はキャシュメモリ２内の不良メモ
リセルのアドレスとその代替セルのアドレスとを対とし
て複数個記憶する不良アドレステ−ブル、１０はＤＭＡ
コントロ−ラ６からの出力アドレスが不良アドレスでな
いか否かを検索する不良アドレス検索回路、１１はＤＭ
Ａ出力のアドレスが不良アドレステ−ブルにあった場合
の代替アドレスへの変換回路である。不良テ−ブルに代
替アドレスが既にある例の場合には単にそれを読み出す
回路でよい。７は従来例と同じマイクロプロセッサであ
る。
【００１２】次に動作を説明する。キャッシュメモリ２
にアクセスする場合において、ＤＭＡコントローラ６か
ら出力されるキャッシュメモリ２のアドレスは、まずア
ドレス検索回路１０に入力される。アドレス検索回路１
０はこのアドレスが不良アドレステーブル９に該当アド
レスが存在するか否かを調べ、存在しない場合には入力
されたアドレスをそのままキャッシュメモリ２に与える
が、アドレスが存在する場合には代替アドレスを不良ア
ドレステーブル９から読み出してキャッシュメモリ２に
与える。一方、キャッシュメモリ２から読み出す時にエ
ラーが発生した場合には、マイクロプロセッサ７が、エ
ラーの発生アドレスとその代替となるアドレスを不良ア
ドレステーブル９に登録する。
にアクセスする場合において、ＤＭＡコントローラ６か
ら出力されるキャッシュメモリ２のアドレスは、まずア
ドレス検索回路１０に入力される。アドレス検索回路１
０はこのアドレスが不良アドレステーブル９に該当アド
レスが存在するか否かを調べ、存在しない場合には入力
されたアドレスをそのままキャッシュメモリ２に与える
が、アドレスが存在する場合には代替アドレスを不良ア
ドレステーブル９から読み出してキャッシュメモリ２に
与える。一方、キャッシュメモリ２から読み出す時にエ
ラーが発生した場合には、マイクロプロセッサ７が、エ
ラーの発生アドレスとその代替となるアドレスを不良ア
ドレステーブル９に登録する。
【００１３】こうして、この不良メモリセルを含むブロ
ックへのディスク装置１からのデータの再格納およびこ
れ以後のデータの読み出しは、上で述べたアドレス検索
回路１０によって、不良メモリセルへのアクセスは代替
メモリセルへのアクセスとなる。
ックへのディスク装置１からのデータの再格納およびこ
れ以後のデータの読み出しは、上で述べたアドレス検索
回路１０によって、不良メモリセルへのアクセスは代替
メモリセルへのアクセスとなる。
【００１４】以上、上記実施例ではディスクキャッシュ
の場合について説明したが、ＣＰＵのキャッシュ、主記
憶装置でもよく、上記ディスクキャッシュの実施例と同
様の構成により、同様の効果を奏する。
の場合について説明したが、ＣＰＵのキャッシュ、主記
憶装置でもよく、上記ディスクキャッシュの実施例と同
様の構成により、同様の効果を奏する。
【００１５】
【発明の効果】以上のようにこの発明によれば、エラ−
の発生したアドレスだけを代替するようにしたので、メ
モリの利用効率が良く、また書き直し時間が短縮できる
効果がある。
の発生したアドレスだけを代替するようにしたので、メ
モリの利用効率が良く、また書き直し時間が短縮できる
効果がある。
【図１】本発明の一実施例であるキャシュコントロ−ラ
の構成ブロック図である。
の構成ブロック図である。
【図２】従来のキャシュメモリを組み込んだ装置ブロッ
ク図である。
ク図である。
８ 代替領域
９ 不良アドレステ−ブル
１０ 不良アドレス検索回路１１
アドレス変換回路
アドレス変換回路
Claims (1)
- 【請求項１】 キャシュメモリの読み出しまたは書き
込み時に発生したメモリエラ−の発生アドレスを記憶し
ておくテ−ブルと、デ−タをキャシュメモリに読み出し
または書き込み時に、上記テ−ブルを検索する不良アド
レス検索手段と、上記検索の結果、不良アドレスがあれ
ば代替アドレスを指示して代替アドレスにデ−タを読み
出しまたは書き込ませるアドレス変換手段からなるキャ
シュコントロ−ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096903A JPH04326436A (ja) | 1991-04-26 | 1991-04-26 | キャッシュ・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096903A JPH04326436A (ja) | 1991-04-26 | 1991-04-26 | キャッシュ・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326436A true JPH04326436A (ja) | 1992-11-16 |
Family
ID=14177333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096903A Pending JPH04326436A (ja) | 1991-04-26 | 1991-04-26 | キャッシュ・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10185619B2 (en) * | 2016-03-31 | 2019-01-22 | Intel Corporation | Handling of error prone cache line slots of memory side cache of multi-level system memory |
-
1991
- 1991-04-26 JP JP3096903A patent/JPH04326436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10185619B2 (en) * | 2016-03-31 | 2019-01-22 | Intel Corporation | Handling of error prone cache line slots of memory side cache of multi-level system memory |
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