JPH08204014A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH08204014A
JPH08204014A JP7236624A JP23662495A JPH08204014A JP H08204014 A JPH08204014 A JP H08204014A JP 7236624 A JP7236624 A JP 7236624A JP 23662495 A JP23662495 A JP 23662495A JP H08204014 A JPH08204014 A JP H08204014A
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尚弘 庄田
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Abstract

(57)【要約】 【課題】この発明は、二重ダマシン構造などの多レベル
や多層設計体系を使用する際の相互接続の歩留まりを高
め、製造工程の安定性と半導体装置の性能及び信頼性を
確保でき、継目やボイドの発生を著しく減少する。 【解決手段】 二重ダマシン構造にスタッドとインター
コネクトを有する半導体デバイスを製造する方法は選択
堆積を使用する。この方法は、絶縁層内に第１の開口部
と第２の開口部を具備するトレンチを形成し、第１の開
口部によって露出した表面上に第１の付着層を形成す
る。第２の開口部によって露出した表面上に第１の付着
層は異なる材料で第２の付着層を形成する。第１、第２
の付着層上に導電材料を選択的に堆積する際、第２の付
着層上の導電材料の成長開始は、第１の付着層上で導電
材料が成長開始した後となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置とそ
の製造方法に係わり、特に、多層半導体装置とその内部
にスタッド及びインターコネクトを形成する方法に関す
るものである。
【０００２】
【従来の技術】半導体装置は、一般に、集積回路を形成
する多数の回路を含んでいる。集積回路において、半導
体基板内に形成されるデバイスやエレメントは、一般
に、メタライゼーションと総称される連続堆積、マスキ
ング、エッチングによって形成された例えば金属線やイ
ンターコネクトからなる金属リードにより相互に接続さ
れる。メタライゼーションは、バイアスまたはコンタク
トと呼ばれる小さい開口部やウィンドウのマスキング領
域で開始され、これらバイアスまたはコンタクトは全て
の表面層からデバイスの活性の範囲までエッチングされ
る。コンタクトのマスキングの後、導電材料の薄い層
が、例えば真空蒸着、スパッタリング、又は化学的気相
成長（ＣＶＤ）技術によってウェハ全体に堆積される。
この層の不要な部分は、化学的機械研磨（ＣＭＰ）によ
って除去される。この工程は金属の細線によって覆われ
た表面を残し、この金属の細線がインターコネクトであ
る。
【０００３】上記プロセスは、単一ダマシン構造(singl
e damascene structure)（単一レベル又は単層金属構
造）について説明している。チップ密度の増加により、
ウェハ表面上には一層多くのコンポーネントが配置さ
れ、これは表面配線に利用できる範囲の減少を招いた。
このため、多レベルや多層設計などの二重ダマシン構造
(dual damascene structures) が、チップの密度を増や
すために必要になってきた。代表的な多レベル設計は、
標準のメタライゼーションプロセスで始まり、互いに部
分的に配線された表面のコンポーネントを残す。次に、
酸化物、窒化シリコン又はポリイミド樹脂などの絶縁材
料層がその上に堆積される。絶縁層には、コンタクト又
はバイアスを第１のレベルの金属までエッチングするマ
スキング工程が行われる。
【０００４】金属を使用するのは、絶縁体層を通して上
にある導電領域と下にある領域との間に形成された電気
的コンタクトを相互接続するためである。代表的には、
上の層は金属であり、下の層はドーピングされた半導体
領域、サリサイド又はその他の金属層である。この２つ
の層間の接続は、導電材料を埋め込んだウィンドウつま
り開口部、上述したコンタクト及びバイアスによって行
われる。コンタクトはソース・ドレイン領域、サリサイ
ド又はポリシリコンを金属に相互接続するインターコネ
クトのことであり、バイアスは金属と金属を接続するイ
ンターコネクトのことである。
【０００５】
【発明が解決しようとする課題】多レベル金属システム
はコストが高い割に歩留まりが低く、良好な電流搬送リ
ード(current-carrying leads)を作るために、ウェハ表
面と中間層の平坦化に非常な注意を払う必要がある。し
たがって、多レベル構造を形成するのに必要な処理工程
を削減することが重要である。
【０００６】引用によりこの明細書中に編入されたチョ
ー等による米国特許第4,789,648 号に記載された先行技
術の方法によれば、導電材料はインターコネクト溝を含
む表面上とコンタクトの開口部の内側に同時に堆積され
る。特に、チョー等の特許は、ブランケットＣＶＤ技術
を使用して、多層システムのインターコネクト溝と言わ
れるバイアスと配線チャネルを含む単一導電層上にイン
ターコネクトを形成する方法を開示している。これは、
所定の構造を形成するために必要な工程数を最小とする
ために行われる。しかし、この種の先行技術の方法には
いくつか問題がある。例えば導電材料はコンタクトの開
口のエッジ部にオーバーハングすることが多く、このコ
ンタクトの開口部内の導電材料の範囲内にボイド（空
隙）や継目を生成する。すなわち、ボイドや継目は、コ
ンタクトの底またはビア・ホールに導電材料の成長が完
了する前に、インターコネクト溝内とコンタクトの側壁
上又はビア・ホールに導電材料が成長した場合の典型的
な結果である。継目とボイドの存在は、プロセスの歩留
まりに悪影響を及ぼす。
【０００７】コンタクトまたはバイアスにＣＶＤタング
ステンを選択的に埋め込む方法は、引用によりこの明細
書中に編入されたフラナーによる米国特許第4,987,099
号に記載された技術として周知である。選択ＣＶＤは、
ブランケットＣＶＤを使用する際に堆積される余分な導
電材料を除去するため、必要な追加のエッチング及びポ
リッシングなどの処理工程を最低限にするために使用で
きる。しかし、フラナーに記載された選択ＣＶＤを使用
する場合、導電材料の被覆性が不完全となり、コンタク
ト内にボイドや継目が生じることになる。前述した通
り、プロセスの歩留まりは、継目とボイドの存在によっ
て悪影響を受ける。
【０００８】この発明は、多層半導体装置にインターコ
ネクトを形成する場合の問題を解決するものであり、そ
の目的とするところは、回路のオープンやショートの可
能性を減少させ、これにより、二重ダマシン構造などの
多レベルや多層設計体系を使用する際の相互接続の歩留
まりを高め、さらに、製造工程の安定性と半導体装置の
性能及び信頼性を確保でき、継目やボイドを著しく減少
可能とする。
【０００９】
【課題を解決するための手段】この発明では、スタッド
およびインターコネクトは二重ダマシン構造のような多
レベルや多層設計体系で形成でき、しかも、構造中のボ
イドや継目が少なくなる。ボイドと継目が生じるのは、
コンタクトの底又はビア・ホールにおける成長が完了す
る前に、インターコネクト溝内とコンタクトの側壁上、
又はビア・ホールに導電層が成長するからである。した
がって、ホールの角にオーバーハングが生じたり、選択
的な導電層の堆積の被覆不良の結果、継目とボイドが生
じる。
【００１０】この発明は、コンタクトの底又はビア・ホ
ール、及びインターコネクト溝に個別の付着層を使用す
ることにより、上記課題を克服する。埋め込まれるホー
ルの底部に堆積される第１の付着層は、化学気相成長法
などにより導電層を選択的に堆積する際に、第１の付着
層上の成長のための成膜開始時間が、第２の付着層上で
導電層が成長するための成膜開始時間より短くなるよう
にする。すなわち、付着層は、ホール内の導電層の成長
が、インターコネクト溝上の成長が開始する前に終了す
るように選択される。選択的ＣＶＤ処理の際の温度は、
成膜開始時間と成長の速度をコントロールする。ホール
内の導電層の成長が終了すると、温度を上昇させ、第２
の付着層上の導電層を成長させる。
【００１１】この発明に従って基板上に半導体装置を製
造する方法は、基板上に絶縁層を形成する工程と、絶縁
層に第１、第２の開口部を含むトレンチを形成する工程
と、第１の開口部によって露出する表面上に第１の層を
形成する工程と、第２の開口部によって露出する表面上
に、第１の付着層とは異なる材料の第２の層を形成する
工程とを含む。導電材料は、第１の層と第２の層上に選
択的に堆積され、その際、第２の層上の導電材料の成長
は、第１の層上の導電材料の成長が開始した後に開始す
る。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。この発明のプロセスは、絶縁材料内のト
レンチに下の領域と電気的に接触するためにタングステ
ンなどの導電材料を埋め込む。このプロセスにおいて、
絶縁材料内のトレンチは二重ダマシン構造を有する。し
かし、この発明はこれに限定されるものではなく、例え
ば二重ダマシン構造を有するトレンチに絶縁材料などそ
の他の材料を埋め込む方法、及び二重ダマシン構造以外
の構造を有するトレンチを埋め込む方法にも、この発明
を適用できることは明かである。また、トレンチとは、
少なくとも１つの材料層に形成される開口部を含んでい
る。
【００１３】二重ダマシン構造を有するトレンチに導電
材料を埋め込むプロセスについては、図１（ａ）乃至図
１（ｅ）を参照して概略的に説明する。図１（ａ）にお
いて、二酸化シリコン（ＳｉＯ2 ）のようなの絶縁膜２
が半導体デバイスを構成する半導体基板１上に形成され
る。半導体デバイスには、例えばダイナミックランダム
アクセスメモリ（ＤＲＡＭ）などの半導体記憶装置があ
るが、これに限定されるものではない。次に、絶縁膜２
は、例えばＲＩＥ（反応イオンエッチング）を使用して
エッチングされ、図１（ｂ）に示す二重ダマシン構造を
有するトレンチ９が形成される。このトレンチ９は、以
下、インターコネクト溝と称する第１の開口部４と、以
下、コンタクトホールと称する第２の開口部３とを有し
ている。インターコネクト溝４は、絶縁膜２の露出表面
部分６によって規定される溝底部を有し、コンタクトホ
ールは、半導体基板１の露出表面部分５によって規定さ
れる溝底部を有している。次に、図１（ｃ）に示すよう
に、第１導電層７が半導体基板１の表面部分５上に形成
され、第２導電層８が絶縁膜２の表面部分６上に形成さ
れる。導電層７と８は、例えば各々の選択的化学気相成
長法（ＣＶＤｓ）によって形成してもよい。
【００１４】導電層７と８の材料は、トレンチ９に埋め
込む材料に従って決定される。以下で述るように、この
実施例ではトレンチ９を埋め込むためにタングステンを
使用するので、導電層７と８を形成するための材料は、
導電層７上にタングステンを成膜するための成膜開始時
間(incubation time) が、導電層８上にタングステンを
成膜するための成膜開始時間より短くなるように選択す
る。例えば、導電層７は、サリサイド、シリサイド、シ
リコン又は金属が適用され、導電層８は、金属、窒化金
属または硼化金属を適用できる。
【００１５】図２は、堆積時間と導電層７と８上のタン
グステンの膜厚の関係を表すグラフである。同図から明
らかなように、実線で示す導電層７上のタングステンの
成膜は時間ｔ0 に開始し、破線で示す導電層８上のタン
グステンの成膜は、ｔ0 より遅い時間ｔ1 に開始する。
【００１６】図１（ｄ）において、タングステン層Ｗ
は、例えば導電層７上の選択的化学気相成長法によって
堆積され、コンタクトホール３を埋め込む。上述したよ
うに、導電層７と８上のタングステンの成膜開始時間に
は差があるため、図１（ｄ）に示すように、コンタクト
ホール３が埋め込まれる際、導電層８上にタングステン
は成膜されない。コンタクトホール３が埋め込まれた
後、図１（ｅ）に示すようにタングステン層Ｗは、例え
ば化学的蒸着によって導電層８上に成膜され、インター
コネクト溝４を埋め込む。図１（ｅ）のような二重ダマ
シン構造を３次元で表した図を図７に示す。上記方法に
よれば、コンタクトホールとインターコネクト溝を含む
二重ダマシン構造のトレンチに、ボイドを生じることな
くタングステンを埋め込むことができる。したがって、
電気的接触を改善することができる。これに対して、タ
ングステンの成膜がトレンチのコンタクトホールとイン
ターコネクト溝内で同時に行われた場合、ボイドが発生
する可能性がある。
【００１７】温度や圧力などの成膜条件は、導電層７、
８上のタングステンの成膜開始時間を制御するために使
用できる。例えば第１の温度Ｔ1 における成膜条件で
は、タングステンは導電層７には堆積されるが、導電層
８には堆積されない。コンタクトホール３が埋め込まれ
た場合、堆積条件は、タングステンが導電層８上に堆積
される第２の温度Ｔ2 に変更しても良い。
【００１８】また、必要であればタングステンを導電層
８上に堆積する前に、ＲＩＥ、化学的ドライエッチン
グ、ウエットエッチング、又はその組合せなどの表面前
処理を行うこともできる。表面前処理は、導電層８上に
タングステンを成長させるための成膜開始時間を短縮で
きる。導電層８上にタングステンを堆積した後、必要に
応じて表面を平坦化することもできる。
【００１９】図１（ａ）乃至図１（ｅ）に関して説明し
た方法は、半導体基板の表面部分を具備するコンタクト
を形成するためのトレンチの埋め込みに関して説明した
が、この発明は、下方の層に配置されている１又は複数
の層のトレンチを埋め込む必要がある場合にも適用でき
る。さらに、この発明は導電材料でコンタクトを埋め込
む場合に限定されるものではなく、絶縁材料でトレンチ
を埋め込む場合にも適用できる。また、導電層７、８が
設けられるのは、埋め込み材料がタングステンであり、
タングステンは選択化学気相成長法によって導電材料上
に堆積されるからである。埋め込み材料がそうした層の
堆積を必要としない場合、また、半導体基板１の表面部
分５上の埋め込み材料の成膜開始時間が、絶縁層２の表
面部分６上の埋め込み材料の成膜開始時間と異なる場
合、導電層７と８に対応する層は不要である。
【００２０】次に、上記プロセスの特定の例を説明す
る。 （実施例１）図３（ａ）乃至図３（ｇ）を参照して、上
記のプロセスをＭＯＳデバイスのコンタクトホールの埋
め込みに適用する場合について説明する。ＭＯＳデバイ
スは周知の方法により、例えばシリコンの基板１０上に
形成される。図３（ａ）に示すように、シャロートレン
チに形成された側壁絶縁体１５によって分離されたＭＯ
Ｓデバイスは、上に第１の付着層１４を有するソース１
１、ドレイン１２、ゲート電極１３とを含んでいる。第
１の付着層１４はＴｉＳｉ2 などのサリサイドが好まし
い。ＳｉＯ2 のような側壁絶縁体１５は、ゲート電極１
３の側壁上にも形成されている。
【００２１】図３（ｂ）に示すように、絶縁層１６はＭ
ＯＳデバイス上に堆積される。インターコネクト溝とイ
ンターコネクト溝上の第２の付着層１７は、リフトオフ
技術によって形成される。第２の付着層は窒化チタン
（ＴｉＮ）が望ましい。
【００２２】リフトオフ技術では、絶縁層１６の上部に
フォトレジストが堆積される。次に、インターコネクト
溝を形成するため、フォトレジストが露光、及び現像さ
れる。この後、フォトレジスト上とインターコネクト溝
内に気相成長法により、金属が堆積される。フォトレジ
ストは、フォトレジストの上部上に存在する不要な金属
と共にリフトオフされ、図３（ｃ）に示すように、イン
ターコネクト溝上に金属の第２の付着層１７が残る。
【００２３】次に、レジストはコンタクトホールに合わ
せてパターン化される。第２の付着層１７と絶縁層１６
は連続的にエッチングされてレジストが除去され、図３
（ｄ）に示すように、コンタクトホール１８を有する構
造が残る。コンタクトホール１８は、ソース１１、ドレ
イン１２、ゲート電極１３上の第１の付着層１４を露出
している。
【００２４】次に、例えばタングステンからなる導電層
１９が第１、第２の付着層１４、１７上に選択的に堆積
される。コンタクトホール１８は、図３（ｅ）に示すよ
うに、第２の付着層１７上で成長が開始する前に、導電
層１９で埋め込まれる。基板１０の温度は堆積処理の間
上昇するため、導電層１９が第２の付着層１７上に形成
され、図３（ｆ）に示す構造が残る。詳述すると、第１
付着層１４がＴｉＳｉ2 、第２の付着層１７がＴｉＮの
場合、温度は約２５０℃に上昇する。この温度以上にな
ると、タングステンは妥当な成膜開始時間の範囲内でＴ
ｉＳｉ2 上に成長開始する。導電層が成長するための妥
当な成膜開始時間は、約１０秒のオーダである。タング
ステンは、３００℃を超える温度で妥当な時間内にＴｉ
Ｎ上で成長を開始する。したがって、コンタクトホール
１８が２５０℃で埋め込まれたら直ぐに、タングステン
がＴｉＮ上で妥当な成膜開始時間内に成長開始するよう
に、温度が３００℃以上の例えば３５０℃に上昇され
る。
【００２５】あるいは、第１の付着層上に堆積後、表面
を前処理すると、ＴｉＮ上で成長が開始するための成膜
開始時間を短縮することができる。例えば、第１付着層
が前処理された場合、妥当な時間内にタングステンの成
長が開始するのに必要な温度は低下する。したがって、
タングステンの成長が前処理を行わず、３００℃で妥当
な時間内にタングステンの成長が開始する場合、前処理
後のタングステンの成長は、より低温で妥当な時間内に
開始する。前処理技術は、ＲＩＥ、化学的ドライエッチ
ング、ウエットエッチング、又はその組合せを含む。
【００２６】ＭＯＳデバイスに様々な深さのコンタクト
ホール１８がある場合、導電層１９は、図３（ｆ）に示
すように平坦とはならない。したがって、この場合、Ｃ
ＭＰなどの技術を用いて導電層１９を平坦化し、図３
（ｇ）に示す構造とする。 （実施例２）図４（ａ）乃至（ｅ）を参照して、ＭＯＳ
デバイスのコンタクトホールを埋め込む上記プロセスの
他の例について説明する。このＭＯＳデバイスは、実施
例１の図３（ａ）に示すエレメントと同様のエレメント
を有している。
【００２７】絶縁層１６は、ＭＯＳデバイス上に堆積さ
れる。次に、レジスト２０がその上に堆積される。コン
タクトホール１８とインターコネクト溝２１は、レジス
ト２０をマスクとして使用することによりエッチングさ
れ、図４（ａ）に示す構造が形成される。次に、ノンコ
ヒーレント(non-coherent)ＴｉＮ２２の付着層がその構
造上にノンコリメーションスパッタ法によりスパッタさ
れ、レジスト２０がその上に堆積されているＴｉＮと共
に除去され、図４（ｂ）に示す構造が形成される。ノン
コヒーレントＴｉＮは被覆性が劣るため、図４（ｂ）に
示すように、ＴｉＮの膜２２はコンタクトホール１８の
底には形成されない。しかし、この例において、ＴｉＮ
２２はコンタクトホール１８の側壁上に形成されてい
る。
【００２８】その後、タングステン層２４がコンタクト
ホール１８内とＴｉＮ層２２上に選択的に堆積され、そ
の際、タングステン層２４は、図４（ｃ）に示すよう
に、コンタクトホール１８の底部からのみ成長する。コ
ンタクトホール１８内の選択的堆積は約２５０℃で開始
する。コンタクトホール１８が埋め込まれると、Ｃｌ2
ＲＩＥによって表面のＴｉＯ2 又はＴｉＯx Ｎy （つま
り酸窒化チタン）が除去され、インターコネクト溝２１
内のＴｉＮ層２２上にタングステンが堆積され、図４
（ｄ）に示す構造が形成される。したがって、温度を上
昇することなく、妥当な成膜開始時間でＴｉＮ層２２上
にタングステンが成長開始する環境を作るために、コン
タクトホール１８の埋め込み後に前処理技術を使用する
ことができる。
【００２９】あるいは、妥当な成膜開始時間でＴｉＮ層
２２上にタングステン層２４が成長する温度まで基板の
温度を上昇でき、図４（ｄ）に示す構造を残すことがで
きる。また、前処理は、温度を上昇させる前に行っても
よい。続いてタングステン層２４を平坦化すると、図４
（ｅ）に示す構造が形成される。 （実施例３）図５（ａ）乃至図５（ｇ）は、ＭＯＳデバ
イスのコンタクトホールを埋め込む上記プロセスによる
他の応用を示している。ＭＯＳデバイスは、実施例１の
図３（ａ）に示すエレメントと同様のエレメントを有し
ている。
【００３０】実施例２で説明したように、コンタクトホ
ール１８とインターコネクト溝２１を形成した後、レジ
ストを除去すると、図５（ａ）に示す構造が形成され
る。次に、ノンコヒーレントＴｉＮ２２がその構造上に
スパッタされ、図５（ｂ）に示す構造が形成される。こ
の後、レジスト２５が、図５（ｃ）に示すように、露出
面上に形成される。続いて、表面のレジスト２５とＴｉ
Ｎ層２２が研磨され、コンタクトホール１８内のレジス
ト２５が除去されると、図５（ｄ）に示す構造が形成さ
れる。
【００３１】この後、タングステン層２４が、コンタク
トホール１８内とＴｉＮ層２２上に選択的に堆積され
る。この際、タングステン層２４は、図５（ｅ）に示す
ように、コンタクトホール１８の底部からのみ成長す
る。その後、堆積条件を変化し、基板温度を上昇させる
と、ＴｉＮ層２２上にタングステン層２４が成長し、図
５（ｆ）に示す構造が形成される。続いてタングステン
層２４を平坦化すると、図５（ｇ）に示す構造が形成さ
れる。 （実施例４）図６（ａ）乃至図６（ｃ）を参照して、ビ
ア・ホール(via hole)を埋め込む上記プロセスの応用に
ついて説明する。例えばＷからなるインターコネクト３
０は、絶縁層３１内に形成される。ビア・ホール３２は
インターコネクト３０を露出するため、絶縁層３１内が
エッチングされ、インターコネクト溝３３も同様にエッ
チングされる。例えばＴｉＮの付着層３４はインターコ
ネクト溝３３によって露出された表面上に選択的に堆積
され、図６（ａ）に示す構造が形成される。付着層３４
は、インターコネクト３０と異なる材料である。
【００３２】次に、タングステンなどの導電材料３５
が、インターコネクト３０と付着層３４上に選択的に堆
積される。導電材料３５はインターコネクト内で成長
し、図６（ｂ）に示すように、最初にホール３２を埋め
込む。この後、堆積条件を変化させ温度が上昇すると、
導電材料３５は付着層３４上で成長し、図６（ｃ）に示
す構造が形成される。この発明は上記実施例に限定され
るのではなく、発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
【００３３】
【発明の効果】以上詳述したようにこの発明によれば、
回路のオープンやショートの可能性を減少し、これによ
り二重ダマシン構造などの多レベルや多層設計体系を使
用する際の相互接続の歩留まりを高めることができ、さ
らに、製造工程の安定性と半導体装置の性能及び信頼性
を確保でき、継目やボイドの発生を著しく減少すること
ができる。
【図面の簡単な説明】
【図１】図１（ａ）乃至図１（ｅ）は、この発明の基本
原理を工程順に示す断面図。
【図２】図２は、図１に示す第１、第２の付着層上の導
電層の成長の関係を示す図。
【図３】図３（ａ）乃至（ｇ）は、この発明の実施例１
を示すものであり、ＭＯＳデバイス内のコンタクトホー
ルを埋め込む例を工程順に示す断面図。
【図４】図４（ａ）乃至（ｅ）は、この発明の実施例２
を示すものであり、ＭＯＳデバイス内のコンタクトホー
ルを埋め込む他の例を工程順に示す断面図。
【図５】図５（ａ）乃至（ｇ）は、この発明の実施例３
を示すものであり、ＭＯＳデバイス内のコンタクトホー
ルを埋め込む他の例を工程順に示す断面図。
【図６】図６（ａ）乃至（ｃ）は、この発明の実施例４
を示すものであり、ホールを埋め込む例を工程順に示す
断面図。
【図７】図７は、この発明に基づく二重ダマシン構造を
示す斜視図。
【符号の説明】
１…半導体基板、２…絶縁膜、３…コンタクトホール
（第２の開口部）、４…インターコネクト溝（第１の開
口部）、７…第１導電層、８…第２導電層、９…トレン
チ、１４…第１の付着層、１６…絶縁層、１７…第２の
付着層、１８…コンタクトホール、１９…導電層、２０
…レジスト、２１…インターコネクト溝、２２…ノンコ
ヒーレントＴｉＮ、２４…タングステン層、２５…レジ
スト、３０…インターコネクト、３１…絶縁層、３２…
ビア・ホール、３３…インターコネクト溝、３４…付着
層、３５…導電材料。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置用のインターコネクションを
    形成する方法であって、 半導体基板上に絶縁層を形成する工程と、 絶縁層内に第１の開口部と第２の開口部を有するトレン
    チを形成する工程と、 前記第１の開口部によって露出された表面上に、第１の
    材料による第１の層を形成する工程と、 第２の開口部によって露出された表面上に、第１の材料
    と異なる第２の材料による第２の層を形成する工程と、 第１の層上の導電材料の成長が開始した後に、第２の層
    上の前記導電材料の成長が開始し、前記第１の層と前記
    第２の層上に導電材料を選択的に堆積する工程とを具備
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記導電材料はタングステンであること
    を特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 第１、第２の層は金属であることを特徴
    とする請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１の開口部の側壁に前記第２の層
    を形成する工程をさらに具備することを特徴とする請求
    項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記第１の層は、シリサイド、シリコン
    及び金属からなるグループから選択されることを特徴と
    する請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記第２の層は、窒化金属、硼化金属及
    び金属からなるグループから選択されることを特徴とす
    る請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記第２の層は、窒化チタンであること
    を特徴とする請求項１記載の半導体装置の製造方法。
  8. 【請求項８】 前記導電材料を選択的に堆積する工程
    で、第２の層上の前記導電材料の成長は、前記基板の温
    度が閾値温度を超えた時に開始することを特徴とする請
    求項１記載の半導体装置の製造方法。
  9. 【請求項９】 前記選択的に堆積する工程は、 前記第１の層上に前記導電材料を選択的に堆積する工程
    と、 前記第２の層を前処理して、前記第２の層上に導電層が
    成長するための成膜開始時間を短縮する工程と、 前記第１の層と第２の層上に前記導電材料を堆積する工
    程とを含むことを特徴とする請求項１記載の半導体装置
    の製造方法。
  10. 【請求項１０】 前記前処理工程は、反応イオンエッチ
    ング、化学的ドライエッチング、及びウエットエッチン
    グのうちの少なくとも１つからなることを特徴とする請
    求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 基板上のＭＯＳデバイス内のコンタク
    トホールを埋め込む方法であって、 前記ＭＯＳデバイス上に絶縁層を形成する工程と、 前記絶縁層内にトレンチを形成する工程と、 前記トレンチによって露出された表面上に付着層を選択
    的に堆積する工程と、 前記絶縁層内にコンタクトホールを形成し、前記ＭＯＳ
    デバイスのコンポーネントを露出する工程と、 前記コンポーネント上に前記導電材料の成長が開始した
    後に、前記付着層上の前記導電材料の成長が開始し、前
    記コンポーネントと前記付着層上に導電材料を選択的に
    堆積する工程とを具備すること特徴とする半導体装置の
    製造方法。
  12. 【請求項１２】 前記コンタクトホールを形成する工程
    は、 前記絶縁層上にレジストパターンを形成する工程と、 前記レジストパターンをマスクとして使用して、前記絶
    縁層内の前記コンタクトホールをエッチングする工程
    と、 前記絶縁層から前記レジストパターンを除去する工程と
    を含むことを特徴とする請求項１１記載の半導体装置の
    製造方法。
  13. 【請求項１３】 前記導電材料を選択的に堆積する工程
    において、前記付着層上の前記導電材料の成長が、前記
    基板の温度が閾値温度を超えた時に開始すること特徴と
    する請求項１１記載の半導体装置の製造方法。
  14. 【請求項１４】 前記導電材料と前記絶縁層を含む表面
    を平坦化する工程をさらに具備すること特徴とする請求
    項１１記載の半導体装置の製造方法。
  15. 【請求項１５】 基板上のＭＯＳデバイス内のコンタク
    トホールを埋め込む方法であって、 前記ＭＯＳデバイス上に絶縁層を形成する工程と、 前記ＭＯＳデバイスのコンポーネントを露出するため
    に、前記絶縁層内にインターコネクト溝と前記絶縁層内
    にコンタクトホールを含むトレンチを形成する工程と、 前記インターコネクト溝によって露出した表面上と前記
    コンタクトホールの側壁上に付着層を選択的に堆積する
    工程と、 前記コンポーネント上の前記導電材料が成長が開始した
    後に、前記付着層上の前記導電材料の成長が開始し、前
    記コンポーネントと前記付着層上に導電材料を選択的に
    堆積する工程とを具備することを特徴とする半導体装置
    の製造方法。
  16. 【請求項１６】 前記付着層上で前記導電材料が成長す
    るための成膜開始時間は、前記コンポーネント上で前記
    導電材料が成長するための成膜開始時間より遅いこと特
    徴とする請求項１５記載の半導体装置の製造方法。
  17. 【請求項１７】 前記導電材料と前記絶縁層を含む表面
    を平坦化する工程をさらに具備することを特徴とする請
    求項１５記載の半導体装置の製造方法。
  18. 【請求項１８】 前記選択的に堆積する工程の前に、 前記付着層にレジストを設ける工程と、 前記レジストと前記付着層を平坦化する工程とをさらに
    具備することを特徴とする請求項１５記載の半導体装置
    の製造方法。
  19. 【請求項１９】 前記選択的に堆積する工程は、 前記コンポーネント上に前記導電材料を選択的に成膜す
    る工程と、 前記付着層を前処理し、前記付着層上に前記導電層が成
    長するための成膜開始時間を短縮する工程と、 前記コンポーネントと前記付着層上に前記導電材料を堆
    積する工程とを含むことを特徴とする請求項１５記載の
    半導体装置の製造方法。
  20. 【請求項２０】 前記前処理工程は、反応イオンエッチ
    ング、化学的ドライエッチングおよびウエットエッチン
    グのうちの少なくとも１つからなることを特徴とする請
    求項１９記載の半導体装置の製造方法。
  21. 【請求項２１】 半導体デバイス内のホールに埋め込む
    方法であって、 絶縁層を形成する工程と、 前記絶縁層内にインターコネクトを形成する工程と、 前記絶縁層内の前記インターコネクトとインターコネク
    ト溝を露出するため、前記絶縁層内にビア・ホールを形
    成する工程と、 前記インターコネクト溝によって露出した表面上に、前
    記インターコネクトとは異なる材料の付着層を形成する
    工程と、 前記インターコネクト上で前記導電材料の成長が開始し
    た後に、前記付着層上の前記導電材料の成長が開始し、
    前記インターコネクトと前記付着層上に導電材料を選択
    的に成膜する工程とを具備することを特徴とする半導体
    装置の製造方法。
  22. 【請求項２２】 前記インターコネクトはタングステン
    からなることを特徴とする請求項２１記載の半導体装置
    の製造方法。
  23. 【請求項２３】 前記付着層は窒化チタンであることを
    特徴とする請求項２１記載の半導体装置の製造方法。
  24. 【請求項２４】 下の層上に配置された１又は複数の層
    内の少なくとも第１の開口部と第２の開口部を含むトレ
    ンチを埋め込む方法であって、 前記第２の開口部ではなく、前記第１の開口部に埋め込
    み材料を埋め込む第１の工程と、 前記第１の開口部に埋め込んだ後に、前記第２の開口部
    に前記埋め込み材料を埋め込み、前記第１の開口部の埋
    め込み材料と前記第２の開口部の前記埋め込み材料とを
    物理的に接触させる第２の工程とを具備することを特徴
    とする半導体装置の製造方法。
  25. 【請求項２５】 前記トレンチは、前記下の層の表面部
    分を露出することを特徴とする請求項２４記載の半導体
    装置の製造方法。
  26. 【請求項２６】 下の領域上に位置する１つ又は複数の
    層内の少なくとも第１の開口部と第２の開口部とを含む
    トレンチを介して下の領域に対するコンタクトを形成す
    る方法であって、 前記第１の開口部の底の上に第１の導電層を形成する第
    １の工程と、 前記第２の開口部の底の上に第２の導電層を形成する第
    ２の工程と、 前記第１、第２の導電層の特性の違いによって、前記第
    ２の開口部ではなく前記第１の開口部を埋め込む第３の
    工程と、 前記第１の開口部が埋め込まれた後に、前記第２の開口
    部が埋め込まれる第４の工程とを具備することを特徴と
    する半導体装置の製造方法。
  27. 【請求項２７】 半導体装置の相互接続構造であって、 基板と、 前記基板上に形成された絶縁層と、 前記絶縁層内に形成され、第１の表面を露出する第１の
    開口部と、 前記絶縁層内に形成され、第２の表面を露出する第２の
    開口部と、 前記第１の表面上に形成される第１の材料の第１の層
    と、 前記第２の表面上に形成される前記第１の材料とは異な
    る第２の材料の第２の層と、 前記第１の層と第２の層上に形成され、前記第１、第２
    の開口部を埋め込む導電層とを具備することを特徴とす
    る半導体装置。
  28. 【請求項２８】 前記第１の層は、シリサイド、シリコ
    ン及び金属からなるグループから選択されることを特徴
    とする請求項２７記載の半導体装置。
  29. 【請求項２９】 前記第２の層は、窒化金属、硼化金属
    および金属からなるグループから選択されることを特徴
    とする請求項２８記載の半導体装置。
  30. 【請求項３０】 前記第２の層は、窒化チタンであるこ
    とを特徴とする請求項２７記載の半導体装置。
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