JPH08204017A - 半導体装置およびその製法 - Google Patents

Abstract

(57)【要約】 【目的】 拡散工程などの製造を容易化できるとともに
縦型素子部のオン抵抗を充分に低減し、ＩＰＤの素子特
性の優れた高信頼性の半導体装置を提供する。 【構成】 半導体基板に大電力用縦型素子と制御用小信
号素子とがモノリシックに形成されてなる半導体装置で
あって、前記半導体基板１０は、第１導電型で高不純物
濃度のサブ基板１１と該サブ基板上に設けられた第１導
電型で低不純物濃度のエピタキシャル層とからなり、該
エピタキシャル層は少なくとも第１層１２および第２層
１５の２層からなり前記縦型素子部３０の前記サブ基板
側の第１層が第１導電型の高不純物濃度領域１３とさ
れ、前記エピタキシャル層の前記小信号素子からなる制
御回路部２０の周囲に第２導電型のアイソレーション１
６が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
法に関する。さらに詳しくは、縦型ＭＯＳＦＥＴなどの
大電力用縦型素子と制御用小信号素子とが同一基板上に
形成された、いわゆるインテリジェントパワーデバイス
と呼ばれる半導体装置およびその製法に関する。

【０００２】

【従来の技術】ダブルディフュージョンＭＯＳＦＥＴ
（以下、Ｄ−ＭＯＳという）などの大電力用縦型素子を
リセットし、または過電流、過電圧、過熱などから保護
するため、論理素子、制御用小信号素子、抵抗、キャパ
シタなどからなる制御回路が大電力用縦型素子とともに
同一チップに集積化された、いわゆるインテリジェント
パワーデバイス（以下、ＩＰＤという）が、ハイサイド
スイッチ、ローサイドスイッチ、モータードライブ用な
どに用いられている。

【０００３】このＩＰＤは、たとえば図４〜５にそれぞ
れ斜視図と断面説明図が示されるように、１チップの半
導体基板１０に制御回路部２０とたとえばＤ−ＭＯＳな
どからなる大電力用縦型素子部３０とが形成されて構成
されている。制御回路部２０は縦型素子部３０と電気的
に絶縁するため、アイソレーション１６により分離され
た小信号素子の形成領域に論理素子、制御用小信号素
子、抵抗、キャパシタなどにより、制御回路が形成され
ている。図５では１個のｎｐｎトランジスタ２１のみが
示されている。トランジスタ２１の下方にはコレクタ抵
抗を低減するための埋込層２４が形成されている。

【０００４】縦型素子部３０はバイポーラパワートラン
ジスタやパワーＭＯＳＦＥＴなどが形成され、大電流を
うるため、基板１０の上下方向である縦方向に電流が流
れるように素子が形成されている。図５ではＤ−ＭＯＳ
の例が示されており、基板１０の表面側にソース領域３
１およびｐ型領域３２とその端部のチャネル領域３３が
形成され、基板１０のエピタキシャル層１４をドレイン
領域とし、チャネル領域３３上の図示しないゲート電極
に印加される信号によりチャネル領域３３がＯＮにな
り、ソース電極３５（図４参照）と基板１０の裏面側の
ドレイン電極３６（図４参照）間に電流が流れる。縦型
素子部３０にはこのソース領域３１およびチャネル領域
３３からなるＦＥＴセルが多数個形成され、それぞれの
電極が並列接続されてゲート電極３７（図４参照）は制
御回路部２０に接続されている。各セルを流れる電流の
和がＤ−ＭＯＳの電流として流れる。

【０００５】基板１０は、前述の制御回路部２０を縦型
素子部３０と電気的に分離するためのアイソレーション
１６を形成しなければならないため、たとえばｎ⁺型の
サブ基板１１上にｐ^-型のエピタキシャル層４２を成長
させてアイソレーション１６の下底部とする。また縦型
素子部３０は前述のように基板１０の縦方向に電流を流
す必要があり、ｎ⁺型のサブ基板１１上にｐ^-型層が存在
すると電流が流れないため、ｎ型不純物を導入してｎ⁺
型領域４３にする。その上に制御用小信号素子および縦
型素子を形成するｎ^-型のエピタキシャル層１４を成長
する。そののち、制御回路部２０の周囲にｐ型不純物を
導入してアイソレーション１６の側壁部１６ｃを形成し
て制御回路部２０が島状領域に分離されるアイソレーシ
ョン１６とする。

【０００６】この種のＩＰＤ用の半導体基板１０として
は、縦型素子部３０の電流が半導体基板１０を縦方向に
貫通して流れるため、ドレイン領域（エピタキシャル層
１４）の比抵抗が所望のＤ−ＭＯＳ特性をうるために必
要な値を維持するとともに、ｎ⁺型領域４３の不純物濃
度を充分高くしてオン抵抗を小さくする必要がある。一
方において制御回路部２０のアイソレーション１６に伴
なうｐｎ接合で耐圧が低下すると、ＩＰＤとしての耐圧
が低下し、電気特性が低下するため、ｐ^-型エピタキシ
ャル層４２の厚さを、たとえば３０μｍ以上と充分に厚
くしなければならない。そのため、縦型素子部３０では
相当厚いｐ^-型エピタキシャル層４２にｎ型不純物を導
入してｎ⁺型領域４３に変えなければならないが、拡散
係数の大きい不純物材料を導入するとドレイン領域に不
純物が這い上がり所望の不純物濃度にコントロールする
ことができず、拡散係数の小さい不純物材料を使用する
とｐ^-型エピタキシャル層４２を完全にｎ⁺型にするのに
１２００℃程度の高温で２０時間以上の長時間の熱処理
を必要とする。

【０００７】このＩＰＤの半導体基板の縦型素子部３０
のｎ⁺型領域４３を低抵抗にしてオン抵抗を小さくする
ため、たとえば特開平２−６９９７４号公報ではｐ^-型
エピタキシャル層４２を２層または３層で形成して１層
ごとの薄い状態でｎ型不純物を導入して厚いｐ^-型エピ
タキシャル層４２の全厚にわたってｎ⁺型領域４３とな
るようにしたり、特開昭６４−８６７２号公報ではｐ^-
型エピタキシャル層４２の縦型素子部に凹部を設けて薄
くし、該凹部に拡散係数の大きいサブ基板と同一導電型
の拡散層をサブ基板に達するように設けることによりｎ
⁺型領域とする方法が開示されているが、いずれのばあ
いもｎ⁺型サブ基板上にｐ^-型エピタキシャル層を成長す
ることにより形成している。

【０００８】

【発明が解決しようとする課題】従来のＩＰＤ用の半導
体基板としては、前述のように、ｎ⁺型のサブ基板上に
ｐ^-型のエピタキシャル層を成長させ、縦型素子部では
そのｐ^-型エピタキシャル層にｎ型不純物を導入してｎ⁺
型としている。そのため、ｐ^-型エピタキシャル層を何
層にも分けて薄い層ごとにｎ型不純物を拡散させたり、
縦型素子部のｐ^-型エピタキシャル層にエッチングによ
り凹部を形成してｐ^-型層を薄くしてからｎ^＋型領域と
しなければならず、製造工数を多く要し、コストアップ
になるという問題がある。

【０００９】さらにｐ⁻型層にｎ型不純物を導入してｎ
⁺型とするため、導電型を反転させて高不純物濃度とす
る必要があり、導入すべき不純物を多くしなければなら
ず、拡散時間が長時間必要であるとともに、厚さの全体
を完全な高不純物濃度とすることができず、オン抵抗を
低下できない。さらに導電型を変えて高濃度にしなけれ
ばならないため、結晶格子の格子欠陥が生じ易く、オン
抵抗を充分に低下できないという問題がある。

【００１０】本発明はこのような問題を解決し、拡散工
程などの製造時間を短縮できるとともに縦型素子部のオ
ン抵抗を充分に低減し、ＩＰＤの素子特性の優れた半導
体装置を安価に提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板に大電力用縦型素子と制御用小信号素子とが
モノリシックに形成されてなる半導体装置であって、前
記半導体基板は、第１導電型で高不純物濃度のサブ基板
と該サブ基板上に設けられた第１導電型で低不純物濃度
のエピタキシャル層とからなり、該エピタキシャル層は
少なくとも第１層および第２層の２層からなり前記縦型
素子の形成領域の前記サブ基板側の第１層が第１導電型
の高不純物濃度領域とされ、前記エピタキシャル層の前
記小信号素子の形成領域の周囲に第２導電型のアイソレ
ーションが形成されている。

【００１２】前記第１層の高不純物濃度領域が拡散係数
の小さい不純物で形成されていることが、ＦＥＴ部の不
純物濃度が変動しないため好ましい。

【００１３】前記エピタキシャル層が前記サブ基板側の
第１層と表面側の第２層とのあいだに第３層を有し、該
第３層の前記小信号素子形成領域に該小信号素子用の埋
込層が形成されていることが、埋込層を形成するばあい
にアイソレーションを突き抜けることがなく正確に埋込
層を形成できるため好ましい。

【００１４】本発明の半導体装置の製法は、（ａ）第１
導電型で高不純物濃度のサブ基板に第１導電型で低不純
物濃度のエピタキシャル層の第１層を成長し、（ｂ）該
第１層における大電力用縦型素子の形成領域に対応する
部分を第１導電型不純物の導入により高不純物濃度領域
にするとともに、該第１層における制御用小信号素子の
形成領域に対応する部分の表層部に第２導電型不純物を
導入することによりアイソレーションの下底部を形成
し、（ｃ）前記第１層上に第１導電型で低不純物濃度の
エピタキシャル層の第２層を成長し、（ｄ）該第２層に
おける前記小信号素子の形成領域の周囲に第２導電型不
純物を導入してアイソレーションの側壁部を形成し、前
記アイソレーションの下底部と接続させることにより前
記小信号素子の形成領域を第２導電型のアイソレーショ
ンで囲み、（ｅ）該小信号素子の形成領域に制御用回路
を、前記第１層の高不純物濃度領域上の前記第２層に大
電力用縦型素子を形成することを特徴とする。

【００１５】前記（ｂ）工程のアイソレーションの下底
部を形成したのち、該下底部の両端部にアイソレーショ
ンの側壁下層部用の第２導電型不純物を導入する（以
下、（ｆ）工程という）ことが、アイソレーションの側
壁部を上下から形成することができ、容易に形成するこ
とができるため好ましい。

【００１６】前記（ｂ）工程または（ｆ）工程ののちに
第１導電型で低不純物濃度のエピタキシャル層の第３層
を形成し、前記アイソレーションの下底部の上の該第３
層表面に不純物を導入し、第１導電型での高不純物濃度
の埋込層を形成することにより、埋込層を正確に形成す
ることができる。

【００１７】

【作用】本発明の半導体装置によれば、ＩＰＤを形成す
る半導体基板のエピタキシャル層はすべてサブ基板と同
じ導電型であるため、縦型素子部の基板側の不純物濃度
を短時間で充分に高濃度にすることができ、結晶欠陥も
最低限におさえられる。。その結果、オン抵抗を充分に
低減させることができ、高特性の大電力素子がえられ
る。

【００１８】また制御回路部はアイソレーションにより
電気的に分離されるとともに、アイソレーションの領域
は拡散係数の大きい不純物でも形成できるため、短時間
で充分な厚さに形成でき、ｐｎ接合の耐圧も充分高く維
持することができる。

【００１９】本発明の半導体装置の製法によれば、サブ
基板上にサブ基板と同じ導電型のエピタキシャル層を成
長させながら制御用小信号素子の形成領域を大電力用縦
型素子部と電気的に分離するアイソレーションを形成し
ているため、高不純物濃度領域を形成するのに、エピタ
キシャル層と同じ導電型の不純物を導入すればよく、短
時間で結晶欠陥の少ない高不純物濃度領域を形成するこ
とができる。

【００２０】その結果、素子間耐圧を充分維持しながら
大電力用縦型素子のオン抵抗を充分に低減することがで
き、高特性で高信頼性のＩＰＤがえられる。

【００２１】

【実施例】つぎに図面を参照しながら本発明の半導体装
置およびその製法を説明する。

【００２２】図１は本発明の半導体装置の断面説明図、
図２〜３はその製造工程の断面説明図である。

【００２３】本発明の半導体装置は、半導体基板１０に
アイソレーション１６によりそれぞれ電気的に分離され
た制御回路部２０とＤ−ＭＯＳなどからなる大電力用縦
型素子部３０が形成されているもので、半導体基板１０
のエピタキシャル層１２、１４、１５がすべてサブ基板
１１と同じ導電型で形成されていることに本発明の特徴
がある。

【００２４】半導体基板１０は第１導電型である、たと
えばｎ⁺型のサブ基板１１上に低不純物濃度の第１導電
型であるｎ^-型のエピタキシャル層の第１層（１ＥＰ
Ｉ）１２がエピタキシャル成長されている。その第１層
１２の大電力用縦型素子部３０には、アンチモンやヒ素
などの拡散係数の小さいｎ型不純物が導入され、ｎ⁺型
の高不純物濃度領域１３とされている。さらにその上に
ｎ^-型のエピタキシャル層の第３層（３ＥＰＩ）１４、
第２層（２ＥＰＩ）１５が順次エピタキシャル成長され
ている。エピタキシャル層１２、１４、１５の制御回路
部２０の周囲には、制御回路部２０を大電力用縦型素子
部３０と電気的に分離するため、第２導電型である、た
とえばｐ⁺型領域からなるアイソレーション１６が下底
部１６ａ、側壁下層部１６ｂ、側壁部１６ｃをそれぞれ
連続させることにより形成されている。その結果、制御
回路部２０はエピタキシャル層１２、１４、１５の一部
が島状に分離されて、その中に前述のように、大電力用
縦型素子を過電流、過電圧、過熱などから保護し、また
はリセットする制御用小信号素子、論理素子、抵抗、キ
ャパシタなどからなる制御回路が形成される。

【００２５】この種の半導体装置の耐圧は、たとえば大
電力用縦型素子にＤ−ＭＯＳを使用するとそのＦＥＴの
ソース・ドレイン間の耐圧により規制されるが、アイソ
レーション１６により形成されるｐｎ接合の耐圧によっ
ても規制される。したがって、アイソレーション１６の
ｐｎ接合の耐圧が小さいと半導体装置そのものが不良と
なる。しかし本発明ではアイソレーション１６の形成を
高濃度の不純物により形成しているため、ｐｎ接合に形
成される空欠層の幅をアイソレーションの周りのｎ^-型
エピタキシャル層側へ形成でき、耐圧を充分高くするこ
とができる。一方エピタキシャル層の第１層１２はサブ
基板１１と同じ導電型に形成されているため、大電力用
縦型素子部で、オン抵抗を下げるための高不純物濃度領
域１３を形成するばあいも、エピタキシャル層と同じ導
電型であるｎ型の不純物を拡散すればよく、充分にｎ⁺
型領域とすることができる。その結果、結晶欠陥の発生
を抑制することができ、一層オン抵抗を低下させること
ができる。

【００２６】高不純物濃度領域１３を形成するために導
入する不純物は、大電力用縦型素子の素子特性を一定に
維持すべくエピタキシャル層の第２層１５に余り拡散し
ないように、拡散係数の小さい不純物を使用することが
好ましい。拡散係数の小さい不純物としては、ｎ型のば
あいはアンチモンやヒ素を用いることができる。拡散係
数が小さくても、不純物を拡散する第１層１２は同じ導
電型であるため、結晶欠陥が少ない高不純物濃度とする
ことができる。

【００２７】前述のエピタキシャル層の第３層１４は、
制御用小信号素子のトランジスタのコレクタ抵抗を下げ
るための埋込層２４を形成するばあいにアイソレーショ
ン１６の下底部１６ａを侵食しないようにするために設
けたもので、このような構成にすることにより埋込層２
４をアイソレーション１６の下底部１６ａとの相互作用
を余り考慮しないで形成することができるため好まし
い。しかし、埋込層２４を設けないばあいやアイソレー
ション１６の下底部１６ａを充分に厚くし、下底部１６
ａの表面側にｎ型不純物を導入してその上にエピタキシ
ャル成長される第２層１５内にｎ型不純物が拡散するよ
うに制御して形成するばあいにはこの第３層１４はなく
てもよい。

【００２８】また、アイソレーション１６の側壁下層部
１６ｂはアイソレーション１６の下底部１６ａを形成し
たのち、さらにその周囲にｐ⁺型不純物を導入してお
き、その上にエピタキシャル層を成長するときにオート
ドープで拡散させ、第２層１５の成長後に表面からｐ⁺
型不純物を拡散してアイソレーション１６の側壁部１６
ｃを形成するばあいに、完全に下底部１６ａまで拡散さ
せなくても側壁下層部１６ｂと接合することにより容易
にアイソレーション１６を形成するためのものである。
したがって第２層１５の表面からの拡散のみで側壁部１
６ｃを形成するばあいには側壁下層部１６ｂは必要では
ないが、側壁下層部１６ｂを設けた方がアイソレーショ
ン１６の形成が容易であるため好ましい。

【００２９】制御回路部２０には前述のように、論理素
子や制御用小信号素子、抵抗などが形成され、大電力用
縦型素子を過電流や過電圧などから保護する回路やリセ
ットする回路が形成される。これは通常のＩＣの製造プ
ロセスにより形成される。図１には小信号トランジスタ
のエミッタ領域２２、コレクタコンタクト領域２５、ベ
ース領域２３が形成されたトランジスタ２１のみが示さ
れている。

【００３０】大電力用縦型素子部３０にはバイポーラト
ランジスタやパワーＭＯＳＦＥＴなどの電流が半導体基
板１０の表面側から裏面（サブ基板側）に流れる素子が
形成される。図１にはＤ−ＭＯＳのＦＥＴセルが２個形
成された図が示されているが、必要な電流に応じてこの
セルの数が並列に沢山形成される。たとえば１Ａの電流
をうるためには１０００〜１５００個程度、５Ａの電流
をうるためには、５０００〜６０００個程度設けられ
る。図１において３１はｎ⁺型のソース領域で３２はｐ
型領域で、その端部の狭い表面側がチャネル領域３３で
第２層１５がドレイン領域となり、サブ基板１１の裏面
側にドレイン電極（図示せず）が設けられる。チャネル
領域３３が設けられた半導体基板１０の表面上には絶縁
膜を介してゲート電極（いずれも図示せず）が設けら
れ、制御回路部２０からの制御信号に応じてオンオフさ
れる。

【００３１】つぎに、本発明の半導体装置の製法につい
て具体的に説明する。

【００３２】まず図２（ａ）に示されるように、不純物
濃度がたとえば１０¹⁸〜１０¹⁹ａｔｍｓ／ｃｍ³程度の
高不純物濃度で、厚さが５５０〜６５０μｍ程度のシリ
コンなどからなるｎ⁺型サブ基板１１上に不純物濃度が
たとえば１０¹⁴〜１０¹⁶ａｔｍｓ／ｃｍ³程度のｎ^-型の
エピタキシャル層の第１層１２を２５〜３０μｍ程度の
厚さにエピタキシャル成長する。シリコンなどのエピタ
キシャル成長は通常の半導体装置の製造に用いるものと
同様に行う。

【００３３】つぎに、図２（ｂ）に示されるように、第
１層１２の大電力用縦型素子部にアンチモンまたはヒ素
などの拡散係数の小さい不純物をイオン打込みにより導
入し１２００〜１２３０℃程度で１８〜２５時間程度の
熱処理を行い不純物を拡散してｎ⁺型の高不純物濃度領
域１３を形成する。

【００３４】つぎに、図２（ｃ）に示されるように、ｐ
型不純物、たとえばボロンをイオン注入し、１１００〜
１１５０℃程度で２〜５時間程度の熱処理を行い、アイ
ソレーションの下底部１６ａを形成する。ついで図２
（ｄ）に示されるように、下底部１６ａの周囲に側壁下
層部１６ｂを形成するため、たとえばボロンなどのｐ型
不純物をイオン注入する。

【００３５】つぎに、図３（ｅ）に示されるように、ｎ
^-型エピタキシャル層の第３層１４を第１層と同様に３
〜５μｍ程度の厚さにエピタキシャル成長する。この際
アイソレーションの下底部１６ａ、高不純物濃度領域１
３の不純物が若干第３層１４にも拡散するが側壁下層部
１６ｂ用の不純物濃度が最も濃く、第３層１４の上方ま
で拡散する。

【００３６】ついで、図３（ｆ）に示されるように、制
御用小信号素子部の埋込層２４を、Ｓｂ、Ａｓなどの不
純物を導入して形成する。そののち、再度ｎ^-型のエピ
タキシャル層を成長させ、エピタキシャル層の第２層１
５を設ける（図３（ｇ）参照）。この際下底部１６ａの
周囲に導入したｐ型不純物がさらに第２層１５まで拡散
し、アイソレーションの側壁下層部１６ｂが形成される
とともに、埋込層２４用の不純物も第２層１５側に拡散
してアイソレーションの下底部１６ａ上に埋込層２４が
形成される。

【００３７】つぎに、図３（ｈ）に示されるように、下
底部１６ａの周囲に対応する部分に、たとえばボロンな
どのｐ型不純物を導入して、１２００〜１２３０℃で８
〜１４時間程度の熱処理をしアイソレーションの側壁部
１６ｃを形成し、下層部１６ｂと接続することにより、
側壁下層部１６ｂ、側壁部１６ｃおよび下底部１６ａか
らなるアイソレーション１６が形成され、制御回路部の
第２層１５を島状に分離して形成する。

【００３８】そののち、通常のＩＣの製造プロセスによ
り制御回路部２０の各素子および大電力用の縦型素子部
の各素子を形成することにより、図１に示されるように
ＩＰＤを有する半導体装置が形成される。

【００３９】前記実施例ではｎ⁺型サブ基板を用いた
が、ｐ⁺型サブ基板を用いてもよく、そのばあいは前述
のｎ型とｐ型を入れ替えて形成すればよい。また前述の
ように、エピタキシャル層の第３層は必ずしも設ける必
要はなく、アイソレーション１６の側壁下層部１６ｂや
埋込層２４なども必須ではなく、省略することができ
る。

【００４０】さらに、前述のエピタキシャル層の第１層
１２をさらに複数層に形成してそれぞれ薄い層で不純物
を拡散させることにより、より一層確実に高不純物濃度
領域１３を形成し易くなる。また高不純物濃度領域１３
の形成場所のサブ基板１１上に不純物をあらかじめ導入
してから第１層１２をエピタキシャル成長すれば一層容
易に確実な高不純物濃度領域１３を形成することができ
る。

【００４１】

【発明の効果】本発明の半導体装置によれば、大電力用
縦型素子と制御回路部を有するＩＰＤにおいて、大電力
用縦型素子の下層側が結晶欠陥も少なく充分に低抵抗に
なっているため、オン抵抗が小さく大きな電流が流れ易
い。さらにアイソレーションは低不純物濃度層内に形成
されているため、充分な空欠層がえられ、アイソレーシ
ョンに伴うｐｎ接合の耐圧を充分高く保つことができ、
高特性で信頼性の高いＩＰＤがえられる。

【００４２】また、本発明の半導体装置の製法によれ
ば、サブ基板上のエピタキシャル層をすべてサブ基板と
同一導電型の層で形成しているため、大電力用縦型素子
部のオン抵抗を低減するための高不純物濃度領域を形成
する不純物拡散を容易に行え、製造工期を短縮すること
ができ、半導体装置のコストダウンを達成することがで
きる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例の断面説明図で
ある。

【図２】本発明の半導体装置の製法の一実施例の製造工
程を示す図である。

【図３】本発明の半導体装置の製法の一実施例の製造工
程を示す図である。

【図４】従来のＩＰＤの構成の一例を示す斜視説明図で
ある。

【図５】従来のＩＰＤの構成の一例を示す断面説明図で
ある。

【符号の説明】

１０ 半導体基板 １１ サブ基板 １２ エピタキシャル層の第１層 １３ 高不純物濃度領域 １４ エピタキシャル層の第３層 １５ エピタキシャル層の第２層 １６ アイソレーション １６ａ 下底部 １６ｂ 側壁下層部 １６ｃ 側壁部 ２０ 制御回路部 ３０ 大電力用縦型素子部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8249 29/78 Ｈ０１Ｌ 27/06 ３２１ Ｅ 9055−4Ｍ 29/78 ６５６ Ｂ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板に大電力用縦型素子と制御用
   小信号素子とがモノリシックに形成されてなる半導体装
   置であって、前記半導体基板は、第１導電型で高不純物
   濃度のサブ基板と該サブ基板上に設けられた第１導電型
   で低不純物濃度のエピタキシャル層とからなり、該エピ
   タキシャル層は少なくとも第１層および第２層の２層か
   らなり前記縦型素子の形成領域の前記サブ基板側の第１
   層が第１導電型の高不純物濃度領域とされ、前記エピタ
   キシャル層の前記小信号素子の形成領域の周囲に第２導
   電型のアイソレーションが形成されてなる半導体装置。
2. 【請求項２】 前記第１層の高不純物濃度領域が拡散係
   数の小さい不純物で形成されてなる請求項１記載の半導
   体装置。
3. 【請求項３】 前記エピタキシャル層が前記サブ基板側
   の第１層と表面側の第２層とのあいだに第３層を有し、
   該第３層の前記小信号素子形成領域に該小信号素子用の
   埋込層が形成されてなる請求項１または２記載の半導体
   装置。
4. 【請求項４】 （ａ）第１導電型で高不純物濃度のサブ
   基板に第１導電型で低不純物濃度のエピタキシャル層の
   第１層を成長し、（ｂ）該第１層における大電力用縦型
   素子の形成領域に対応する部分を第１導電型不純物の導
   入により高不純物濃度領域にするとともに、該第１層に
   おける制御用小信号素子の形成領域に対応する部分の表
   層部に第２導電型不純物を導入することによりアイソレ
   ーションの下底部を形成し、（ｃ）前記第１層上に第１
   導電型で低不純物濃度のエピタキシャル層の第２層を成
   長し、（ｄ）該第２層における前記小信号素子の形成領
   域の周囲に第２導電型不純物を導入してアイソレーショ
   ンの側壁部を形成し、前記アイソレーションの下底部と
   接続させることにより前記小信号素子の形成領域を第２
   導電型のアイソレーションで囲み、（ｅ）該小信号素子
   の形成領域に制御用回路を、前記第１層の高不純物濃度
   領域上の前記第２層に大電力用縦型素子を形成すること
   を特徴とする半導体装置の製法。
5. 【請求項５】 （ｆ）前記（ｂ）工程のアイソレーショ
   ンの下底部を形成したのち、該下底部の両端部にアイソ
   レーションの側壁下層部用の第２導電型不純物を導入す
   る請求項４記載の半導体装置の製法。
6. 【請求項６】 前記（ｂ）工程または（ｆ）工程ののち
   に第１導電型で低不純物濃度のエピタキシャル層の第３
   層を形成し、前記アイソレーションの下底部の上の該第
   ３層表面に不純物を導入し、第１導電型の高不純物濃度
   の埋込層を形成する請求項４または５記載の半導体装置
   の製法。