JPH11307657A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11307657A JPH11307657A JP10111635A JP11163598A JPH11307657A JP H11307657 A JPH11307657 A JP H11307657A JP 10111635 A JP10111635 A JP 10111635A JP 11163598 A JP11163598 A JP 11163598A JP H11307657 A JPH11307657 A JP H11307657A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
Landscapes
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 縦型のＭＯＳＦＥＴ素子の下部に高濃度埋め
込み層を重畳して設けることにより、素子のＯＮ抵抗Ｒ
ｄｓ（ｏｎ）を大幅に減じること。 【解決手段】 基板２１上に形成した第１と第２のエピ
タキシャル層２２、２３を分離して島領域２６を形成
し、島領域２６表面にベース領域２６などを形成してＮ
ＰＮトランジスタとし、更にＰ型のチャネル領域３０、
ソース領域３１、ゲート電極３２等を形成して縦型のＭ
ＯＳＦＥＴ素子とする。縦型のＭＯＳＦＥＴ素子の下部
には、基板２１と第１のエピタキシャル層２２との間、
及び第１と第２のエピタキシャル層２２、２３の間にＮ
＋高濃度埋め込み層３４、３６を形成し、両者を重畳さ
せる。
込み層を重畳して設けることにより、素子のＯＮ抵抗Ｒ
ｄｓ（ｏｎ）を大幅に減じること。 【解決手段】 基板２１上に形成した第１と第２のエピ
タキシャル層２２、２３を分離して島領域２６を形成
し、島領域２６表面にベース領域２６などを形成してＮ
ＰＮトランジスタとし、更にＰ型のチャネル領域３０、
ソース領域３１、ゲート電極３２等を形成して縦型のＭ
ＯＳＦＥＴ素子とする。縦型のＭＯＳＦＥＴ素子の下部
には、基板２１と第１のエピタキシャル層２２との間、
及び第１と第２のエピタキシャル層２２、２３の間にＮ
＋高濃度埋め込み層３４、３６を形成し、両者を重畳さ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型のＤＳＡ型Ｍ
ＯＳＦＥＴ素子を集積化した半導体集積回路の、特にＭ
ＯＳＦＥＴの駆動能力の増大に関する。
ＯＳＦＥＴ素子を集積化した半導体集積回路の、特にＭ
ＯＳＦＥＴの駆動能力の増大に関する。
【０００２】
【従来の技術】ＤＳＡ（Double Diffused Self Alig
nment）型のパワーＭＯＳＦＥＴ素子は、ＴＴＬやＣＭ
ＯＳなどのロジック系素子の出力で直接駆動できるの
で、少ない消費電力で大電流を駆動できる利点を有して
おり、この特長を生かして、近年はアナログ・デジタル
混在型のＢｉＣＭＯＳ集積回路に一体化しようとする動
きがある。このＤＳＡ型ＭＯＳＦＥＴには電流経路を基
板と水平方向に確保する横型（ＬＤＭＯＳ）と、電流経
路を基板と垂直方向に確保する縦型（ＶＤＭＯＳ）とに
分類される。縦型のＤＭＯＳ素子をＩＣ化する場合は、
基板裏面をドレインとして利用できるディスクリート型
とは異なり、ＦＥＴ素子を電気的に分離された一つの島
領域内に収納して、基板の表面側からドレインを取り出
すことになる。
nment）型のパワーＭＯＳＦＥＴ素子は、ＴＴＬやＣＭ
ＯＳなどのロジック系素子の出力で直接駆動できるの
で、少ない消費電力で大電流を駆動できる利点を有して
おり、この特長を生かして、近年はアナログ・デジタル
混在型のＢｉＣＭＯＳ集積回路に一体化しようとする動
きがある。このＤＳＡ型ＭＯＳＦＥＴには電流経路を基
板と水平方向に確保する横型（ＬＤＭＯＳ）と、電流経
路を基板と垂直方向に確保する縦型（ＶＤＭＯＳ）とに
分類される。縦型のＤＭＯＳ素子をＩＣ化する場合は、
基板裏面をドレインとして利用できるディスクリート型
とは異なり、ＦＥＴ素子を電気的に分離された一つの島
領域内に収納して、基板の表面側からドレインを取り出
すことになる。
【０００３】図６に従来のＶＤＭＯＳ素子を内蔵したバ
イポーラ型ＩＣの断面図を示す。同図において、１はＰ
型の半導体基板、２はＮ型のエピタキシャル層、３はＮ
＋埋め込み層、４はＰ＋分離領域、５はＮＰＮトランジ
スタのＰ型ベース領域、６はＮ＋エミッタ領域、７はＮ
＋コレクタコンタクト領域、８はＰ型のチャネル領域、
９はＮ＋型のソース領域、１０はゲート電極、１１はＮ
＋導出領域である。ドレイン電極はＮ＋導出領域の表面
に形成する。そして、ゲート電極１０に印加した電位に
よってチャネル領域８表面にチャネルを形成して、ソー
ス・ドレイン間電流を制御するようになっている。
イポーラ型ＩＣの断面図を示す。同図において、１はＰ
型の半導体基板、２はＮ型のエピタキシャル層、３はＮ
＋埋め込み層、４はＰ＋分離領域、５はＮＰＮトランジ
スタのＰ型ベース領域、６はＮ＋エミッタ領域、７はＮ
＋コレクタコンタクト領域、８はＰ型のチャネル領域、
９はＮ＋型のソース領域、１０はゲート電極、１１はＮ
＋導出領域である。ドレイン電極はＮ＋導出領域の表面
に形成する。そして、ゲート電極１０に印加した電位に
よってチャネル領域８表面にチャネルを形成して、ソー
ス・ドレイン間電流を制御するようになっている。
【０００４】
【発明が解決しようとする課題】縦型のＤＭＯＳ素子
は、チャネル領域８で挟まれたゲート電極１０下部のＮ
型層部分をドレイン電流経路とするが、動作状態におい
て、チャネル領域８とエピタキシャル層とのＰＮ接合に
生じる空乏層が両側から広がって前記ドレイン電流経路
を狭めるため、本質的に動作状態でのＯＮ抵抗Ｒｄｓ(o
n)が高いという欠点を有している。この欠点は、ドレイ
ン電極を基板表面側に設ける集積化構造の時に、ドレイ
ン電極に至るまでの直列抵抗成分が倍加するので、特に
顕著になる。
は、チャネル領域８で挟まれたゲート電極１０下部のＮ
型層部分をドレイン電流経路とするが、動作状態におい
て、チャネル領域８とエピタキシャル層とのＰＮ接合に
生じる空乏層が両側から広がって前記ドレイン電流経路
を狭めるため、本質的に動作状態でのＯＮ抵抗Ｒｄｓ(o
n)が高いという欠点を有している。この欠点は、ドレイ
ン電極を基板表面側に設ける集積化構造の時に、ドレイ
ン電極に至るまでの直列抵抗成分が倍加するので、特に
顕著になる。
【０００５】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、ＶＤＭＯＳ素子部のＮ＋埋め
込み層を、基板と第１の埋め込み層の間に設けた第１の
埋め込み層と、第１と第２のエピタキシャル層との間に
設けた第２の埋め込み層とを重畳させることにより、Ｄ
ＭＯＳ素子のＯＮ抵抗を大幅に減じることができる半導
体集積回路を提供するものである。
題に鑑みなされたもので、ＶＤＭＯＳ素子部のＮ＋埋め
込み層を、基板と第１の埋め込み層の間に設けた第１の
埋め込み層と、第１と第２のエピタキシャル層との間に
設けた第２の埋め込み層とを重畳させることにより、Ｄ
ＭＯＳ素子のＯＮ抵抗を大幅に減じることができる半導
体集積回路を提供するものである。
【０００６】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。
面を参照しながら詳細に説明する。
【０００７】図１は本発明による半導体集積回路装置を
示す断面図である。ＮＰＮトランジスタとＶＤＭＯＳ素
子とを図示してある。
示す断面図である。ＮＰＮトランジスタとＶＤＭＯＳ素
子とを図示してある。
【０００８】図１において、２１はＰ型の単結晶シリコ
ン半導体基板、２２は基板２１の上に気相成長して形成
したＮ‐型の第１のエピタキシャル層、２３は第１のエ
ピタキシャル層２２の上に気相成長して形成したＮ‐型
の第２のエピタキシャル層、２４ａ、２４ｂ、２４ｃは
Ｐ＋型の分離領域、２５は分離領域２４ａ、２４ｂ、２
４ｃによって電気的に分離された島領域である。
ン半導体基板、２２は基板２１の上に気相成長して形成
したＮ‐型の第１のエピタキシャル層、２３は第１のエ
ピタキシャル層２２の上に気相成長して形成したＮ‐型
の第２のエピタキシャル層、２４ａ、２４ｂ、２４ｃは
Ｐ＋型の分離領域、２５は分離領域２４ａ、２４ｂ、２
４ｃによって電気的に分離された島領域である。
【０００９】島領域２５の一つには、Ｐ型のベース領域
２６を形成し、ベース領域２６の表面にＮ＋型のエミッ
タ領域２７を形成し、更に島領域２５表面にＮ＋コレク
タコンタクト領域２８を形成して、島領域２５をコレク
タとするＮＰＮトランジスタを形成している。この例で
は、第１と第２のエピタキシャル層２２、２３間に、Ｎ
＋型の高濃度埋め込み層２９を形成している。
２６を形成し、ベース領域２６の表面にＮ＋型のエミッ
タ領域２７を形成し、更に島領域２５表面にＮ＋コレク
タコンタクト領域２８を形成して、島領域２５をコレク
タとするＮＰＮトランジスタを形成している。この例で
は、第１と第２のエピタキシャル層２２、２３間に、Ｎ
＋型の高濃度埋め込み層２９を形成している。
【００１０】他の島領域２５には、Ｐ型のチャネル領域
３０を形成し、チャネル領域３０の表面にＮ＋ソース領
域３１を形成し、ソース領域３１と島領域２５との間の
チャネル部３０ｂ表面の上部に膜厚が数百オングストロ
ームのゲート酸化膜を挟んでポリシリコンゲート電極３
２を形成し、チャネル領域３０の表面にＰ＋型のコンタ
クト領域３３を形成し、エピタキシャル層２３表面から
Ｎ＋型高濃度埋め込み層３４に達するＮ＋型のドレイン
導出領域３５を形成して、島領域２５を共通ドレインと
する縦型のＤＭＯＳ素子を形成している。ソースの電極
はコンタクト領域３３とソース領域３１の両方にコンタ
クトし、ドレインの電極はドレイン導出領域３５の表面
にコンタクトする。この素子は、ゲート電極３２に印加
した電圧によりチャネル部３０ｂ表面にチャンネルを形
成して、ソース・ドレイン間電流を制御するようになっ
ている。１組のチャネル領域３０とゲート電極３２とを
単位セルとして該セルを多数個並列接続し、出力用素子
としている。ドレイン導出領域３３は、前記ＭＯＳセル
全体を囲むようにして配置するか、あるいはセルを単位
数毎に囲むようにして配置する。
３０を形成し、チャネル領域３０の表面にＮ＋ソース領
域３１を形成し、ソース領域３１と島領域２５との間の
チャネル部３０ｂ表面の上部に膜厚が数百オングストロ
ームのゲート酸化膜を挟んでポリシリコンゲート電極３
２を形成し、チャネル領域３０の表面にＰ＋型のコンタ
クト領域３３を形成し、エピタキシャル層２３表面から
Ｎ＋型高濃度埋め込み層３４に達するＮ＋型のドレイン
導出領域３５を形成して、島領域２５を共通ドレインと
する縦型のＤＭＯＳ素子を形成している。ソースの電極
はコンタクト領域３３とソース領域３１の両方にコンタ
クトし、ドレインの電極はドレイン導出領域３５の表面
にコンタクトする。この素子は、ゲート電極３２に印加
した電圧によりチャネル部３０ｂ表面にチャンネルを形
成して、ソース・ドレイン間電流を制御するようになっ
ている。１組のチャネル領域３０とゲート電極３２とを
単位セルとして該セルを多数個並列接続し、出力用素子
としている。ドレイン導出領域３３は、前記ＭＯＳセル
全体を囲むようにして配置するか、あるいはセルを単位
数毎に囲むようにして配置する。
【００１１】そして、ＶＤＭＯＳ素子を形成した島領域
２５の底部には、高濃度埋め込み層３４に加えて更に、
基板２１と第１のエピタキシャル層２２との間に形成し
たＮ＋型高濃度埋め込み層３６を形成し、埋め込み層３
４、３６を第１のエピタキシャル層２２の内部で互いに
重畳するように形成している。
２５の底部には、高濃度埋め込み層３４に加えて更に、
基板２１と第１のエピタキシャル層２２との間に形成し
たＮ＋型高濃度埋め込み層３６を形成し、埋め込み層３
４、３６を第１のエピタキシャル層２２の内部で互いに
重畳するように形成している。
【００１２】これらの埋め込み層３４、３６、及びドレ
イン導出領域３５は、ドレイン電流が流れる経路に存在
することにより、この素子のドレイン直列抵抗を減じて
ＭＯＳＦＥＴのオン抵抗Ｒｄｓ（on)を減じる。
イン導出領域３５は、ドレイン電流が流れる経路に存在
することにより、この素子のドレイン直列抵抗を減じて
ＭＯＳＦＥＴのオン抵抗Ｒｄｓ（on)を減じる。
【００１３】図２（Ａ）は、図１のＡＡ線に沿った埋め
込み層３４、３６の不純物濃度プロファイルを片対数グ
ラフ（不純物濃度を対数側にプロットした）に表したと
きの図である。尚、不純物として両方共アンチモンＳｂ
を用いた。埋め込み層３６は基板２１の表面近傍に不純
物濃度のピークを有し、埋め込み層３４は第１のエピタ
キシャル層２２の表面近傍に不純物濃度のピークを有
し、両ピークは第１のエピタキシャル層１２の分だけ離
間している。また、埋め込み層３４、３６は共にピーク
濃度で１〜２Ｅ１９atoms／cm3程度の不純物濃度を有
し、ピークの両側に略均等に不純物が分布している。こ
れらの各不純物濃度プロファイルは、例えばピークの約
半分となる箇所である７Ｅ１８atoms／cm3の箇所で互い
に交差する（図示符号４０）ように形成している。両者
が重畳した箇所では、不純物濃度が両者の総和となるの
で、結局重畳した箇所の総和の濃度分布は、１．４Ｅ１
８atoms/cm3〜２Ｅ１９atoms／cm3程度の濃度分布（図
示符号４１）を具備することになる。
込み層３４、３６の不純物濃度プロファイルを片対数グ
ラフ（不純物濃度を対数側にプロットした）に表したと
きの図である。尚、不純物として両方共アンチモンＳｂ
を用いた。埋め込み層３６は基板２１の表面近傍に不純
物濃度のピークを有し、埋め込み層３４は第１のエピタ
キシャル層２２の表面近傍に不純物濃度のピークを有
し、両ピークは第１のエピタキシャル層１２の分だけ離
間している。また、埋め込み層３４、３６は共にピーク
濃度で１〜２Ｅ１９atoms／cm3程度の不純物濃度を有
し、ピークの両側に略均等に不純物が分布している。こ
れらの各不純物濃度プロファイルは、例えばピークの約
半分となる箇所である７Ｅ１８atoms／cm3の箇所で互い
に交差する（図示符号４０）ように形成している。両者
が重畳した箇所では、不純物濃度が両者の総和となるの
で、結局重畳した箇所の総和の濃度分布は、１．４Ｅ１
８atoms/cm3〜２Ｅ１９atoms／cm3程度の濃度分布（図
示符号４１）を具備することになる。
【００１４】上記総和の濃度分布４１の形状は非常に重
要な意味を持つ。シリコンに対するアンチモンＳｂの固
溶限界、すなわちアンチモン原子がシリコン原子と置き
換わることが可能な濃度限界が約５Ｅ１９atom s／cm3
であるので、例えば図示符号４２のように、固溶限界以
上の不純物が存在してもそれはシリコン原子と置き換わ
ることなく格子間原子となる。格子間原子は非活性の状
態であるので、埋め込み層のシート抵抗を減じる効果は
全くなく、そればかりか結晶欠陥を生じる要因にもなり
得る。このように、総和の濃度分布４１が固溶限界を超
えないことが第１の条件となる。
要な意味を持つ。シリコンに対するアンチモンＳｂの固
溶限界、すなわちアンチモン原子がシリコン原子と置き
換わることが可能な濃度限界が約５Ｅ１９atom s／cm3
であるので、例えば図示符号４２のように、固溶限界以
上の不純物が存在してもそれはシリコン原子と置き換わ
ることなく格子間原子となる。格子間原子は非活性の状
態であるので、埋め込み層のシート抵抗を減じる効果は
全くなく、そればかりか結晶欠陥を生じる要因にもなり
得る。このように、総和の濃度分布４１が固溶限界を超
えないことが第１の条件となる。
【００１５】一方、シート抵抗Ｒｓの点で考慮すれば、
両者のピーク部分を離間してしまうと、総和の不純物濃
度が低下してシート抵抗Ｒｓが増大する。最低でも各埋
め込み層３４、３６のピーク濃度の１０分の１である、
１Ｅ１８atoms/cm3程度を維持していないと、埋め込み
層３４、３６を連結した効果が薄くなる。このように、
総和の濃度分布４０が少なくとも１Ｅ１８atoms/cm3の
濃度を維持することが第２の条件となる。
両者のピーク部分を離間してしまうと、総和の不純物濃
度が低下してシート抵抗Ｒｓが増大する。最低でも各埋
め込み層３４、３６のピーク濃度の１０分の１である、
１Ｅ１８atoms/cm3程度を維持していないと、埋め込み
層３４、３６を連結した効果が薄くなる。このように、
総和の濃度分布４０が少なくとも１Ｅ１８atoms/cm3の
濃度を維持することが第２の条件となる。
【００１６】従って、総和の濃度分布４０が固溶限界付
近のピークを持つような曲線を描くのが（図示符号４
３）最も好ましく、ついで埋め込み層３６のピーク部分
から埋め込み層３４のピーク部分までが前記ピーク濃度
を維持する平坦な形状を描く（図示符号４４）のが好ま
しく、そして凹状の曲線を描く総和の濃度分布４０が最
低限維持すべき曲線である。このような曲線の制御は、
第１のエピタキシャル層２２の膜厚、埋め込み層３４、
３６の拡散条件、そして埋め込み層以降の各種熱処理
（ベース拡散など）の条件によって制御することができ
る。
近のピークを持つような曲線を描くのが（図示符号４
３）最も好ましく、ついで埋め込み層３６のピーク部分
から埋め込み層３４のピーク部分までが前記ピーク濃度
を維持する平坦な形状を描く（図示符号４４）のが好ま
しく、そして凹状の曲線を描く総和の濃度分布４０が最
低限維持すべき曲線である。このような曲線の制御は、
第１のエピタキシャル層２２の膜厚、埋め込み層３４、
３６の拡散条件、そして埋め込み層以降の各種熱処理
（ベース拡散など）の条件によって制御することができ
る。
【００１７】また、埋め込み層３４の不純物濃度が第２
のエピタキシャル層２３の不純物濃度と同じになる箇所
から、埋め込み層３６の不純物濃度が基板２１の不純物
濃度と同じになる箇所（導電型を反転させることができ
る箇所）までの極めて広い領域にわたって形成されるこ
とになり、しかも第１のエピタキシャル層２２に相当す
る領域ではピーク濃度（１〜２Ｅ１９atoms/cm3）と同
程度の不純物濃度を維持する事ができる。これにより、
埋め込み層３４、３６のシート抵抗を大幅に減じること
ができるのである。この効果は、埋め込み層を１個だけ
設けたものに比べて、ＤＳＡ型ＭＯＳＦＥＴのＯＮ抵抗
Ｒｄｓ（ｏｎ）を約半分以下にできる程の効果を示す。
のエピタキシャル層２３の不純物濃度と同じになる箇所
から、埋め込み層３６の不純物濃度が基板２１の不純物
濃度と同じになる箇所（導電型を反転させることができ
る箇所）までの極めて広い領域にわたって形成されるこ
とになり、しかも第１のエピタキシャル層２２に相当す
る領域ではピーク濃度（１〜２Ｅ１９atoms/cm3）と同
程度の不純物濃度を維持する事ができる。これにより、
埋め込み層３４、３６のシート抵抗を大幅に減じること
ができるのである。この効果は、埋め込み層を１個だけ
設けたものに比べて、ＤＳＡ型ＭＯＳＦＥＴのＯＮ抵抗
Ｒｄｓ（ｏｎ）を約半分以下にできる程の効果を示す。
【００１８】図２（Ｂ）には、埋め込み層３６のドーパ
ントとして砒素（Ａｓ）を用い、埋め込み層３４のドー
パントとしてアンチモン（Ｓｂ）を用いた場合のプロフ
ァイルを示している。埋め込み層３４がピーク濃度で１
〜２Ｅ１９atoms／cm3程度の不純物濃度を有するの対
し、砒素を用いたことにより、埋め込み層３６のピーク
濃度がやや高く２〜５Ｅ１９atoms／cm3程度を維持す
る。これは、シリコンに対する砒素の固溶限界、すなわ
ち不純物原子がシリコン原子と置き換わることが可能な
濃度限界が約１Ｅ２１atoms／cm3でアンチモンＳｂの５
Ｅ１９atoms／cm3よりも高いことと、アンチモンに対し
て砒素の拡散係数が約半分近くであり、そのため固溶限
界付近まで初期拡散した後の熱履歴が埋め込み層３４よ
り多いにも関わらず、不純物が広がらないので高い不純
物濃度ピークを維持することができるのである。両者は
例えば７Ｅ１８atoms／cm3の箇所で互いに交差し（図示
符号４０）、両者が重畳した箇所では、１．４Ｅ１８at
oms/cm3〜２Ｅ１９atoms／cm3程度の濃度分布（図示符
号４１）を具備する。
ントとして砒素（Ａｓ）を用い、埋め込み層３４のドー
パントとしてアンチモン（Ｓｂ）を用いた場合のプロフ
ァイルを示している。埋め込み層３４がピーク濃度で１
〜２Ｅ１９atoms／cm3程度の不純物濃度を有するの対
し、砒素を用いたことにより、埋め込み層３６のピーク
濃度がやや高く２〜５Ｅ１９atoms／cm3程度を維持す
る。これは、シリコンに対する砒素の固溶限界、すなわ
ち不純物原子がシリコン原子と置き換わることが可能な
濃度限界が約１Ｅ２１atoms／cm3でアンチモンＳｂの５
Ｅ１９atoms／cm3よりも高いことと、アンチモンに対し
て砒素の拡散係数が約半分近くであり、そのため固溶限
界付近まで初期拡散した後の熱履歴が埋め込み層３４よ
り多いにも関わらず、不純物が広がらないので高い不純
物濃度ピークを維持することができるのである。両者は
例えば７Ｅ１８atoms／cm3の箇所で互いに交差し（図示
符号４０）、両者が重畳した箇所では、１．４Ｅ１８at
oms/cm3〜２Ｅ１９atoms／cm3程度の濃度分布（図示符
号４１）を具備する。
【００１９】本実施の形態の方が、埋め込み層３６の不
純物濃度を高く維持できるので、ＯＮ抵抗Ｒｄｓ（ｏ
ｎ）を小さくする効果が大きい。ところで、Ｎ型不純物
としての砒素は、アンチモンに比べてエピタキシャル層
形成時のオートドープを生じやすい不純物である。本実
施の形態では、埋め込み層２９、３４にアンチモンを用
いれば、ベース領域２６下部の第２のエピタキシャル層
２３は砒素のオートドープの影響を受けることが無く、
従ってＮＰＮトランジスタの電気的特性を悪化させるこ
ともない。
純物濃度を高く維持できるので、ＯＮ抵抗Ｒｄｓ（ｏ
ｎ）を小さくする効果が大きい。ところで、Ｎ型不純物
としての砒素は、アンチモンに比べてエピタキシャル層
形成時のオートドープを生じやすい不純物である。本実
施の形態では、埋め込み層２９、３４にアンチモンを用
いれば、ベース領域２６下部の第２のエピタキシャル層
２３は砒素のオートドープの影響を受けることが無く、
従ってＮＰＮトランジスタの電気的特性を悪化させるこ
ともない。
【００２０】続いて以下に本発明による半導体集積回路
装置の製造方法を、図３から図５を参照して説明する。
装置の製造方法を、図３から図５を参照して説明する。
【００２１】第１工程：図３（Ａ） Ｐ型の半導体基板２１を準備する。基板２１の表面に選
択マスクとなる酸化膜５０を形成し、ＶＤＭＯＳ素子部
にだけ選択的に、埋め込み層３６を形成する為のアンチ
モン又はヒ素を、イオン注入法等によって拡散する。続
いて、選択マスクを変更し、基板２１の表面に、Ｐ＋分
離領域２４ａを形成する為のボロンをイオン注入する。
択マスクとなる酸化膜５０を形成し、ＶＤＭＯＳ素子部
にだけ選択的に、埋め込み層３６を形成する為のアンチ
モン又はヒ素を、イオン注入法等によって拡散する。続
いて、選択マスクを変更し、基板２１の表面に、Ｐ＋分
離領域２４ａを形成する為のボロンをイオン注入する。
【００２２】第２工程：図３（Ｂ） 基板２１の上にＮ‐型の第１のエピタキシヤル層２２を
気相成長法により形成する。第１のエピタキシャル層２
２の表面に選択マスクとなる酸化膜を形成し、選択的に
アンチモン（Ｓｂ）を拡散して埋め込み層３６、３７を
形成する。このとき、埋め込み層３６と埋め込み層３４
とは平面視で同一のパターンを有する。続いて選択マス
クを変更し、ボロンを拡散して分離領域２４ｂを形成す
る。
気相成長法により形成する。第１のエピタキシャル層２
２の表面に選択マスクとなる酸化膜を形成し、選択的に
アンチモン（Ｓｂ）を拡散して埋め込み層３６、３７を
形成する。このとき、埋め込み層３６と埋め込み層３４
とは平面視で同一のパターンを有する。続いて選択マス
クを変更し、ボロンを拡散して分離領域２４ｂを形成す
る。
【００２３】第３工程：図４（Ａ） 第１のエピタキシャル層２２の上にＮ‐型の第２のエピ
タキシヤル層２３を気相成長法により形成する。第２の
エピタキシャル層２２の表面から選択的にリンを拡散し
てドレイン導出領域３５を形成し、更にボロンを拡散し
て分離領域２４ｃを形成する。
タキシヤル層２３を気相成長法により形成する。第２の
エピタキシャル層２２の表面から選択的にリンを拡散し
てドレイン導出領域３５を形成し、更にボロンを拡散し
て分離領域２４ｃを形成する。
【００２４】第４工程：図４（Ｂ） 第２のエピタキシャル層２３表面にポリシリコン層をＣ
ＶＤ法により堆積し、リンドープ後これをパターニング
することでＶＤＭＯＳ素子のゲート電極３２を形成す
る。このゲート電極３２をマスクとして、ボロンをイオ
ン注入、拡散することによりＰ型のチャネル領域３０を
形成する。
ＶＤ法により堆積し、リンドープ後これをパターニング
することでＶＤＭＯＳ素子のゲート電極３２を形成す
る。このゲート電極３２をマスクとして、ボロンをイオ
ン注入、拡散することによりＰ型のチャネル領域３０を
形成する。
【００２５】第５工程：図５（Ａ） 第２のエピタキシャル層２３表面からボロンをイオン注
入、拡散することによりＮＰＮトランジスタのベース領
域２６を形成する。更に、ゲート電極３２をマスクの一
部として、リンを拡散することにより、ベース領域２６
表面にＮＰＮトランジスタのエミッタ領域２７を形成
し、同時にチャネル領域３０の表面にソース領域３１を
形成する。この後、各電極の配設等を行う。
入、拡散することによりＮＰＮトランジスタのベース領
域２６を形成する。更に、ゲート電極３２をマスクの一
部として、リンを拡散することにより、ベース領域２６
表面にＮＰＮトランジスタのエミッタ領域２７を形成
し、同時にチャネル領域３０の表面にソース領域３１を
形成する。この後、各電極の配設等を行う。
【００２６】
【発明の効果】以上に説明したとおり、本発明によれ
ば、縦型のＭＯＳＦＥＴ素子の下部に高濃度埋め込み層
３４、３６を重畳することにより、埋め込み層３４、３
６のシート抵抗を減じ、これによって縦型ＭＯＳＦＥＴ
素子のＯＮ抵抗Ｒｄｓ（ｏｎ）を劇的に減じることがで
きる利点を有する。このことは、同じ素子面積で比較す
れば、より大きな電流を流すことが可能であり、素子の
駆動能力を大幅に増大できることを意味し、同じ駆動能
力で比較すれば、よりチップサイズを縮小できることを
意味する。
ば、縦型のＭＯＳＦＥＴ素子の下部に高濃度埋め込み層
３４、３６を重畳することにより、埋め込み層３４、３
６のシート抵抗を減じ、これによって縦型ＭＯＳＦＥＴ
素子のＯＮ抵抗Ｒｄｓ（ｏｎ）を劇的に減じることがで
きる利点を有する。このことは、同じ素子面積で比較す
れば、より大きな電流を流すことが可能であり、素子の
駆動能力を大幅に増大できることを意味し、同じ駆動能
力で比較すれば、よりチップサイズを縮小できることを
意味する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための濃度分布図である。
【図３】製造方法を説明するための断面図である。
【図４】製造方法を説明するための断面図である。
【図５】製造方法を説明するための断面図である。
【図６】従来例を説明するための断面図である。
２２ 第１のエピタキシャル層 ２３ 第２のエピタキシャル層 ２４ 分離領域 ２５ 島領域 ２６ ベース領域 ３０ チャネル領域 ３１ ソース領域 ３２ ゲート電極 ３４、３６、３７ 高濃度埋め込み層
Claims (4)
- 【請求項１】 一導電型の半導体基板と、前記基板の上
に形成した逆導電型のエピタキシャル層と、該エピタキ
シャル層を複数に分離した島領域と、第１の島領域に形
成した縦型トランジスタと、第２の島領域に形成した一
導電型のチャネル領域、該チャネル領域の表面に形成し
た逆導電型のソース領域、前記チャネル領域の上方に形
成したゲート電極とを備え、 前記エピタキシャル層が少なくとも２つの層の積層構造
であり、 基板とエピタキシャル層との間および前記各エピタキシ
ャル層の間に高濃度埋め込み層を有し、 前記第２の島領域の下部においては、前記基板とエピタ
キシャル層との間に形成した高濃度埋め込み層と、各エ
ピタキシャル層の間に形成した高濃度埋め込み層とが互
いに重畳していることを特徴とする半導体集積回路。 - 【請求項２】 前記エピタキシャル層の表面から高濃度
埋め込み層に達する逆導電型のドレイン導出領域を具備
することを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記エピタキシャル層が２層であること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記複数の埋め込み層が、ドーパントと
して砒素を用いた埋め込み層と、アンチモンを用いた埋
め込み層とを重畳させたものであることを特徴とする請
求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111635A JPH11307657A (ja) | 1998-04-22 | 1998-04-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111635A JPH11307657A (ja) | 1998-04-22 | 1998-04-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307657A true JPH11307657A (ja) | 1999-11-05 |
Family
ID=14566315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111635A Pending JPH11307657A (ja) | 1998-04-22 | 1998-04-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269353A (ja) * | 1999-03-19 | 2000-09-29 | Toshiba Corp | 交流用スイッチ素子及び交流スイッチ回路 |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006237222A (ja) * | 2005-02-24 | 2006-09-07 | Sanyo Electric Co Ltd | 半導体装置 |
| CN112185956A (zh) * | 2020-06-23 | 2021-01-05 | 晶焱科技股份有限公司 | 双向静电放电保护装置 |
-
1998
- 1998-04-22 JP JP10111635A patent/JPH11307657A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269353A (ja) * | 1999-03-19 | 2000-09-29 | Toshiba Corp | 交流用スイッチ素子及び交流スイッチ回路 |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006237222A (ja) * | 2005-02-24 | 2006-09-07 | Sanyo Electric Co Ltd | 半導体装置 |
| CN112185956A (zh) * | 2020-06-23 | 2021-01-05 | 晶焱科技股份有限公司 | 双向静电放电保护装置 |
| CN112185956B (zh) * | 2020-06-23 | 2024-03-08 | 晶焱科技股份有限公司 | 双向静电放电保护装置 |
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