JPH08204142A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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- JPH08204142A JPH08204142A JP7008597A JP859795A JPH08204142A JP H08204142 A JPH08204142 A JP H08204142A JP 7008597 A JP7008597 A JP 7008597A JP 859795 A JP859795 A JP 859795A JP H08204142 A JPH08204142 A JP H08204142A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＤＲＡＭのメモリセル領域におけ
るトランジスタのカットオフ特性とハイレベルの書き込
み補償を満足するととに周辺回路領域のトランジスタの
駆動力を向上させて、高密度高速ＤＲＡＭの実現を図
る。 【構成】 ＤＲＡＭ１において、メモリセル領域を構成
するメモリセルアレイブロック１１のトランジスタのゲ
ート絶縁膜（図示せず）を、周辺回路ブロック１２（周
辺回路領域）およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回
路領域）の各トランジスタのゲート絶縁膜よりも厚く形
成したものである。またはメモリセル領域およびＩ／Ｏ
回路領域の各トランジスタのゲート絶縁膜を、それ以外
の各トランジスタのゲート絶縁膜よりも厚く形成したも
のである。
るトランジスタのカットオフ特性とハイレベルの書き込
み補償を満足するととに周辺回路領域のトランジスタの
駆動力を向上させて、高密度高速ＤＲＡＭの実現を図
る。 【構成】 ＤＲＡＭ１において、メモリセル領域を構成
するメモリセルアレイブロック１１のトランジスタのゲ
ート絶縁膜（図示せず）を、周辺回路ブロック１２（周
辺回路領域）およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回
路領域）の各トランジスタのゲート絶縁膜よりも厚く形
成したものである。またはメモリセル領域およびＩ／Ｏ
回路領域の各トランジスタのゲート絶縁膜を、それ以外
の各トランジスタのゲート絶縁膜よりも厚く形成したも
のである。
Description
【０００１】
【産業上の利用分野】本発明は、高集積、低消費電力、
高速動作をめざしたＣＭＩＳ（Complimentary Metal In
sulator Semiconductor ）型ダイナミックランダムアク
セスメモリ装置に関するものである。
高速動作をめざしたＣＭＩＳ（Complimentary Metal In
sulator Semiconductor ）型ダイナミックランダムアク
セスメモリ装置に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ装
置（以下ＤＲＡＭと記す）の高集積化には目ざましいも
のがあり、近年では１チップに６４メガビットを集積し
たＤＲＡＭも実用化されつつある。このような高集積化
は、微細加工技術の目ざましい進歩によるところが大き
く、それに加えてスケーリング則によるトランジスタの
高性能化によるところが大きかった。上記のようなＤＲ
ＡＭでは、メモリセル領域，周辺回路領域および入出力
回路領域の各トランジスタのゲート絶縁膜となるゲート
酸化膜はほぼ同じの厚さに形成されていた。
置（以下ＤＲＡＭと記す）の高集積化には目ざましいも
のがあり、近年では１チップに６４メガビットを集積し
たＤＲＡＭも実用化されつつある。このような高集積化
は、微細加工技術の目ざましい進歩によるところが大き
く、それに加えてスケーリング則によるトランジスタの
高性能化によるところが大きかった。上記のようなＤＲ
ＡＭでは、メモリセル領域，周辺回路領域および入出力
回路領域の各トランジスタのゲート絶縁膜となるゲート
酸化膜はほぼ同じの厚さに形成されていた。
【０００３】
【発明が解決しようとする課題】１ビットが一つの蓄積
用キャパシタと一つのスイッチング用トランジスタとか
ら構成されているＤＲＡＭでは、スイッチングトランジ
スタのリーク電流を厳しく抑えなければならない。これ
は、ビジーレートが一定になるようにリフレッシュ時間
が一世代ごとに二倍に長大化していることと、低消費電
力化のためにリフレッシュ時間がより長くなる傾向とか
らさらに厳しくなってきているためである。スイッチン
グトランジスタのリーク電流を抑制するには、カットオ
フ特性を改善する必要があり、そのためにゲート酸化膜
をより薄く形成する方策がとられている。さらに周辺回
路トランジスタの駆動力を高める上でもゲート酸化膜を
より薄く形成する方策がとられている。一方、トランジ
スタ自身のしきい値電圧によるキャパシタへの書き込み
時の電圧低下を防ぐため、ワード線の電圧をしきい値電
圧以上に上げる方法が従来より採用されているが、この
方法では、信頼性上ゲート酸化膜にかけられる最大電界
からゲート酸化膜の薄膜化にも限界が生じる。最近では
そのトレードオフが成立する領域がなくなりつつあり、
高密度高速ＤＲＡＭを実現することが困難になってき
た。
用キャパシタと一つのスイッチング用トランジスタとか
ら構成されているＤＲＡＭでは、スイッチングトランジ
スタのリーク電流を厳しく抑えなければならない。これ
は、ビジーレートが一定になるようにリフレッシュ時間
が一世代ごとに二倍に長大化していることと、低消費電
力化のためにリフレッシュ時間がより長くなる傾向とか
らさらに厳しくなってきているためである。スイッチン
グトランジスタのリーク電流を抑制するには、カットオ
フ特性を改善する必要があり、そのためにゲート酸化膜
をより薄く形成する方策がとられている。さらに周辺回
路トランジスタの駆動力を高める上でもゲート酸化膜を
より薄く形成する方策がとられている。一方、トランジ
スタ自身のしきい値電圧によるキャパシタへの書き込み
時の電圧低下を防ぐため、ワード線の電圧をしきい値電
圧以上に上げる方法が従来より採用されているが、この
方法では、信頼性上ゲート酸化膜にかけられる最大電界
からゲート酸化膜の薄膜化にも限界が生じる。最近では
そのトレードオフが成立する領域がなくなりつつあり、
高密度高速ＤＲＡＭを実現することが困難になってき
た。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされたＤＲＡＭであり、第１発明のＤＲ
ＡＭは、メモリセル領域のトランジスタのゲート絶縁膜
を、このメモリセル領域以外のトランジスタのゲート絶
縁膜よりも厚く形成したものである。また第２発明のＤ
ＲＡＭは、メモリセル領域および入出力回路領域（以下
Ｉ／Ｏ回路領域と記す）の各トランジスタのゲート絶縁
膜を、メモリセル領域およびＩ／Ｏ回路領域以外の各ト
ランジスタのゲート絶縁膜よりも厚く形成したものであ
る。
決するためになされたＤＲＡＭであり、第１発明のＤＲ
ＡＭは、メモリセル領域のトランジスタのゲート絶縁膜
を、このメモリセル領域以外のトランジスタのゲート絶
縁膜よりも厚く形成したものである。また第２発明のＤ
ＲＡＭは、メモリセル領域および入出力回路領域（以下
Ｉ／Ｏ回路領域と記す）の各トランジスタのゲート絶縁
膜を、メモリセル領域およびＩ／Ｏ回路領域以外の各ト
ランジスタのゲート絶縁膜よりも厚く形成したものであ
る。
【０００５】
【作用】上記第１発明のＤＲＡＭでは、メモリセル領域
のトランジスタのゲート絶縁膜を、このメモリセル領域
以外のトランジスタのゲート絶縁膜よりも厚く形成した
ことから、メモリセル領域のトランジスタのカットオフ
特性とハイレベルの書き込み補償が満足される。それと
ともに、周辺回路領域およびＩ／Ｏ回路領域の各トラン
ジスタのゲート絶縁膜は薄く形成されることになるの
で、各トランジスタの駆動力は高まる。
のトランジスタのゲート絶縁膜を、このメモリセル領域
以外のトランジスタのゲート絶縁膜よりも厚く形成した
ことから、メモリセル領域のトランジスタのカットオフ
特性とハイレベルの書き込み補償が満足される。それと
ともに、周辺回路領域およびＩ／Ｏ回路領域の各トラン
ジスタのゲート絶縁膜は薄く形成されることになるの
で、各トランジスタの駆動力は高まる。
【０００６】また第２発明のＤＲＡＭは、メモリセル領
域およびＩ／Ｏ回路領域のトランジスタのゲート絶縁膜
を、メモリセル領域およびＩ／Ｏ回路領域以外のトラン
ジスタのゲート絶縁膜の厚さよりも厚く形成したことか
ら、メモリセル領域のトランジスタのカットオフ特性と
ハイレベルの書き込み補償が満足される。それととも
に、周辺回路部のトランジスタのゲート絶縁膜は薄く形
成されることになるので、このトランジスタの駆動力は
高まる。。
域およびＩ／Ｏ回路領域のトランジスタのゲート絶縁膜
を、メモリセル領域およびＩ／Ｏ回路領域以外のトラン
ジスタのゲート絶縁膜の厚さよりも厚く形成したことか
ら、メモリセル領域のトランジスタのカットオフ特性と
ハイレベルの書き込み補償が満足される。それととも
に、周辺回路部のトランジスタのゲート絶縁膜は薄く形
成されることになるので、このトランジスタの駆動力は
高まる。。
【０００７】
【実施例】第１発明の実施例を図１の構成図によって説
明する。図では、１トランジスタ／１キャパシタ型ＤＲ
ＡＭの構成の一例を示す。
明する。図では、１トランジスタ／１キャパシタ型ＤＲ
ＡＭの構成の一例を示す。
【０００８】図に示すように、ＤＲＡＭ１は１トランジ
スタ／１キャパシタ型のもので、メモリセル領域となる
メモリセルアレイブロック１１の周辺には、このメモリ
セルアレイを駆動する回路やメモリセルアレイからの信
号を処理する回路等を含む周辺回路領域となる周辺回路
ブロック１２が配置されている。さらに上記周辺回路ブ
ロック１２に接続した状態に外部との信号のやりとりを
行う入出力回路領域となるＩ／Ｏ回路ブロック１３が配
置されている。上記各ブロック１１〜１３に用いられて
いるＭＯＳトランジスタのゲート絶縁膜となるゲート酸
化膜厚（図示省略）は、それぞれＴOXCELL、ＴOXPERI、
ＴOXI/ O とすると、（１）式のような関係に設定されて
いる。
スタ／１キャパシタ型のもので、メモリセル領域となる
メモリセルアレイブロック１１の周辺には、このメモリ
セルアレイを駆動する回路やメモリセルアレイからの信
号を処理する回路等を含む周辺回路領域となる周辺回路
ブロック１２が配置されている。さらに上記周辺回路ブ
ロック１２に接続した状態に外部との信号のやりとりを
行う入出力回路領域となるＩ／Ｏ回路ブロック１３が配
置されている。上記各ブロック１１〜１３に用いられて
いるＭＯＳトランジスタのゲート絶縁膜となるゲート酸
化膜厚（図示省略）は、それぞれＴOXCELL、ＴOXPERI、
ＴOXI/ O とすると、（１）式のような関係に設定されて
いる。
【０００９】
【数１】 ＴOXCELL＞ＴOXPERI＝ＴOXI/O ・・・（１）
【００１０】次に、上述したゲート酸化膜の厚さの関係
を満足するＤＲＡＭ１を実現するための製造方法につい
て、図２の製造工程図（その１）および図３の製造工程
図（その２）によって説明する。
を満足するＤＲＡＭ１を実現するための製造方法につい
て、図２の製造工程図（その１）および図３の製造工程
図（その２）によって説明する。
【００１１】まず図２の（１）に示すように、抵抗率１
０Ωｃｍ程度のＰ型の半導体基板（例えばシリコン基
板）１０１を用意し、例えばＬＯＣＯＳ法によって、上
記半導体基板１０１の表面側の所定領域にフィールド酸
化膜１０２を形成する。なお、図には示さないが、ＣＭ
ＯＳトランジスタを構成する場合には予めウェル領域を
形成しておく。さらにソフトエラーを防止するためにメ
モリセル領域に二重のウェルを形成した構造にしてもよ
い。続いてＮチャネルトランジスタおよびＰチャネルト
ランジスタの各しきい値電圧を設定値に仕上げるため
に、Ｖt 制御インプラを各Ｎチャネルトランジスタの形
成予定領域およびＰチャネルトランジスタの形成予定領
域に対して行う。さらに熱酸化法によってアクティブ領
域に酸化膜１５１を例えば４ｎｍ程度の厚さに形成す
る。
０Ωｃｍ程度のＰ型の半導体基板（例えばシリコン基
板）１０１を用意し、例えばＬＯＣＯＳ法によって、上
記半導体基板１０１の表面側の所定領域にフィールド酸
化膜１０２を形成する。なお、図には示さないが、ＣＭ
ＯＳトランジスタを構成する場合には予めウェル領域を
形成しておく。さらにソフトエラーを防止するためにメ
モリセル領域に二重のウェルを形成した構造にしてもよ
い。続いてＮチャネルトランジスタおよびＰチャネルト
ランジスタの各しきい値電圧を設定値に仕上げるため
に、Ｖt 制御インプラを各Ｎチャネルトランジスタの形
成予定領域およびＰチャネルトランジスタの形成予定領
域に対して行う。さらに熱酸化法によってアクティブ領
域に酸化膜１５１を例えば４ｎｍ程度の厚さに形成す
る。
【００１２】続いて図２の（２）に示すように、レジス
ト膜を形成してそのパターニングを行い、メモリセル領
域１３１を覆う状態にレジストパターン１５２を形成す
る。このレジストパターン１５２をエッチングマスクに
して、メモリセル領域以外のアクティブ領域１３２上の
酸化膜１５１（２点鎖線で示す部分）を希フッ酸水溶液
によるエッチングによって除去する。
ト膜を形成してそのパターニングを行い、メモリセル領
域１３１を覆う状態にレジストパターン１５２を形成す
る。このレジストパターン１５２をエッチングマスクに
して、メモリセル領域以外のアクティブ領域１３２上の
酸化膜１５１（２点鎖線で示す部分）を希フッ酸水溶液
によるエッチングによって除去する。
【００１３】次いで、既知のレジスト除去技術によって
上記レジストパターン１５２を除去する。その後図２の
（３）に示すように、熱酸化法によって、ゲート酸化膜
１０３，１０４を同時に形成する。このとき、メモリセ
ル領域１３１以外のゲート酸化膜１０４が６ｎｍとなる
ようにする。その場合、メモリセル領域１３１には予め
酸化膜１５１〔（２）参照〕が形成されていたため、ゲ
ート酸化膜１０３の膜厚はゲート酸化膜１０４よりも厚
い８ｎｍ程度の膜厚になる。なお、シリコンの熱酸化で
は、反応律速と拡散律速とが競合するので、二度の酸化
による総膜厚は単純な算術加算とはならない。
上記レジストパターン１５２を除去する。その後図２の
（３）に示すように、熱酸化法によって、ゲート酸化膜
１０３，１０４を同時に形成する。このとき、メモリセ
ル領域１３１以外のゲート酸化膜１０４が６ｎｍとなる
ようにする。その場合、メモリセル領域１３１には予め
酸化膜１５１〔（２）参照〕が形成されていたため、ゲ
ート酸化膜１０３の膜厚はゲート酸化膜１０４よりも厚
い８ｎｍ程度の膜厚になる。なお、シリコンの熱酸化で
は、反応律速と拡散律速とが競合するので、二度の酸化
による総膜厚は単純な算術加算とはならない。
【００１４】続いて図２の（４）に示すように、ＣＶＤ
法によって、上記構造の上に多結晶シリコン膜を堆積す
る。そしてリソグラフィーおよびエッチングによって、
多結晶シリコン膜をパターニングして、ゲート電極１０
５およびゲート電極１０６を形成する。その後イオン注
入法によって、ソース・ドレイン拡散層１０７およびソ
ース・ドレイン拡散層１０８を形成する。
法によって、上記構造の上に多結晶シリコン膜を堆積す
る。そしてリソグラフィーおよびエッチングによって、
多結晶シリコン膜をパターニングして、ゲート電極１０
５およびゲート電極１０６を形成する。その後イオン注
入法によって、ソース・ドレイン拡散層１０７およびソ
ース・ドレイン拡散層１０８を形成する。
【００１５】次いで上記構造の上にメモリセルのキャパ
シタを形成していく。図３の（１）に示すように、先ず
ＣＶＤ法によって、例えば酸化シリコンを堆積して層間
絶縁膜１０９を形成し、その後リソグラフィーおよびエ
ッチングによって、上記層間絶縁膜１０９の所定位置
〔ソース・ドレイン領域１０７ａ（１０７）上〕にコン
タクトホール１１０を開口する。そしてＣＶＤ法によっ
て、多結晶シリコン膜を形成した後、リソグラフィーお
よびエッチングによって上記多結晶シリコン膜をパター
ニングし、キャパシタの下層電極１１１を形成する。さ
らにＣＶＤ法によって、窒化シリコン膜および多結晶シ
リコン膜を順に形成する。その後、リソグラフィーおよ
びエッチングによってこの多結晶シリコン膜および窒化
シリコン膜をパターニングし、上記窒化シリコン膜でキ
ャパシタの誘電体薄膜１１２を形成するとともに上記多
結晶シリコン膜でキャパシタの上層電極１１３を形成す
る。
シタを形成していく。図３の（１）に示すように、先ず
ＣＶＤ法によって、例えば酸化シリコンを堆積して層間
絶縁膜１０９を形成し、その後リソグラフィーおよびエ
ッチングによって、上記層間絶縁膜１０９の所定位置
〔ソース・ドレイン領域１０７ａ（１０７）上〕にコン
タクトホール１１０を開口する。そしてＣＶＤ法によっ
て、多結晶シリコン膜を形成した後、リソグラフィーお
よびエッチングによって上記多結晶シリコン膜をパター
ニングし、キャパシタの下層電極１１１を形成する。さ
らにＣＶＤ法によって、窒化シリコン膜および多結晶シ
リコン膜を順に形成する。その後、リソグラフィーおよ
びエッチングによってこの多結晶シリコン膜および窒化
シリコン膜をパターニングし、上記窒化シリコン膜でキ
ャパシタの誘電体薄膜１１２を形成するとともに上記多
結晶シリコン膜でキャパシタの上層電極１１３を形成す
る。
【００１６】次いでＣＶＤ法によって、キャパシタとビ
ット線とを分離する層間絶縁膜１１４を形成し、リソグ
ラフィーおよびエッチングによって、上記層間絶縁膜１
１４の所定位置〔ソース・ドレイン領域１０７ｂ（１０
７）上〕にコンタクトホール１１５を開口する。さら
に、導電材として例えばタングステンポリサイド膜を形
成した後、リソグラフィーおよびエッチングによってパ
ターニングを行い、ビット線１１６を形成する。
ット線とを分離する層間絶縁膜１１４を形成し、リソグ
ラフィーおよびエッチングによって、上記層間絶縁膜１
１４の所定位置〔ソース・ドレイン領域１０７ｂ（１０
７）上〕にコンタクトホール１１５を開口する。さら
に、導電材として例えばタングステンポリサイド膜を形
成した後、リソグラフィーおよびエッチングによってパ
ターニングを行い、ビット線１１６を形成する。
【００１７】続いてさらに上記構造上に金属配線層を形
成していく。図３の（６）に示すように、ＣＶＤ法によ
って酸化シリコンを堆積して層間絶縁膜１１７を形成
し、リソグラフィーおよびエッチングによってコンタク
トホール１１８を上記層間絶縁膜１１７の所定位置（ソ
ース・ドレイン領域１０８上）に開口する。その後タン
グステンポリサイドのような導電材料をプラグ１１９と
して埋め込む。そしてスパッタリングによってアルミニ
ウム合金を堆積して金属層を形成する。そしてリソグラ
フィーおよびエッチングによって金属層をパターニング
し、配線層１２０を形成する。最後にパッシベーション
膜１２１を形成した後、図には示さないボンディング用
のパッド部を開口してウエハプロセスを終了する。
成していく。図３の（６）に示すように、ＣＶＤ法によ
って酸化シリコンを堆積して層間絶縁膜１１７を形成
し、リソグラフィーおよびエッチングによってコンタク
トホール１１８を上記層間絶縁膜１１７の所定位置（ソ
ース・ドレイン領域１０８上）に開口する。その後タン
グステンポリサイドのような導電材料をプラグ１１９と
して埋め込む。そしてスパッタリングによってアルミニ
ウム合金を堆積して金属層を形成する。そしてリソグラ
フィーおよびエッチングによって金属層をパターニング
し、配線層１２０を形成する。最後にパッシベーション
膜１２１を形成した後、図には示さないボンディング用
のパッド部を開口してウエハプロセスを終了する。
【００１８】次にゲート酸化膜の別の製造方法を図４の
製造工程図によって説明する。図４の（１）は、、半導
体基板１０１上の所定位置にフィールド酸化膜１０２を
形成する。その後ゲート酸化膜１５２を形成し、メモリ
セル領域１３１以外のトランジスタのゲート電極１０６
をパターニングした後の構造を示している。
製造工程図によって説明する。図４の（１）は、、半導
体基板１０１上の所定位置にフィールド酸化膜１０２を
形成する。その後ゲート酸化膜１５２を形成し、メモリ
セル領域１３１以外のトランジスタのゲート電極１０６
をパターニングした後の構造を示している。
【００１９】続いて少なくとも上記ゲート電極１０６の
下方のゲート酸化膜１５２は残して、メモリセル領域１
３１上のゲート酸化膜１５２を除去する。次いで図４の
（２）に示すように、熱酸化法によって、新たにゲート
酸化膜１０３を形成する。このとき、ゲート電極１０６
の下面側におけるゲート酸化膜１５２は成長しないの
で、その膜厚は変化しない。またこの熱酸化では、メモ
リセル領域１３１以外のアクティブ領域上も酸化され、
ゲート電極１０６が多結晶シリコンからなる場合にはそ
の表面も酸化される。そして上記ゲート酸化膜１０３上
にメモリセル領域１３１のゲート電極１０５をパターニ
ングする。このようにして膜厚が異なる二種類のゲート
酸化膜１５２，１０３を形成することができる。
下方のゲート酸化膜１５２は残して、メモリセル領域１
３１上のゲート酸化膜１５２を除去する。次いで図４の
（２）に示すように、熱酸化法によって、新たにゲート
酸化膜１０３を形成する。このとき、ゲート電極１０６
の下面側におけるゲート酸化膜１５２は成長しないの
で、その膜厚は変化しない。またこの熱酸化では、メモ
リセル領域１３１以外のアクティブ領域上も酸化され、
ゲート電極１０６が多結晶シリコンからなる場合にはそ
の表面も酸化される。そして上記ゲート酸化膜１０３上
にメモリセル領域１３１のゲート電極１０５をパターニ
ングする。このようにして膜厚が異なる二種類のゲート
酸化膜１５２，１０３を形成することができる。
【００２０】次に上記図１によって説明した構成のＤＲ
ＡＭ１の動作を説明する。ＤＲＡＭ１のメモリセル領域
のトランジスタ（以下メモリセルトランジスタと記す）
に要求される重要な仕様として、データの保持状態にお
けるカットオフリークとハイレベルの書き込み補償があ
る。このうちカットオフリークの仕様については許容リ
ーク電流の計算によって導かれる。データ破壊を防ぐた
めには、次のリフレッシュまでの間にセルの電荷消失が
ある割合以下でなければならない。ここでメモリセルの
キャパシタ容量をＣs 、ハイレベルの書き込み電圧をＶ
cc、セルプレート電圧を１／２Ｖcc、許容電荷消失率を
η、リフレッシュ間隔をＴ REF とすると、許容リーク電
流ＩLMAX’は（２）式のように表せる。
ＡＭ１の動作を説明する。ＤＲＡＭ１のメモリセル領域
のトランジスタ（以下メモリセルトランジスタと記す）
に要求される重要な仕様として、データの保持状態にお
けるカットオフリークとハイレベルの書き込み補償があ
る。このうちカットオフリークの仕様については許容リ
ーク電流の計算によって導かれる。データ破壊を防ぐた
めには、次のリフレッシュまでの間にセルの電荷消失が
ある割合以下でなければならない。ここでメモリセルの
キャパシタ容量をＣs 、ハイレベルの書き込み電圧をＶ
cc、セルプレート電圧を１／２Ｖcc、許容電荷消失率を
η、リフレッシュ間隔をＴ REF とすると、許容リーク電
流ＩLMAX’は（２）式のように表せる。
【００２１】
【数２】 ＩLMAX’＝〔（１／２Ｖcc・Ｃs ）／ＴREF 〕η ・・・（２）
【００２２】２５６Ｍビットクラスを想定して、具体的
な数値を代入してみる。Ｃs ＝２５ｆＦ、Ｖcc＝１．５
Ｖ、η＝２０％、ローパワーモードを考慮して通常の８
倍を設定してＴREF ＝１０２４ｍｓとする。この許容リ
ークＩLMAX’にはキャパシタや接合リークなどのリーク
成分も含まれるので、トランジスタ自体の許容リークＩ
LMAXはマージンをとり全体の１／１０とすると０．３７
ｆＡとなる。この値を最大動作温度、例えば８０℃で満
足しなければならない。ここでトランジスタのリークモ
ードとして、特に留意しなければならないのはパンチス
ルーである。もう一つの仕様であるハイレベルの書き込
み補償からくる制限は、トランジスタのゲート酸化膜の
耐圧である。ハイレベルの書き込み補償のためには、ゲ
ートに接続されているワード線をＶccよりもブートスト
ラップして高電圧をかける方法が従来より広く用いられ
てきている。ハイレベルの書き込み補償の条件は（３）
式のようになる。
な数値を代入してみる。Ｃs ＝２５ｆＦ、Ｖcc＝１．５
Ｖ、η＝２０％、ローパワーモードを考慮して通常の８
倍を設定してＴREF ＝１０２４ｍｓとする。この許容リ
ークＩLMAX’にはキャパシタや接合リークなどのリーク
成分も含まれるので、トランジスタ自体の許容リークＩ
LMAXはマージンをとり全体の１／１０とすると０．３７
ｆＡとなる。この値を最大動作温度、例えば８０℃で満
足しなければならない。ここでトランジスタのリークモ
ードとして、特に留意しなければならないのはパンチス
ルーである。もう一つの仕様であるハイレベルの書き込
み補償からくる制限は、トランジスタのゲート酸化膜の
耐圧である。ハイレベルの書き込み補償のためには、ゲ
ートに接続されているワード線をＶccよりもブートスト
ラップして高電圧をかける方法が従来より広く用いられ
てきている。ハイレベルの書き込み補償の条件は（３）
式のようになる。
【００２３】
【数３】ＶWL＞Ｖcc＋α・Ｖt' ・・・（３）
【００２４】ここで、ＶWLはワード線の書き込み時の電
圧、αはワード線遅延などを考慮したマージン係数で回
路設計にもよるが、例えば１．１〜１．５程度の範囲の
所定値に設定する。また、Ｖt'はバックバイアスが−Ｖ
cc＋Ｖbbのときのしきい値電圧である。これはハイレベ
ルの書き込み時にはトランジスタのソースがＶccとなっ
ているためである。Ｖbbは基板バイアスである。ゲート
酸化膜にかけられる最大電界をＥoxmax 、ゲート酸化膜
圧をＴoxとすると上記（３）式は近似して（４）式のよ
うになる。
圧、αはワード線遅延などを考慮したマージン係数で回
路設計にもよるが、例えば１．１〜１．５程度の範囲の
所定値に設定する。また、Ｖt'はバックバイアスが−Ｖ
cc＋Ｖbbのときのしきい値電圧である。これはハイレベ
ルの書き込み時にはトランジスタのソースがＶccとなっ
ているためである。Ｖbbは基板バイアスである。ゲート
酸化膜にかけられる最大電界をＥoxmax 、ゲート酸化膜
圧をＴoxとすると上記（３）式は近似して（４）式のよ
うになる。
【００２５】
【数４】 Ｖt'＜（Ｅoxmax ・Ｔox−Ｖcc）／α ・・・（４）
【００２６】さらに（４）式を変形すると（５）式のよ
うになる。
うになる。
【００２７】
【数５】 Ｔox＞（αＶt'＋Ｖcc）／Ｅoxmax ・・・（５）
【００２８】トランジスタのリーク電流を前述のように
厳しく抑えるためには、しきい値電圧を高く設定しなけ
ればならない、一方、ハイレベルの書き込み補償のため
にはしきい値電圧は低く設定しなければならない。特
に、ゲート酸化膜厚が薄くなってきているので、ゲート
酸化膜にかけられる最大電圧からの制限が厳しい。
厳しく抑えるためには、しきい値電圧を高く設定しなけ
ればならない、一方、ハイレベルの書き込み補償のため
にはしきい値電圧は低く設定しなければならない。特
に、ゲート酸化膜厚が薄くなってきているので、ゲート
酸化膜にかけられる最大電圧からの制限が厳しい。
【００２９】図５は上記関係を示したグラフであり、縦
軸にトランジスタのしきい値電圧、横軸にゲート酸化膜
厚をとってある。ゲート酸化膜にかけられるイントリン
シックな許容最大電界は、１０ＭＶ／ｃｍ以上である
が、ゲート酸化膜の不完全性などに起因する実用的な長
期信頼性上の許容最大電界Ｅoxmax は３ＭＶ／ｃｍ以上
５ＭＶ／ｃｍ以下程度である。図においては、Ｅoxmax
＝４．５ＭＶ／ｃｍとしてある。図中の実線はリーク電
流の制限からくるしきい値電圧の下限を示している。ゲ
ート酸化膜を薄膜化していくと、カットオフ特性が改善
されてより低いしきい値電圧でリーク電流の仕様を達成
できる。一方、図中の点線で示したハイレベルの書き込
み補償からくるしきい値電圧の上限はゲート酸化膜厚に
比例している。両者のトレードオフが成り立つ範囲は、
図中の斜線で示す領域となる。この例では、ゲート酸化
膜厚の薄膜化は６．５ｎｍ程度までで、それ以下ではハ
イレベルの書き込み補償ができなくなる。そこで、メモ
リセルトランジスタのゲート酸化膜厚を８ｎｍ程度にし
て、周辺回路ブロックおよびＩ／Ｏ回路ブロックのトラ
ンジスタのゲート酸化膜厚をそれよりも薄い６ｎｍ程度
に設定する。
軸にトランジスタのしきい値電圧、横軸にゲート酸化膜
厚をとってある。ゲート酸化膜にかけられるイントリン
シックな許容最大電界は、１０ＭＶ／ｃｍ以上である
が、ゲート酸化膜の不完全性などに起因する実用的な長
期信頼性上の許容最大電界Ｅoxmax は３ＭＶ／ｃｍ以上
５ＭＶ／ｃｍ以下程度である。図においては、Ｅoxmax
＝４．５ＭＶ／ｃｍとしてある。図中の実線はリーク電
流の制限からくるしきい値電圧の下限を示している。ゲ
ート酸化膜を薄膜化していくと、カットオフ特性が改善
されてより低いしきい値電圧でリーク電流の仕様を達成
できる。一方、図中の点線で示したハイレベルの書き込
み補償からくるしきい値電圧の上限はゲート酸化膜厚に
比例している。両者のトレードオフが成り立つ範囲は、
図中の斜線で示す領域となる。この例では、ゲート酸化
膜厚の薄膜化は６．５ｎｍ程度までで、それ以下ではハ
イレベルの書き込み補償ができなくなる。そこで、メモ
リセルトランジスタのゲート酸化膜厚を８ｎｍ程度にし
て、周辺回路ブロックおよびＩ／Ｏ回路ブロックのトラ
ンジスタのゲート酸化膜厚をそれよりも薄い６ｎｍ程度
に設定する。
【００３０】このように、メモリセルトランジスタのゲ
ート酸化膜厚を周辺回路ブロックおよびＩ／Ｏ回路ブロ
ックの各トランジスタのゲート酸化膜厚よりも厚く設定
するとにより、メモリセルトランジスタのカットオフと
ハイレベルの書き込み補償を満足するとともに、周辺回
路部およびＩ／Ｏ回路部の各トランジスタの駆動力を高
めることができる。したがって、高密度でかつ高速動作
が可能なＤＲＡＭデバイスを実現できる。
ート酸化膜厚を周辺回路ブロックおよびＩ／Ｏ回路ブロ
ックの各トランジスタのゲート酸化膜厚よりも厚く設定
するとにより、メモリセルトランジスタのカットオフと
ハイレベルの書き込み補償を満足するとともに、周辺回
路部およびＩ／Ｏ回路部の各トランジスタの駆動力を高
めることができる。したがって、高密度でかつ高速動作
が可能なＤＲＡＭデバイスを実現できる。
【００３１】次に第２発明の実施例を図６の構成図によ
って説明する。図に示すように、１トランジスタ／１キ
ャパシタ型のＤＲＡＭ２のメモリセルアレイブロック
（メモリセル領域）２１の周辺には、このメモリセルア
レイを駆動する回路やメモリセルアレイからの信号を処
理する回路等を含む周辺回路ブロック（周辺回路領域）
２２が配置されている。さらに外部との信号のやりとり
を行うＩ／Ｏ回路ブロック（入出力回路領域）２３が上
記周辺回路に接続した状態に配置されている。さらに外
部電源を高圧する電圧変換回路２４が電源とＩ／Ｏ回路
ブロック２３との間に設けられている。
って説明する。図に示すように、１トランジスタ／１キ
ャパシタ型のＤＲＡＭ２のメモリセルアレイブロック
（メモリセル領域）２１の周辺には、このメモリセルア
レイを駆動する回路やメモリセルアレイからの信号を処
理する回路等を含む周辺回路ブロック（周辺回路領域）
２２が配置されている。さらに外部との信号のやりとり
を行うＩ／Ｏ回路ブロック（入出力回路領域）２３が上
記周辺回路に接続した状態に配置されている。さらに外
部電源を高圧する電圧変換回路２４が電源とＩ／Ｏ回路
ブロック２３との間に設けられている。
【００３２】上記電圧変換回路２４は、微細なトランジ
スタで構成された内部回路を低電圧で動作させ、低消費
電力化とホットキャリア等による信頼性の低下を防ぐと
同時に、外部のデバイスとは従来の入出力電圧によるイ
ンターフェースをとる。そのために、例えば外部電源電
圧が３．３Ｖであるとき、２．５Ｖに降圧して内部回路
に電源を供給する。この電圧変換回路２４を内蔵するこ
とにより、メモリチップへの電源は単一ですむ。また内
部の周辺回路のトランジスタは低電圧においても高速動
作が可能なようにできるだけ薄いゲート酸化膜を用い
る。一方、Ｉ／Ｏ回路のトランジスタでは、高い外部電
圧においても十分な信頼性が得られるように、周辺回路
ブロックのトランジスタのゲート酸化膜よりも厚いゲー
ト酸化膜を用いる。したがって、メモリセル領域、周辺
回路領域、Ｉ／Ｏ回路領域に用いられているＭＯＳトラ
ンジスタのゲート酸化膜厚をそれぞれＴOXCELL、Ｔ
OXPERI、ＴOXI/O とすると、（６）式のような関係にな
る。
スタで構成された内部回路を低電圧で動作させ、低消費
電力化とホットキャリア等による信頼性の低下を防ぐと
同時に、外部のデバイスとは従来の入出力電圧によるイ
ンターフェースをとる。そのために、例えば外部電源電
圧が３．３Ｖであるとき、２．５Ｖに降圧して内部回路
に電源を供給する。この電圧変換回路２４を内蔵するこ
とにより、メモリチップへの電源は単一ですむ。また内
部の周辺回路のトランジスタは低電圧においても高速動
作が可能なようにできるだけ薄いゲート酸化膜を用い
る。一方、Ｉ／Ｏ回路のトランジスタでは、高い外部電
圧においても十分な信頼性が得られるように、周辺回路
ブロックのトランジスタのゲート酸化膜よりも厚いゲー
ト酸化膜を用いる。したがって、メモリセル領域、周辺
回路領域、Ｉ／Ｏ回路領域に用いられているＭＯＳトラ
ンジスタのゲート酸化膜厚をそれぞれＴOXCELL、Ｔ
OXPERI、ＴOXI/O とすると、（６）式のような関係にな
る。
【００３３】
【数６】 ＴOXCELL＝ＴOXI/O ＞ＴOXPERI ・・・（６）
【００３４】上記（６）式を満足するようにトランジス
タのゲート酸化膜の厚さを変えてＤＲＡＭを製造する方
法は、上記図２，図３によって説明したのと同様のプロ
セスである。そのため、ここではその説明は省略する。
なお、メモリセル領域のゲート酸化膜とＩ／Ｏ回路領域
のゲート酸化膜とは同時に形成すれば、ＴOXCELL＝Ｔ
OXI/O なる関係は満足される。
タのゲート酸化膜の厚さを変えてＤＲＡＭを製造する方
法は、上記図２，図３によって説明したのと同様のプロ
セスである。そのため、ここではその説明は省略する。
なお、メモリセル領域のゲート酸化膜とＩ／Ｏ回路領域
のゲート酸化膜とは同時に形成すれば、ＴOXCELL＝Ｔ
OXI/O なる関係は満足される。
【００３５】次ぎに上記ＤＲＡＭ２の動作の説明を行
う。上記第１発明の実施例と同様にして、ＤＲＡＭ２の
メモリセルトランジスタに要求されるカットオフリーク
の仕様について、許容リーク電流は、上記説明した
（２）式のようになる。そして２５６Ｍビットクラスを
想定した場合のトランジスタ自体の許容リーク電流Ｉ
LMAXは、一例としてＩLMAX＝０．３７ｆＡとなる。この
値を最大動作温度、例えば８０℃で満足しなければなら
ない。
う。上記第１発明の実施例と同様にして、ＤＲＡＭ２の
メモリセルトランジスタに要求されるカットオフリーク
の仕様について、許容リーク電流は、上記説明した
（２）式のようになる。そして２５６Ｍビットクラスを
想定した場合のトランジスタ自体の許容リーク電流Ｉ
LMAXは、一例としてＩLMAX＝０．３７ｆＡとなる。この
値を最大動作温度、例えば８０℃で満足しなければなら
ない。
【００３６】もう一つの仕様であるハイレベルの書き込
み補償からくる制限は、トランジスタのゲート酸化膜の
耐圧である。ハイレベルの書き込み補償のためには、ゲ
ートに接続されているワード線をＶccよりもブートスト
ラップして高電圧をかける方法が従来より広く用いられ
てきている。ハイレベル書き込み補償の条件は上記説明
した（３）式のようになり、それを変形すると上記
（５）式のようになる。
み補償からくる制限は、トランジスタのゲート酸化膜の
耐圧である。ハイレベルの書き込み補償のためには、ゲ
ートに接続されているワード線をＶccよりもブートスト
ラップして高電圧をかける方法が従来より広く用いられ
てきている。ハイレベル書き込み補償の条件は上記説明
した（３）式のようになり、それを変形すると上記
（５）式のようになる。
【００３７】そしてメモリセルトランジスタのリーク電
流の制限からくるしきい値電圧の下限とハイレベルの書
き込み補償からくるしきい値電圧の上限はトレードオフ
の関係にある。そのため、ゲート酸化膜厚の薄膜化の下
限は、上記第１発明の実施例で説明したのと同一条件で
あれば、６．５ｎｍ程度で、それ以下ではハイレベルの
書き込み補償ができなくなる。そこで例えば、メモリセ
ルトランジスタのゲート酸化膜厚を８ｎｍ程度にし、周
辺回路ブロックのトランジスタのゲート酸化膜厚をそれ
よりも薄い６ｎｍ程度にする。また、Ｉ／Ｏ回路ブロッ
クのトランジスタのゲート酸化膜には、内部よりも高い
外部電源電圧がかかるので、メモリセルトランジスタと
同じ８ｎｍ程度とする。
流の制限からくるしきい値電圧の下限とハイレベルの書
き込み補償からくるしきい値電圧の上限はトレードオフ
の関係にある。そのため、ゲート酸化膜厚の薄膜化の下
限は、上記第１発明の実施例で説明したのと同一条件で
あれば、６．５ｎｍ程度で、それ以下ではハイレベルの
書き込み補償ができなくなる。そこで例えば、メモリセ
ルトランジスタのゲート酸化膜厚を８ｎｍ程度にし、周
辺回路ブロックのトランジスタのゲート酸化膜厚をそれ
よりも薄い６ｎｍ程度にする。また、Ｉ／Ｏ回路ブロッ
クのトランジスタのゲート酸化膜には、内部よりも高い
外部電源電圧がかかるので、メモリセルトランジスタと
同じ８ｎｍ程度とする。
【００３８】このように、メモリセルアレイブロック２
１のトランジスタのゲート酸化膜厚およびＩ／Ｏ回路ブ
ロック２３のトランジスタのゲート酸化膜厚を周辺回路
ブロック２２のトランジスタのゲート酸化膜厚よりも厚
く設定するとにより、メモリセルトランジスタのカット
オフとハイレベルの書き込み補償を満足する。それとと
もに、周辺回路ブロック２２のトランジスタの駆動力が
高められる。また外部電源を降圧する電圧変換回路２４
を介することなく高い電源電圧のかかるＩ／Ｏ回路ブロ
ック２３のトランジスタのゲート酸化膜厚を厚くするの
で信頼性も向上される。さらにメモリセルアレイブロッ
ク２１のトランジスタとＩ／Ｏ回路ブロック２３のトラ
ンジスタのゲート酸化膜を同一にしているので、工程の
増大を最小に抑えられる。したがって、高密度でかつ高
速動作が可能なＤＲＡＭデバイスを実現される。
１のトランジスタのゲート酸化膜厚およびＩ／Ｏ回路ブ
ロック２３のトランジスタのゲート酸化膜厚を周辺回路
ブロック２２のトランジスタのゲート酸化膜厚よりも厚
く設定するとにより、メモリセルトランジスタのカット
オフとハイレベルの書き込み補償を満足する。それとと
もに、周辺回路ブロック２２のトランジスタの駆動力が
高められる。また外部電源を降圧する電圧変換回路２４
を介することなく高い電源電圧のかかるＩ／Ｏ回路ブロ
ック２３のトランジスタのゲート酸化膜厚を厚くするの
で信頼性も向上される。さらにメモリセルアレイブロッ
ク２１のトランジスタとＩ／Ｏ回路ブロック２３のトラ
ンジスタのゲート酸化膜を同一にしているので、工程の
増大を最小に抑えられる。したがって、高密度でかつ高
速動作が可能なＤＲＡＭデバイスを実現される。
【００３９】以上の説明では、２５６ＭｂＤＲＡＭレベ
ルのパラメータ設定を用いたが、他の世代のＤＲＡＭデ
バイスにおいても適用が可能である。またメモリセルの
形式としては、製造方法で説明したスタックト型以外の
ものであっても差し支えはない。
ルのパラメータ設定を用いたが、他の世代のＤＲＡＭデ
バイスにおいても適用が可能である。またメモリセルの
形式としては、製造方法で説明したスタックト型以外の
ものであっても差し支えはない。
【００４０】
【発明の効果】以上、説明したように第１発明によれ
ば、ＤＲＡＭ装置のメモリセル領域におけるトランジス
タのゲート絶縁膜を、メモリセル領域以外におけるトラ
ンジスタのゲート絶縁膜よりも厚く形成したので、メモ
リセルトランジスタのカットオフリークと、ハイレベル
の書き込み補償を満足するとともに、周辺回路領域およ
び入出力回路領域のトランジスタの駆動力を高めること
ができる。したがって、高密度でかつ高速動作可能なＤ
ＲＡＭデバイスを実現できる。
ば、ＤＲＡＭ装置のメモリセル領域におけるトランジス
タのゲート絶縁膜を、メモリセル領域以外におけるトラ
ンジスタのゲート絶縁膜よりも厚く形成したので、メモ
リセルトランジスタのカットオフリークと、ハイレベル
の書き込み補償を満足するとともに、周辺回路領域およ
び入出力回路領域のトランジスタの駆動力を高めること
ができる。したがって、高密度でかつ高速動作可能なＤ
ＲＡＭデバイスを実現できる。
【００４１】また第２発明によれば、ＤＲＡＭ装置のメ
モリセル領域および入出力回路領域における各トランジ
スタのゲート絶縁膜を、メモリセル領域および入出力回
路領域以外におけるトランジスタのゲート絶縁膜よりも
厚く形成したので、メモリセルトランジスタのカットオ
フリークと、ハイレベルの書き込み補償を満足するとと
もに、周辺回路領域のトランジスタの駆動力を高めるこ
とができる。したがって、高密度でかつ高速動作可能な
ＤＲＡＭデバイスを実現できる。
モリセル領域および入出力回路領域における各トランジ
スタのゲート絶縁膜を、メモリセル領域および入出力回
路領域以外におけるトランジスタのゲート絶縁膜よりも
厚く形成したので、メモリセルトランジスタのカットオ
フリークと、ハイレベルの書き込み補償を満足するとと
もに、周辺回路領域のトランジスタの駆動力を高めるこ
とができる。したがって、高密度でかつ高速動作可能な
ＤＲＡＭデバイスを実現できる。
【図１】第１発明の実施例に関するＤＲＡＭの構成図で
ある。
ある。
【図２】第１発明のＤＲＡＭの製造工程図（その１）で
ある。
ある。
【図３】第１発明のＤＲＡＭの製造工程図（その２）で
ある。
ある。
【図４】ゲート酸化膜の別の製造工程図である。
【図５】しきい値電圧とゲート酸化膜厚との関係図であ
る。
る。
【図６】第２発明の実施例に関するＤＲＡＭの構成図で
ある。
ある。
１，２ ＤＲＡＭ １１，２１ メモリセルアレイブロック １２，２２ 周辺回路ブロック １３，２３ Ｉ／Ｏ回路ブロック ２４ 電圧変換回路 １０３，１０４，１５２ ゲート酸化膜 １３１ メモリセル領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/78 7735−4Ｍ Ｈ０１Ｌ 27/10 ６７１ Ｚ 29/78 ３０１ Ｇ
Claims (5)
- 【請求項１】 １トランジスタ１キャパシタ型のダイナ
ミックランダムアクセスメモリ装置において、 メモリセル領域のトランジスタのゲート絶縁膜を、該メ
モリセル領域以外のトランジスタのゲート絶縁膜よりも
厚く形成したことを特徴とするダイナミックランダムア
クセスメモリ装置。 - 【請求項２】 請求項１記載のダイナミックランダムア
クセスメモリ装置において、 メモリセル領域におけるトランジスタのゲート絶縁膜の
厚さＴoxは、動作遅延時間に関するマージン係数をα、
該トランジスタのしきい値電圧をＶt'、ハイレベルの電
圧をＶcc、該トランジスタのゲート絶縁膜が信頼性上許
容できる最大電界をＥoxmax として、Ｔox＞（αＶt'＋
Ｖcc）／Ｅoxmax なる関係を満足することを特徴とする
ダイナミックランダムアクセスメモリ装置。 - 【請求項３】 １トランジスタ１キャパシタ型のダイナ
ミックランダムアクセスメモリ装置において、 メモリセル領域および入出力回路領域の各トランジスタ
のゲート絶縁膜を、該メモリセル領域および該入出力回
路領域以外のトランジスタのゲート絶縁膜よりも厚く形
成したことを特徴とするダイナミックランダムアクセス
メモリ装置。 - 【請求項４】 請求項３記載のダイナミックランダムア
クセスメモリ装置において、 メモリセル領域および入出力回路領域における各トラン
ジスタのゲート絶縁膜の厚さＴoxは、動作遅延時間に関
するマージン係数をα、該トランジスタのしきい値電圧
をＶt'、ハイレベルの電圧をＶcc、該トランジスタのゲ
ート絶縁膜が信頼性上許容できる最大電界をＥoxmax と
して、Ｔox＞（αＶt'＋Ｖcc）／Ｅoxmax なる関係を満
足することを特徴とするダイナミックランダムアクセス
メモリ装置。 - 【請求項５】 請求項３または請求項４記載のダイナミ
ックランダムアクセスメモリ装置において、 外部電源電圧を降圧する電圧変換回路を内蔵しているこ
とを特徴とするダイナミックランダムアクセスメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00859795A JP3193581B2 (ja) | 1995-01-24 | 1995-01-24 | １トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00859795A JP3193581B2 (ja) | 1995-01-24 | 1995-01-24 | １トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000350483A Division JP3619144B2 (ja) | 2000-11-17 | 2000-11-17 | １トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204142A true JPH08204142A (ja) | 1996-08-09 |
| JP3193581B2 JP3193581B2 (ja) | 2001-07-30 |
Family
ID=11697385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00859795A Expired - Lifetime JP3193581B2 (ja) | 1995-01-24 | 1995-01-24 | １トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193581B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214656A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6472255B1 (en) | 1998-02-04 | 2002-10-29 | Nec Corporation | Solid-state imaging device and method of its production |
| US6724025B1 (en) | 1998-06-30 | 2004-04-20 | Kabushiki Kaisha Toshiba | MOSFET having high and low dielectric materials |
| US6972446B1 (en) | 1997-02-26 | 2005-12-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and flash EEPROM |
| US7023062B2 (en) | 1997-12-09 | 2006-04-04 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7102954B2 (en) | 1999-08-30 | 2006-09-05 | Renesas Technology Corp. | Semiconductor integrated circuit device having logic circuit and dynamic random access memory on the same chip |
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