JPH11214656A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11214656A
JPH11214656A JP10017232A JP1723298A JPH11214656A JP H11214656 A JPH11214656 A JP H11214656A JP 10017232 A JP10017232 A JP 10017232A JP 1723298 A JP1723298 A JP 1723298A JP H11214656 A JPH11214656 A JP H11214656A
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雅裕 清水
Yoshinori Tanaka
義典 田中
Hideaki Arima
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Abstract

(57)【要約】 【課題】 接合リーク電流を低減可能な半導体装置を提
供する。 【解決手段】 メモリセル部内におけるゲート絶縁膜８
の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよ
りも大きくする。また、メモリセル部におけるＭＯＳト
ランジスタのソース／ドレインを二重拡散層構造とし、
周辺回路部におけるＭＯＳトランジスタのソース／ドレ
インを三重拡散層構造にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ダイナミックランダムア
クセスメモリ（以下ＤＲＡＭと称する）に関するもので
ある。
【０００２】
【従来の技術】近年、半導体装置は、コンピュータなど
の情報機器の目ざましい普及によって、その需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術開発が進められている。
【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとして、ＤＲＡＭがある。一般に、
ＤＲＡＭは、多数の記憶情報蓄積する記憶領域であるメ
モリセルアレイと、外部との入出力に必要な周辺回路と
で構成されている。
【０００４】図３７には、従来のスタックタイプのメモ
リセルを有するＤＲＡＭが示されている。図３７を参照
して、ｐ型半導体基板１の主表面にはｐ型不純物領域３
か形成される。このｐ型不純物領域３上にはフィールド
絶縁膜２とｐ型不純物領域４ａ，４ｂとがそれぞれ形成
される。ｐ型不純物領域４ａ，４ｂは、トランジスタの
しきい値電圧を制御するための不純物領域である。
【０００５】ｐ型不純物領域４ａの表面には、低濃度ｎ
型不純物領域５が間隔をあけて形成される。また、ｐ型
不純物領域４ｂの表面には、低濃度ｎ型不純物領域５
と、高濃度ｎ型不純物領域７とが間隔をあけて形成され
る。
【０００６】メモリセル部における半導体基板１の主表
面上にはゲート絶縁膜８ｂを介してゲート電極１２が形
成され、周辺回路部における半導体基板１の主表面上に
ゲート絶縁膜９を介してゲート電極１２が形成される。
ゲート絶縁膜８，９は、等しい厚みを有する。ゲート電
極１２は、ポリシリコン膜１０とＷＳｉ膜１１とで構成
される。
【０００７】ゲート電極１２上には、ＴＥＯＳ（Tetra
Etyle Ortho Silicate）が形成され、ゲート電極１２の
側壁上にはサイドウォール絶縁膜１４が形成される。ゲ
ート電極１２を覆うようにメモリセル部内から周辺回路
部内に延在するように層間絶縁膜１５が形成される。層
間絶縁膜１５にはコンタクトホール１５ａ，１５ｂがそ
れぞれ形成される。
【０００８】コンタクトホール１５ａ内から層間絶縁膜
１５上に延在してビット線１６ａが形成され、コンタク
トホール１５ｂ内から層間絶縁膜１５上に延在して配線
層１６ｂが形成される。ビット線１６ａと配線層１６ｂ
とを覆うように層間絶縁膜１７が形成される。その層間
絶縁膜１７と層間絶縁膜１５とを貫通して低濃度ｎ型不
純物領域５に達するようにコンタクトホール１７ａが形
成される。
【０００９】コンタクトホール１７ａ内から層間絶縁膜
１７上に延在するようにストレージノード１８が形成さ
れる。ストレージノード１８の表面を覆うようにキャパ
シタ絶縁膜１９が形成され、このキャパシタ絶縁膜１９
上にセルプレート２０が形成される。このセルプレート
２０と、キャパシタ絶縁膜１９と、ストレージノード１
８とでキャパシタ２１が構成される。
【００１０】上記のキャパシタ２１と層間絶縁膜１７と
を覆うように層間絶縁膜２２が形成される。周辺回路部
において、層間絶縁膜２２と層間絶縁膜１７とを貫通す
るコンタクトホール２３ａと、ゲート電極１２に達する
コンタクトホール２３ｂと、高濃度ｎ型不純物領域７に
達するコンタクトホール２３ｃとが形成される。コンタ
クトホール２３ａ内から層間絶縁膜２２上に延在するよ
うに金属配線２４ｂが形成され、コンタクトホール２３
ｂ内から層間絶縁膜２２上に延在するように金属配線２
４ｃが形成され、コンタクトホール２３ｃ内から層間絶
縁膜２２上に延在するように金属配線２４ｄが形成され
る。メモリセル部内においては、層間絶縁膜２２上に金
属配線２４ａが形成される。
【００１１】
【発明が解決しようとする課題】近年、素子の微細化が
益々進展しつつあり、上記のゲート絶縁膜８ｂ，９の厚
みも薄くなってきている。それに伴い、特にメモリセル
部内のトランジスタのしきい値電圧制御用のｐ型不純物
領域４ａの濃度が高くなってきている。それにより、ｐ
ｎ接合でのリーク電流（以下単に「接合リーク電流」と
称する）が増加するという問題が顕在化しつつある。
【００１２】また、図３７に示されるようなトレンチタ
イプの分離構造では、領域Ａや領域Ｂのようなフィール
ド絶縁膜２の周縁部の近傍でストレスが集中しやすくな
る。この場合に、メモリセル部内のトランジスタのソー
ス／ドレインが低濃度ｎ型不純物領域５のみにより構成
されているので、接合リーク電流を十分に抑制できな
い。さらに、サイドウォール絶縁膜１４のエッチング時
のエッチングダメージも領域Ａに発生しやすく、これも
接合リーク電流発生の原因となる。このような接合リー
ク電流により、ストレージノード１８に蓄積されたデー
タが消失することが懸念される。
【００１３】さらに、しきい値電圧制御用のｐ型不純物
領域４ａの濃度が上述のように高くなることにより、低
濃度ｎ型不純物領域５のシート抵抗が高くなるという問
題も生じる。
【００１４】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、接合リ
ーク電流を低減することにある。
【００１５】
【課題を解決するための手段】この発明に係る半導体装
置は、１つの局面では、第１の厚みのゲート絶縁膜を有
する第１のトランジスタと、第１の厚みより小さい第２
の厚みのゲート絶縁膜を有する第２のトランジスタとを
備える。第１のトランジスタのソース／ドレインの少な
くとも一方が第１の低濃度領域と第１の高濃度領域とで
構成される。第２のトランジスタのソース／ドレインの
少なくとも一方は、第２の低濃度領域と、上記の第１の
高濃度領域よりも高濃度の第２の高濃度領域とで構成さ
れる。
【００１６】上記のように第１のトランジスタのゲート
絶縁膜を第２のトランジスタのゲート絶縁膜よりも厚く
することにより、第１のトランジスタのしきい値電圧制
御用の不純物領域の濃度を低くすることができる。それ
により、接合リーク電流を低減することが可能となる。
また、第１のトランジスタのソース／ドレインの少なく
とも一方が第１の高濃度領域を有することにより、たと
えばフィールド絶縁膜がソース／ドレインと隣接して形
成された場合でも従来より接合リーク電流を低減するこ
とが可能となる。さらに、上記の第１の高濃度領域を形
成することにより、ソース／ドレインのシート抵抗をも
低減できる。他方、第２のトランジスタは、第１の高濃
度領域よりもさらに高濃度の第２の高濃度領域を有して
いるので、ソース／ドレインのシート抵抗を十分に低減
することができる。
【００１７】上記の第２のトランジスタのソース／ドレ
インの少なくとも一方は、第２の低濃度領域よりも高濃
度で第２の高濃度領域よりも低濃度の中濃度領域を有し
てもよい。
【００１８】上記のように中濃度領域を設けることによ
り、該中濃度領域により第２の高濃度領域を取囲むこと
が可能となる。それにより、第２の高濃度領域が導電型
の異なる不純物領域と直接接することを回避でき、電界
集中の発生を抑制できる。このことも、接合リーク電流
低減に寄与し得る。
【００１９】また、上記の半導体装置は、データを蓄積
するためのメモリセルと、外部との入出力を行なう周辺
回路とを有してもよい。この場合、メモリセルが第１の
トランジスタを含み、周辺回路が第２のトランジスタを
含むことが好ましい。
【００２０】上記のようにメモリセルが第１のトランジ
スタを含むことにより、メモリセル部における接合リー
ク電流を低減することが可能となる。また、周辺回路部
においては、シート抵抗の低減されたソース／ドレイン
を有する高性能なトランジスタが形成される。
【００２１】上記の第２の高濃度領域の拡散深さ（ピー
ク濃度の深さ）は、中濃度領域の拡散深さより小さくな
ることが好ましい。
【００２２】それにより、第２の高濃度領域を中濃度領
域によって取囲むこことができる。それにより、上述の
ように接合リーク電流を低減できる。
【００２３】また、第１の高濃度領域と接するようにフ
ィールド絶縁膜を形成してもよい。このとき、高濃度領
域とフィールド絶縁膜とに達するコンタクトホールを有
する層間絶縁膜が第１と第２のトランジスタを覆うよう
に形成され、コンタクトホール直下に位置するフィール
ド絶縁膜には凹部が形成される。この凹部内と高濃度領
域上とにストレージノードが形成される。
【００２４】上記のように高濃度領域と接するようにフ
ィールド絶縁膜が形成されることにより、フィールド絶
縁膜の周縁部近傍における接合リーク電流を低減するこ
とが可能となる。そればかりでなく、コンタクトホール
直下に位置するフィールド絶縁膜に凹部を形成すること
により、ストレスが集中しやすい部分におけるフィール
ド絶縁膜を除去することが可能となる。このことも、接
合リーク電流低減に寄与し得る。さらに、上記の凹部を
設けることにより、ストレージノードと高濃度領域との
接触面積を増大させることが可能となる。それにより、
コンタクト抵抗を改善することも可能となる。
【００２５】この発明に係る半導体装置は、他の局面で
は、主表面を有する半導体基板と、しきい値電圧制御用
の第１と第２の不純物領域と、第１と第２のトランジス
タとを備える。第１の不純物領域は、主表面から第１の
深さの位置にピーク濃度を有する。第２の不純物領域
は、第１の不純物領域と間隔をあけて形成され、第１の
深さよりも大きい第２の深さの位置にピーク濃度を有す
る。第１のトランジスタは、第１の不純物領域上に形成
され、第１の厚みのゲート絶縁膜を有する。第２のトラ
ンジスタは、第２の不純物領域上に形成され、第１の厚
みよりも小さい第２の厚みのゲート絶縁膜を有する。
【００２６】第１のトランジスタのゲート絶縁膜の厚み
を第２のトランジスタのゲート絶縁膜の厚みよりも大き
くすることにより、第１の不純物領域の濃度を低くする
ことが可能となる。それに加え、上記のように第１の不
純物領域のピーク濃度を第２の不純物領域のピーク濃度
よりも浅い位置に形成することにより、さらに第１の不
純物領域の濃度を低くすることが可能となる。それによ
り、より効果的に接合リーク電流を低減することが可能
となる。
【００２７】上記の第１の不純物領域下には、第１の不
純物領域よりも低濃度の第３の不純物領域が形成されて
もよい。また、第１のトランジスタは１対の第１のソー
ス／ドレインを有し、この第１のソース／ドレインの少
なくとも一方は第３の不純物領域に達することが好まし
い。第２のトランジスタは１対の第２のソース／ドレイ
ンを有し、この第２のソース／ドレインの拡散深さは第
２の深さよりも小さい。
【００２８】上記のように第１のソース／ドレインの少
なくとも一方が第１の不純物領域よりも深い位置にまで
達することにより、第１の不純物領域とソース／ドレイ
ンとの接合面積を低減できる。それにより、さらに接合
リーク電流を低減することが可能となる。
【００２９】この発明に係る半導体装置は、さらに他の
局面では、第１の厚みのゲート絶縁膜を有する第１のト
ランジスタと、第１の厚みよりも小さい第２の厚みのゲ
ート絶縁膜を有する第２のトランジスタとを備える。第
１のトランジスタは、相対的に大きい第１の拡散深さと
相対的に小さい第２の拡散深さとをそれぞれ有しソース
／ドレインとなる第１と第２の不純物領域を有する。第
２のトランジスタは、第１の拡散深さより小さく第２の
拡散深さ以上の拡散深さを有しソース／ドレインとなる
第３と第４の不純物領域を有する。
【００３０】上記のように第１のトランジスタのゲート
絶縁膜の厚みを第２のトランジスタのゲート絶縁膜の厚
みよりも大きくすることにより、接合リーク電流を低減
することが可能となる。それに加え、第１の不純物領域
のみ拡散深さを大きくしているので、第１と第２の不純
物領域の双方の拡散深さを大きくした場合と比べて、微
細化した場合のパンチスルー耐性の劣化が少ない。
【００３１】第１の拡散深さを有する上記の第１の不純
物領域の濃度は、第２の不純物領域の濃度よりも高いこ
とが好ましい。このとき、第１の不純物領域と接するよ
うにフィールド絶縁膜が形成されてもよい。
【００３２】上記のように相対的に不純物濃度の高い第
１の不純物領域を深く形成することにより、フィールド
絶縁膜の周縁部を第１の不純物領域によって覆うことが
できる。それにより、フィールド絶縁膜の底部近傍にお
ける接合リーク電流をも低減することが可能となる。
【００３３】この発明に係る半導体装置は、さらに他の
局面では、第１と第２のトランジスタと、層間絶縁膜
と、プラグ電極と、ビット線と、第１と第２の金属シリ
サイドとを備える。第１のトランジスタは、半導体基板
の主表面上に形成され、第１のソース／ドレインを有す
る。第２のトランジスタは、第１のトランジスタと間隔
をあけて主表面上に形成され、第２のソース／ドレイン
を有する。層間絶縁膜は、第１と第２のトランジスタを
覆い、第１のソース／ドレインの一方に達するコンタク
トホールを有する。プラグ電極は、コンタクトホール内
に形成される。第１の金属シリサイドは、第２のソース
／ドレインの表面に形成される。ビット線は、第２の金
属シリサイドを介してプラグ電極上に形成される。
【００３４】金属シリサイド形成のための金属膜は通常
スパッタリング法により形成されるので、コンタクトホ
ール底部において厚い金属シリサイドを形成するのは困
難である。それに対し、上記のようにプラグ電極上に第
２の金属シリサイドを形成することにより、第２の金属
シリサイドを厚く形成できる。他方、第２のトランジス
タの第２のソース／ドレインの表面にも、周知の方法で
厚い金属シリサイド膜を形成することは可能である。こ
のように厚い金属シリサイドを形成することにより、耐
熱性を改善することができる。それにより、金属シリサ
イドがたとえば８００℃程度以上の熱処理により劣化す
ることに起因する接合リーク電流特性の劣化やコンタク
ト抵抗増大といった事態を回避できる。
【００３５】この発明に係る半導体装置の製造方法は、
１つの局面では、下記の各工程を備える。半導体基板の
主表面上に、相対的に厚い第１のゲート絶縁膜と相対的
に薄い第２のゲート絶縁膜とを間隔をあけて形成する。
第１のゲート絶縁膜上に第１のトランジスタの第１のゲ
ート電極を形成し、第２のゲート絶縁膜上に第２のトラ
ンジスタの第２のゲート電極を形成する。第１と第２の
ゲート電極の両側に第１の濃度の第１の不純物領域を形
成する。第１のゲート電極の少なくとも一方側に、第１
の濃度より高い第２の濃度の第２の不純物領域を形成す
る。第２のゲート電極の少なくとも一方側に、第２の濃
度より高い第３の濃度の第３の不純物領域を形成する。
【００３６】上記のように第１と第２と第３の不純物領
域を形成することにより、第１のトランジスタのソース
／ドレインの少なくとも一方を第１と第２の不純物領域
で構成し、第２のトランジスタのソース／ドレインの少
なくとも一方を第１と第３の不純物領域で構成すること
ができる。それにより、ソース／ドレインのシート抵抗
の低減された第１と第２のトランジスタが得られる。ま
た、第１のトランジスタの第１のゲート電極の厚みを第
２のトランジスタの第２のゲート絶縁膜の厚みよりも大
きくすることにより、前述のように、接合リーク電流を
低減できる。その結果、接合リーク電流を抑制でき、か
つ高性能な半導体装置が得られる。
【００３７】この発明に係る半導体装置の製造方法は、
他の局面では、次の各工程を備える。半導体基板の主表
面上に間隔をあけて第１と第２のトランジスタの第１と
第２のゲート電極をそれぞれ形成する。第１と第２のゲ
ート電極を覆うように窒化膜を形成する。第１と第２の
トランジスタのソース／ドレインを形成する。窒化膜を
覆うように層間絶縁膜を形成する。層間絶縁膜に第１の
トランジスタの一方のソース／ドレインに達する第１の
コンタクトホールを形成する。層間絶縁膜に第２のトラ
ンジスタの一方のソース／ドレインに達する第２のコン
タクトホールと、層間絶縁膜と窒化膜とを貫通して第２
のゲート電極に達する第３のコンタクトホールとを形成
する。第１のコンタクトホールを介して第１のトランジ
スタの一方のソース／ドレインと接続されるようにビッ
ト線を形成するとともに第２と第３のコンタクトホール
内に延在するように第１と第２の配線を形成する。
【００３８】素子がさらに微細化されビット線とソース
／ドレインとを接続する上記の第１のコンタクトホール
をゲート電極に対し自己整合的に形成する場合には、第
１のコンタクトホールと、第２および第３のコンタクト
ホールとを別工程で形成することが好ましい。それは、
第１のコンタクトホール形成の際には第１のゲート電極
の側壁上の窒化膜で第１のコンタクトホールの一部を規
定するのに対し、第３のコンタクトホールは窒化膜を貫
通するように形成されるからである。上記のように第１
のコンタクトホールと第２および第３のコンタクトホー
ルとを別工程で形成することにより、各々のコンタクト
ホールの寸法と形状を所望のものとすることができる。
そればかりでなく、第１のコンタクトホール内にのみプ
ラグ電極を形成できる。このプラグ電極を形成すること
により、表面に厚い金属シリサイドを形成でき、前述の
ように接合リーク電流特性の悪化を効果的に抑制でき
る。
【００３９】上記の第２のトランジスタのソース／ドレ
インは、高濃度領域を有し、前記第２のトランジスタの
ソース／ドレインを形成する工程は、高濃度領域の表面
に第１の金属シリサイドを形成する工程を含んでもよ
い。また、上記のビット線を形成する工程は、第１のコ
ンタクトホール内にプラグ電極を形成する工程と、プラ
グ電極の表面に第２の金属シリサイドを形成する工程
と、この第２の金属シリサイド上にビット線を形成する
工程とを含んでもよい。
【００４０】上記のように、第２のトランジスタのソー
ス／ドレインにおける高濃度領域の表面に第１の金属シ
リサイドを形成することにより、第２のトランジスタの
ソース／ドレインのシート抵抗を低減できる。また、第
１のコンタクトホール内にプラグ電極を形成することに
より、上述のように接合リーク電流特性の悪化を抑制で
きる。
【００４１】この発明に係る半導体装置の製造方法は、
さらに他の局面では、下記の各工程を備える。半導体基
板の主表面上に第１と第２のトランジスタの第１と第２
のゲート電極を間隔をあけて形成する。第１と第２のゲ
ート電極の側壁を覆うように窒化膜を形成する。第１と
第２のゲート電極の両側に、第１の不純物領域を形成す
る。第１と第２のゲート電極を覆うように層間絶縁膜を
形成する。層間絶縁膜に第１のトランジスタの一方の第
１の不純物領域と窒化膜とに達するコンタクトホールを
形成する。コンタクトホールを通して半導体基板内に不
純物を導入することにより第１のトランジスタの一方の
第１の不純物領域と重なり第１の不純物領域よりも高濃
度の第２の不純物領域を形成する。コンタクトホールを
介して第２の不純物領域と電気的に接続されるストレー
ジノードを形成する。
【００４２】上記のような第２の不純物領域を形成する
ことにより、ストレージノードと接続される側のソース
／ドレインの拡散深さを選択的に大きくすることができ
る。それにより、第２の不純物領域が形成される側のソ
ース／ドレインと接するようにフィールド絶縁膜が形成
された場合に、効果的に接合リーク電流を低減すること
ができる。また、第２の不純物領域が形成されない側の
ソース／ドレインを浅く形成できるので、パンチスルー
耐性の劣化を抑制することもできる。
【００４３】
【発明の実施の形態】以下、図１〜図３６を用いて、こ
の発明の実施の形態について説明する。
【００４４】（実施の形態１）まず、図１〜図１３を用
いて、この発明の実施の形態１とその変形例とについて
説明する。図１は、この発明の実施の形態１におけるＤ
ＲＡＭを示す断面図である。
【００４５】図１を参照して、ｐ型半導体基板１の主表
面にはトレンチが形成され、そのトレンチ内にフィール
ド絶縁膜２が形成されている。フィールド絶縁膜２下に
は、分離能力を高めるためのｐ型不純物領域３が形成さ
れる。ｐ型不純物領域３上には、トランジスタのしきい
値電圧を制御するためのｐ型不純物領域４ａ，４ｂが形
成される。メモリセル部内に位置するｐ型不純物領域４
ａの不純物濃度は１０ 17ａｔｏｍｓ／ｃｍ3 程度であ
り、周辺回路部内に位置するｐ型不純物領域４ｂの不純
物濃度は１０18ａｔｏｍｓ／ｃｍ3 程度である。
【００４６】ｐ型不純物領域４ａの表面には低濃度ｎ型
不純物領域５と中濃度ｎ型不純物領域６とで構成される
ソース／ドレインが形成される。低濃度ｎ型不純物領域
５の濃度は、１０16〜１０19ａｔｏｍｓ／ｃｍ3 程度で
あり、中濃度ｎ型不純物領域６の濃度は、１０17〜１０
20ａｔｏｍｓ／ｃｍ3 程度である。より好ましくは、中
濃度ｎ型不純物領域６の濃度は、低濃度ｎ型不純物領域
５の濃度の３〜１０倍程度である。
【００４７】一方、周辺回路部におけるｐ型不純物領域
４ｂの表面には、３つの異なる不純物濃度の領域により
構成されるソース／ドレインが形成される。具体的に
は、ソース／ドレインは、低濃度ｎ型不純物領域５と、
中濃度ｎ型不純物領域６と、高濃度ｎ型不純物領域７と
を備える。高濃度ｎ型不純物領域７の濃度は、１０20〜
１０21ａｔｏｍｓ／ｃｍ3 程度である。
【００４８】上記のソース／ドレインに挟まれるｐ型半
導体基板１の主表面上に、メモリセル部内においてはゲ
ート絶縁膜８を介してゲート電極１２が形成され、周辺
回路部においてはゲート絶縁膜９を介してゲート電極１
２が形成される。ゲート絶縁膜８の厚みは、たとえば１
０ｎｍ程度であり、ゲート絶縁膜９の厚みは、たとえば
５ｎｍ程度である。このようにメモリセル部内における
ゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶
縁膜９の厚みよりも大きく設定することにより、メモリ
セル部内におけるｐ型不純物領域４ａの濃度を低くする
ことが可能となる。それは、ゲート絶縁膜８の厚みを厚
くすることによりＭＯＳトランジスタのしきい値電圧を
高めることができるからである。上記のようにｐ型不純
物領域４ａの濃度を低くすることにより、接合リーク電
流を低減することが可能となる。
【００４９】また、ｐ型不純物領域４ａの濃度を低くす
ることにより、中濃度ｎ型不純物領域６を形成したとし
ても接合リークを低減できる。この中濃度ｎ型不純物領
域６を形成することにより、中濃度ｎ型不純物領域６と
フィールド絶縁膜２との接触部近傍におけるリーク電流
を低減することが可能となる。そればかりでなく、メモ
リセル部内におけるソース／ドレインのシート抵抗をも
低減できる。それにより、メモリセル部内において高性
能かつ高信頼性のＭＯＳトランジスタが形成される。
【００５０】周辺回路部においては、ＭＯＳトランジス
タのソース／ドレインが高濃度ｎ型不純物領域７を有し
ているので、しきい値電圧制御用のｐ型不純物領域４ｂ
の濃度が高濃度であっても、ソース／ドレインのシート
抵抗を低減できる。そのため、ＭＯＳトランジスタのパ
フォーマンスの劣化を抑制できる。さらに、図１に示さ
れるように、高濃度ｎ型不純物領域７の拡散深さが、中
濃度ｎ型不純物領域６の拡散深さよりも小さくなってい
る。それにより、高濃度ｎ型不純物領域７を取囲むよう
に中濃度ｎ型不純物領域６を形成できる。その結果、電
界集中を抑制でき、周辺回路部における接合リーク電流
をも低減できる。
【００５１】上記のゲート電極１２上には、ＴＥＯＳ酸
化膜１３が形成され、ゲート電極１２の側壁上にはサイ
ドウォール絶縁膜１４が形成される。そして、ゲート電
極１２を覆うように層間絶縁膜１５が形成される。層間
絶縁膜１５にはコンタクトホール１５ａ，１５ｂが設け
られ、コンタクトホール１５ａ内にはビット線１６ａが
延在し、コンタクトホール１５ｂ内には配線層１６ｂが
延在する。ビット線１６ａと配線層１６ｂは、たとえば
ＷＳｉとポリシリコンとの積層構造により構成される。
【００５２】ビット線１６ａと配線層１６ｂとを覆うよ
うに層間絶縁膜１７が形成される。層間絶縁膜１７と層
間絶縁膜１５とを貫通して中濃度ｎ型不純物領域６に達
するようにコンタクトホール１７ａが形成される。コン
タクトホール１７ａ内から層間絶縁膜１７上に延在する
ようにストレージノード１８が形成される。ストレージ
ノード１８を覆うようにキャパシタ絶縁膜１９が形成さ
れ、キャパシタ絶縁膜１９上にセルプレート２０が形成
される。このセルプレート２０とキャパシタ絶縁膜１９
とストレージノード１８によってキャパシタ２１が構成
される。
【００５３】キャパシタ２１を覆うように層間絶縁膜１
７上に層間絶縁膜２２が形成される。メモリセル部内に
位置する層間絶縁膜２２上には金属配線２４ａが形成さ
れる。周辺回路部においては、層間絶縁膜２２と層間絶
縁膜１７とを貫通するコンタクトホール２３ａと、ゲー
ト電極１２に達するコンタクトホール２３ｂと、高濃度
ｎ型不純物領域７に達するコンタクトホール２３ｃとが
形成される。コンタクトホール２３ａ〜２３ｃ内から層
間絶縁膜２２上に延在するように金属配線２４ｂ〜２４
ｄが形成される。
【００５４】次に、図２〜図８を用いて、図１に示され
るＤＲＡＭの製造方法について説明する。図２〜図８
は、図１に示されるＤＲＡＭの製造工程の特徴的な第１
工程〜第７工程を示す断面図である。
【００５５】図２を参照して、ｐ型半導体基板１の主表
面にトレンチを形成し、その中にシリコン酸化膜等の絶
縁膜を埋込むことによりフィールド絶縁膜２を形成す
る。その後、イオン注入法等を用いてｐ型不純物領域
３，４ａ，４ｂをそれぞれ形成する。その後、熱酸化法
等を用いて、全面にシリコン酸化膜２５を形成する。シ
リコン酸化膜２５の厚みは、７〜８ｎｍ程度である。
【００５６】次に、図３に示されるように、シリコン酸
化膜２５を選択的にエッチングすることにより、周辺回
路部に形成されたシリコン酸化膜２５を除去する。その
後、再び熱酸化法等を用いて、５ｎｍ程度の厚みのシリ
コン酸化膜を形成する。それにより、図４に示されるよ
うに、メモリセル部においては１０ｎｍ程度の厚みのゲ
ート絶縁膜８を形成し、周辺回路部においては５ｎｍ程
度の厚みのゲート絶縁膜９を形成する。
【００５７】次に、図５を参照して、ポリシリコン膜１
０とＷＳｉ膜１１とＴＥＯＳ酸化膜１３とを順次堆積
し、それらをパターニングする。それにより、ゲート電
極１２が形成される。その後、たとえばリンイオンをド
ーズ量５×１０12〜５×１０13ａｔｏｍｓ／ｃｍ2 、５
〜５０ｋｅＶの条件で半導体基板１中に注入する。それ
により、メモリセル部内と周辺回路部内とに低濃度ｎ型
不純物領域５を形成する。
【００５８】次に、図６を参照して、ゲート電極１２の
側壁上にサイドウォール絶縁膜１４を形成した後、たと
えばリンイオンをドーズ量３×１０13〜５×１０14ａｔ
ｏｍｓ／ｃｍ2 、１０〜１００ｋｅＶの条件で半導体基
板１中に注入する。それにより、中濃度ｎ型不純物領域
６を、メモリセル部内と周辺回路部内とにそれぞれ形成
する。それにより、従来例のように低濃度ｎ型不純物領
域５のみでは不十分であったフィールド絶縁膜２の周縁
部近傍の領域Ａにおける、ストレスやサイドウォール絶
縁膜１４のエッチングの際のダメージに起因するリーク
電流を低減することが可能となる。
【００５９】次に、図７を参照して、周辺回路部にのみ
１対の高濃度ｎ型不純物領域７を形成する。このとき、
高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純
物領域６の拡散深さよりも小さくなるようにｎ型不純物
のドーズ量あるいは注入エネルギを制御する。それによ
り、図７に示されるように、中濃度ｎ型不純物領域６に
よって取囲まれる高濃度ｎ型不純物領域７を形成でき
る。
【００６０】次に、図８を参照して、半導体基板１の主
表面上全面に層間絶縁膜１５を形成し、それにコンタク
トホール１５ａ，１５ｂをそれぞれ形成する。その後、
ビット線１６ａと配線層１６ｂとを形成する。
【００６１】次に、ビット線１６ａおよび配線層１６ｂ
を覆うように層間絶縁膜１７を形成し、メモリセル部内
にコンタクトホール１７ａを形成する。そして、ストレ
ージノード１８とキャパシタ絶縁膜１９とセルプレート
２０とを順次形成した後、層間絶縁膜２２を形成する。
次に、周辺回路部においてコンタクトホール２３ａ〜２
３ｃを形成し、金属配線２４ａ〜２４ｄを形成する。以
上の工程を経て図１に示されるＤＲＡＭが形成されるこ
ととなる。
【００６２】次に、図９〜図１３を用いて、上記の実施
の形態１の変形例について説明する。まず図９と図１０
を用いて、ゲート絶縁膜８，９の製造方法の変形例につ
いて説明する。上記の実施の形態１では、シリコン酸化
膜を二度形成することにより厚みの異なるゲート絶縁膜
８，９を形成した。しかし、図９に示されるように、シ
リコン酸化膜２５をパターニングした後、シリコン窒化
酸化膜３３を形成してもよい。このシリコン窒化酸化膜
３３は、窒素を含むガスで成膜することにより形成でき
る。
【００６３】その後は上記の実施の形態１の場合と同様
の工程を経て図１０に示されるように、ゲート絶縁膜８
ａを有するＭＯＳトランジスタと、ゲート絶縁膜９ａを
有するＭＯＳトランジスタがメモリセル部内と周辺回路
部内とにそれぞれ形成される。上記のようにシリコン窒
化酸化膜をゲート絶縁膜として採用することにより、信
頼性の高いゲート絶縁膜８ａ，９ａが得られる。
【００６４】次に、図１１を用いて、他の変形例につい
て説明する。図１１に示されるように、本変形例では、
しきい値電圧制御用のｐ型不純物領域４ａ１の拡散深さ
を、周辺回路部におけるｐ型不純物領域４ｂの拡散深さ
よりも浅くしている。それにより、ｐ型不純物領域４ａ
１のピーク濃度をさらに低くすることが可能となる。そ
の結果、接合リーク電流をさらに低減することが可能と
なる。また、ｐ型不純物領域４ａ１の濃度を低減できる
ことにより、低濃度ｎ型不純物領域５のシート抵抗も低
減できる。
【００６５】さらに、ｐ型不純物領域４ａ１の拡散深さ
を、中濃度ｎ型不純物領域６の拡散深さよりも小さくす
ることにより、中濃度ｎ型不純物領域６は、ｐ型不純物
領域４ａ１下に位置するさらなる低濃度のｐ型不純物領
域内に延在することとなる。それにより、さらに接合リ
ーク電流を低減できる。
【００６６】なお、しきい値電圧制御用不純物は、ゲー
ト絶縁膜８，９を形成した後や、ゲート電極１２を形成
した後に注入してもよい。また、周辺回路部においてゲ
ート絶縁膜の厚みを変えてもよい。周辺回路部において
ゲート絶縁膜の厚みを変えることにより、同一チャネル
注入量で異なるしきい値電圧のＭＯＳトランジスタを形
成することができる。
【００６７】また、上述の実施の形態１では、周辺回路
部にｎチャネルＭＯＳトランジスタを形成する場合につ
いて説明を行なったが、周辺回路部におけるｐチャネル
ＭＯＳトランジスタは次のようにして形成できる。
【００６８】図１２を参照して、ｎウェル領域２６の表
面にｎ型不純物領域２７，２８をそれぞれ形成する。ｎ
型不純物領域２８の表面に、上述の実施の形態１の場合
と同様の方法で低濃度ｎ型不純物領域５と中濃度ｎ型不
純物領域６とを形成する。
【００６９】次に、図１３を参照して、ｐ型の不純物を
半導体基板１中に注入することにより、ソース／ドレイ
ンとなる１対の高濃度ｐ型不純物領域２９を形成する。
【００７０】上記のようにしてｐチャネルＭＯＳトラン
ジスタを形成することにより、低濃度ｎ型不純物領域５
と中濃度ｎ型不純物領域６との形成の際にｐチャネルＭ
ＯＳトランジスタ形成領域を覆うマスクを形成する必要
がなくなる。それにより、製造プロセスを簡略化でき
る。また、図１３に示されるように、高濃度ｐ型不純物
領域２９の拡散深さを中濃度ｎ型不純物領域６の拡散深
さよりも小さくすることにより、パンチスルー耐性を改
善することができる。
【００７１】（実施の形態２）次に、図１４〜図１８を
用いて、この発明の実施の形態２とその変形例とについ
て説明する。図１４は、この発明の実施の形態２におけ
るＤＲＡＭを示す断面図である。
【００７２】図１４を参照して、本実施の形態２では、
メモリセル部内におけるＭＯＳトランジスタのソース／
ドレインの一方が低濃度ｎ型不純物領域５のみにより構
成され、ソース／ドレインの他方が低濃度ｎ型不純物領
域５と中濃度ｎ型不純物領域６ａとで構成されている。
また、周辺回路部におけるＭＯＳトランジスタのソース
／ドレインが、低濃度ｎ型不純物領域５と高濃度ｎ型不
純物領域７とで構成されている。それ以外の構造に関し
ては図１に示される場合と同様である。
【００７３】図１４に示されるように、ビット線１６ａ
と接続される側のソース／ドレインを低濃度ｎ型不純物
領域５のみにより構成しているので、実施の形態１の場
合と比べて接合容量を低減することができるばかりでな
く、パンチスルー耐性をも改善できる。さらに、実施の
形態１の場合と同様に、領域Ａ近傍におけるリーク電流
を低減することも可能となる。
【００７４】次に、図１５〜図１７を用いて、図１４に
示されるＤＲＡＭの製造方法について説明する。図１５
〜図１７は、図１４に示されるＤＲＡＭの製造工程の特
徴的な第１工程〜第３工程を示す断面図である。
【００７５】図１５を参照して、実施の形態１と同様の
工程を経て低濃度ｎ型不純物領域５までを形成する。そ
の後、サイドウォール絶縁膜１４を形成し、周辺回路部
にのみ高濃度ｎ型不純物領域７を形成する。このとき、
周辺回路部の高濃度ｎ型不純物領域７は、ヒ素とリンと
の両方を注入することにより形成されてもよい。それに
より、サイドウォール絶縁膜１４下のソース／ドレイン
のシート抵抗を低減できる。
【００７６】次に、図１６に示されるように、実施の形
態１の場合と同様の方法でビット線１６ａと配線層１６
ｂまでを形成する。そして、ビット線１６ａを覆うよう
に層間絶縁膜１７を形成し、図１７に示すように、コン
タクトホール１７ａを形成する。このコンタクトホール
１７ａを通して、リンイオンをドーズ量３×１０13〜５
×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条
件で注入する。それにより、中濃度ｎ型不純物領域６ａ
を形成する。その後は実施の形態１の場合と同様の工程
を経て図１４に示されるＤＲＡＭが形成されることとな
る。
【００７７】次に、図１８を用いて、本実施の形態２の
変形例について説明する。図１８は、本変形例における
ＤＲＡＭを示す断面図である。
【００７８】図１８を参照して、本変形例では、ｐ型不
純物領域４ａ１が、ｐ型不純物領域４ｂよりも浅い位置
に形成されている。このとき、ビット線１６ａと接続さ
れるソース／ドレインが低濃度ｎ型不純物領域５のみに
より構成されているので、図１１に示される場合よりも
さらに接合リーク電流を低減することができる。
【００７９】（実施の形態３）次に、図１９と図２０と
を用いて、この発明の実施の形態３について説明する。
図１９は、この発明の実施の形態３におけるＤＲＡＭを
示す断面図である。
【００８０】図１９を参照して、本実施の形態３では、
実施の形態２における中濃度ｎ型不純物領域６ａの下に
まで延在するように高濃度ｎ型不純物領域７ａが形成さ
れている。この高濃度ｎ型不純物領域７ａの濃度は、１
０18〜１０20ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ
型不純物領域６ａの濃度よりも高くなるように設定され
る。また、高濃度ｎ型不純物領域７ａは、フィールド絶
縁膜２の底部にまで達するように形成される。
【００８１】上記のような高濃度ｎ型不純物領域７ａを
設けることにより、図１９における領域Ｂ近傍における
リーク電流をも低減することが可能となる。それによ
り、上述の実施の形態２の場合よりもさらにリーク電流
を低減することが可能となる。
【００８２】次に、図２０を用いて、図１９に示される
ＤＲＡＭの製造方法について説明する。図２０は、図１
９に示されるＤＲＡＭの製造工程中の特徴的な工程を示
す断面図である。
【００８３】図２０を参照して、上述の実施の形態２の
場合と同様の工程を経て中濃度ｎ型不純物領域６ａまで
を形成する。その後、コンタクトホール１７ａを通して
リンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍ
ｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。そ
れにより、中濃度ｎ型不純物領域６ａ下に延在する高濃
度ｎ型不純物領域７ａが形成される。それ以降は実施の
形態１の場合と同様の工程を経て図１９に示されるＤＲ
ＡＭが形成される。
【００８４】（実施の形態４）次に、図２１〜図２４を
用いて、この発明の実施の形態４について説明する。図
２１は、この発明の実施の形態４におけるＤＲＡＭを示
す断面図である。
【００８５】図２１を参照して、本実施の形態４では、
ゲート電極１２を覆うように薄いシリコン酸化膜３１が
形成され、その上にシリコン窒化膜３０が形成されてい
る。そして、ビット線１６ａ１が、Ｗ／ＴｉＮ／Ｔｉ等
のメタルにより構成されている。また、ビット線１６ａ
１と中濃度ｎ型不純物領域６との間にはチタンシリサイ
ド膜３２が形成されている。
【００８６】周辺回路部では、ビット線１６ａ１と同様
の材質からなる配線層１６ｂ１，１６ｃがそれぞれ形成
される。そして、配線層１６ｂ１と高濃度ｎ型不純物領
域７との間にもチタンシリサイド膜３２が形成される。
また、金属配線２４ｃは、配線層１６ｃを介してゲート
電極１２と接続される。それ以下の構造に関しては、図
１に示される場合と同様である。
【００８７】本実施の形態４では、図２１に示されるよ
うに、ゲート電極１２を覆うようにシリコン窒化膜３０
が形成されている。このシリコン窒化膜３０は、ビット
線１６ａ１と中濃度ｎ型不純物領域６との接続のための
コンタクトホール１５ａ１を自己整合的に形成するため
のものである。このようなシリコン窒化膜３０を設ける
ことにより、さらなる微細化に対応できる。
【００８８】また、ビット線１６ａ１あるいは配線層１
６ｂ１とソース／ドレインとのコンタクト部にチタンシ
リサイド膜３２を形成することにより、コンタクト抵抗
を安定化することができる。このとき、チタンシリサイ
ド膜３２を、中濃度ｎ型不純物領域６の表面あるいは高
濃度ｎ型不純物領域７の表面上に形成することにより、
低濃度不純物領域の表面にチタンシリサイド膜３２を形
成する場合と比べてリーク電流を低減することが可能と
なる。
【００８９】次に、図２２〜図２４を用いて、図２１に
示されるＤＲＡＭの製造方法について説明する。図２２
〜図２４は、図２１に示されるＤＲＡＭの製造工程の特
徴的な第１工程〜第３工程を示す断面図である。
【００９０】図２２を参照して、実施の形態１と同様の
工程を経てゲート絶縁膜８，９までを形成する。そし
て、ポリシリコン膜、ＷＳｉ膜、シリコン酸化膜および
シリコン窒化膜を順次堆積し、これらをパターニングす
る。その後、実施の形態１の場合と同様の方法で低濃度
ｎ型不純物領域５を形成する。次に、ゲート電極１２の
側壁上にシリコン酸化膜３１を形成し、その上にシリコ
ン窒化膜を形成する。それにより、図２２に示されるシ
リコン窒化膜３０が形成される。そして、このシリコン
窒化膜３０をマスクとして用いて、実施の形態１の場合
と同様の方法で中濃度ｎ型不純物領域６と高濃度ｎ型不
純物領域７とを形成する。その後、層間絶縁膜１５を形
成し、メモリセル部内にのみコンタクトホール１５ａ１
を形成する。
【００９１】次に、図２３を参照して、周辺回路部にコ
ンタクトホール１５ｂ，１５ｃをそれぞれ形成する。こ
のように、メモリセル部におけるコンタクトホール１５
ａ１と周辺回路部におけるコンタクトホール１５ｂ，１
５ｃを別工程で形成することにより、自己整合的に形成
されるコンタクトホール１５ａ１と、コンタクトホール
１５ｃの寸法と形状をよりよく制御できる。
【００９２】次に、図２４を参照して、チタン膜と、Ｔ
ｉＮ膜と、Ｗ膜とを順次形成し、熱処理を施す。それに
より、半導体基板１と接する部分にチタンシリサイド膜
３２が形成される。その後、上記の積層構造をパターニ
ングする。それにより、ビット線１６ａ１と、配線層１
６ｂ１，１６ｃとが形成される。それ以降は実施の形態
１の場合と同様の工程を経て図２１に示されるＤＲＡＭ
が形成されることとなる。なお、ビット線１６ａ１直下
に位置する中濃度ｎ型不純物領域６の代わりに、中濃度
ｎ型不純物領域６ａを形成してもよい。
【００９３】（実施の形態５）図２５〜図３３を用い
て、この発明の実施の形態５とその変形例とについて説
明する。図２５は、この発明の実施の形態５におけるＤ
ＲＡＭを示す断面図である。
【００９４】図２５を参照して、本実施の形態５では、
コンタクトホール１５ａ内にポリシリコンプラグ３６が
形成され、このポリシリコンプラグ３６上にチタンシリ
サイド膜３７を介してビット線１６ａ２が形成されてい
る。ビット線１６ａ２は、ビット線１６ａ１と同様の材
質からなる。
【００９５】他方、周辺回路部では、高濃度ｎ型不純物
領域７の表面にチタンシリサイド膜３５が形成されてい
る。そして、金属配線２４ｃが直接ゲート電極１２と接
続されている。それ以外の構造に関しては図２１に示さ
れる場合と同様である。
【００９６】上記のようにポリシリコンプラグ３６上に
チタンシリサイド膜３７を形成することにより、図２１
に示されるチタンシリサイド膜３２の場合よりも厚いチ
タンシリサイド膜を形成できる。それは、通常チタンシ
リサイド膜３２を形成するためのチタン膜がスパッタリ
ング法により形成されるため、コンタクトホール１５ａ
１底部において厚く形成するのが困難だからである。ま
た、周辺回路部においても、同様の理由でチタンシリサ
イド膜３５の厚みを実施の形態４の場合よりも厚く形成
できる。上記のようにチタンシリサイド膜３５，３７を
厚く形成することにより、後の工程で８００℃程度以上
の熱処理を行なった場合にチタンシリサイド膜が凝集し
て接合リーク電流が増大することやコンタクト抵抗が増
大することを効果的に抑制することが可能となる。
【００９７】なお、図２５において、ポリシリコンプラ
グ３６直下の中濃度ｎ型不純物領域６を省略してもよ
い。また、実施の形態４および本実施の形態５ではチタ
ンシリサイド膜を用いたが、コバルトシリサイドのよう
な他の金属シリサイド膜を用いてもよい。
【００９８】次に、図２６〜図３０を用いて、図２５に
示されるＤＲＡＭの製造方法について説明する。図２６
〜図３０は、図２５に示されるＤＲＡＭの製造工程の特
徴的な第１工程〜第５工程を示す断面図である。
【００９９】図２６を参照して、実施の形態４の場合と
同様の工程を経て高濃度ｎ型不純物領域７までを形成す
る。このとき、メモリセル部内における中濃度ｎ型不純
物領域６の表面を覆うようにシリコン酸化膜３１を残余
させておく。それにより、シリコン窒化膜３０のエッチ
ングの際のダメージが半導体基板１に加わるのを阻止で
きる。
【０１００】次に、図２７に示されるように、スパッタ
リング法等を用いて、全面にチタン膜３４を形成する。
このとき、メモリセル部内においては中濃度ｎ型不純物
領域６を覆うようにシリコン酸化膜３１が形成されてい
るので、メモリセル部内における中濃度ｎ型不純物領域
６とチタン膜３４とは接触しない。他方、周辺回路部に
おいては、高濃度ｎ型不純物領域７とチタン膜３４とは
接触する。この状態ではチタン膜３４にランプアニール
処理が施される。
【０１０１】次に、図２８を参照して、上記のランプア
ニール処理により、周辺回路部における高濃度ｎ型不純
物領域７の表面に自己整合的にチタンシリサイド膜３５
が形成される。
【０１０２】次に、図２９を参照して、層間絶縁膜１５
を形成した後メモリセル部内にコンタクトホール１５ａ
を形成する。このコンタクトホール１５ａ内にポリシリ
コンプラグ３６を形成する。その後、周辺回路部にコン
タクトホール１５ｂを形成する。
【０１０３】次に、ポリシリコンプラグ３６の表面にチ
タンシリサイド膜３７を形成し、その上に実施の形態４
の場合と同様の方法でビット線１６ａ２と配線層１６ｂ
１とを形成する。それ以降は実施の形態１と同様の工程
を経て図２５に示されるＤＲＡＭが形成される。
【０１０４】次に、図３１〜図３３を用いて、上記の実
施の形態５の変形例について説明する。図３１〜図３３
は、本変形例における特徴的な工程を示す断面図であ
る。まず図３１を参照して、本変形例では、メモリセル
部内のゲート電極１２間に位置する半導体基板１の表面
上にシリコン窒化膜３０を残余させている。この状態
で、中濃度ｎ型不純物領域６が形成されることとなる。
それにより、周辺回路部では、メモリセル部内における
ものよりも拡散深さの大きい中濃度ｎ型不純物領域６ｂ
が形成される。このように深い位置に中濃度ｎ型不純物
領域６ｂを設けることにより、後の工程で形成される高
濃度ｎ型不純物領域７が中濃度ｎ型不純物領域６ｂを突
き抜けるのを効果的に抑制できる。また、図２６に示さ
れる場合と同様に、メモリセル部内における半導体基板
の表面にエッチングダメージが入るのを効果的に抑制で
きる。
【０１０５】次に、図３２を参照して、高濃度ｎ型不純
物領域７を周辺回路部に形成した後、全面にチタン膜３
４を形成する。この状態でチタン膜３４にランプアニー
ル処理を施す。それにより、チタンシリサイド膜３５が
形成される。
【０１０６】なお、図３３に示すように、全面にチタン
膜３４を形成した後、メモリセル部におけるチタン膜３
４を選択的に除去した後上記ランプアニール処理を施し
てもよい。この場合にも、高濃度ｎ型不純物領域７の表
面上に選択的にチタンシリサイド膜３５を形成できる。
【０１０７】（実施の形態６）次に、図３４〜図３６を
用いて、この発明の実施の形態６について説明する。図
３４は、この発明の実施の形態６におけるＤＲＡＭのメ
モリセル部の平面図である。図３５は、本実施の形態６
におけるＤＲＡＭを示す断面図である。
【０１０８】なお、図３５のメモリセル部の断面図は、
図３４のＡ−Ａ′線に沿う断面を示している。
【０１０９】本実施の形態６では、ストレージノード１
８と中濃度ｎ型不純物領域６ａとを接続するためのコン
タクトホール１７ａ１が、その両側に位置するシリコン
窒化膜３０に達するように形成されている。そして、Ｃ
Ｆ4 ＋Ｏ2 ガス等を用いてゲート電極１２の側壁上のシ
リコン窒化膜３０がエッチングされる。それに伴い、中
濃度ｎ型不純物領域６ａに連なる低濃度ｎ型不純物領域
５の幅Ｗを小さくできる。それにより、ソース／ドレイ
ンのシート抵抗を低減でき、トランジスタ特性劣化が抑
制される。
【０１１０】一方、コンタクトホール１７ａ１は、図３
４と図３５に示すように、フィールド絶縁膜２にまで達
するように形成されるが、中濃度ｎ型不純物領域６ａが
形成されるので、前述の領域Ａにおけるストレスやコン
タクトホール１７ａ１形成の際のエッチングダメージに
よるフィールド絶縁膜２の周縁部近傍におけるリーク電
流を低減することが可能となる。なお、コンタクトホー
ル１７ａ１の形成の際に半導体基板１の主表面にエッチ
ングダメージが加わったとしても、たとえばＣＦ4 ＋Ｏ
2 ガスにより半導体基板１の主表面を薄く削ることによ
りエッチングダメージを低減することは可能である。
【０１１１】次に、図３６を用いて、本実施の形態６の
変形例について説明する。図３６は、実施の形態６の変
形例におけるＤＲＡＭを示す断面図である。
【０１１２】図３６を参照して、本変形例では、コンタ
クトホール１７ａ１の形成の際にフィールド絶縁膜２の
一部をエッチングしている。それにより、フィールド絶
縁膜２に凹部３８を形成している。このようにフィール
ド絶縁膜２の周縁部の一部を除去することにより、フィ
ールド絶縁膜２の形成により生じるストレスに起因する
リーク電流を低減することが可能となる。そればかりで
なく、ストレージノードと中濃度ｎ型不純物領域６ａと
の接触面積を増大させることができるので、コンタクト
抵抗をも改善できる。
【０１１３】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
【０１１４】
【発明の効果】以上説明したように、この発明によれ
ば、接合リーク電流を低減できる。それにより、信頼性
の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１におけるＤＲＡＭを
示す断面図である。
【図２】 図１に示されるＤＲＡＭの製造工程の特徴的
な第１工程を示す断面図である。
【図３】 図１に示されるＤＲＡＭの製造工程の特徴的
な第２工程を示す断面図である。
【図４】 図１に示されるＤＲＡＭの製造工程の特徴的
な第３工程を示す断面図である。
【図５】 図１に示されるＤＲＡＭの製造工程の特徴的
な第４工程を示す断面図である。
【図６】 図１に示されるＤＲＡＭの製造工程の特徴的
な第５工程を示す断面図である。
【図７】 図１に示されるＤＲＡＭの製造工程の特徴的
な第６工程を示す断面図である。
【図８】 図１に示されるＤＲＡＭの製造工程の特徴的
な第７工程を示す断面図である。
【図９】 実施の形態１の変形例における特徴的な第１
工程を示す断面図である。
【図１０】 実施の形態１の変形例における特徴的な第
２工程を示す断面図である。
【図１１】 実施の形態１の他の変形例を示す断面図で
ある。
【図１２】 周辺回路部にｐチャネルＭＯＳトランジス
タを形成する場合の第１工程を示す断面図である。
【図１３】 周辺回路部にｐチャネルＭＯＳトランジス
タを形成する場合の第２工程を示す断面図である。
【図１４】 この発明の実施の形態２におけるＤＲＡＭ
を示す断面図である。
【図１５】 図１４に示されるＤＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
【図１６】 図１４に示されるＤＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
【図１７】 図１４に示されるＤＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
【図１８】 実施の形態２の変形例におけるＤＲＡＭを
示す断面図である。
【図１９】 この発明の実施の形態３におけるＤＲＡＭ
を示す断面図である。
【図２０】 実施の形態３におけるＤＲＡＭの特徴的な
製造工程を示す断面図である。
【図２１】 この発明の実施の形態４におけるＤＲＡＭ
を示す断面図である。
【図２２】 図２１に示されるＤＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
【図２３】 図２１に示されるＤＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
【図２４】 図２１に示されるＤＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
【図２５】 この発明の実施の形態５におけるＤＲＡＭ
を示す断面図である。
【図２６】 図２５に示されるＤＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
【図２７】 図２５に示されるＤＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
【図２８】 図２５に示されるＤＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
【図２９】 図２５に示されるＤＲＡＭの製造工程の特
徴的な第４工程を示す断面図である。
【図３０】 図２５に示されるＤＲＡＭの製造工程の特
徴的な第５工程を示す断面図である。
【図３１】 チタンシリサイド膜の形成方法の変形例に
おける第１工程を示す断面図である。
【図３２】 チタンシリサイド膜の形成方法の変形例に
おける第２工程を示す断面図である。
【図３３】 チタンシリサイド膜の形成方法の他の変形
例を示す断面図である。
【図３４】 この発明の実施の形態６におけるＤＲＡＭ
のメモリセル部の平面図である。
【図３５】 この発明の実施の形態６におけるＤＲＡＭ
を示す断面図である。
【図３６】 図３５に示されるＤＲＡＭの変形例を示す
断面図である。
【図３７】 従来のＤＲＡＭの一例を示す断面図であ
る。
【符号の説明】
１ ｐ型半導体基板、２ フィールド絶縁膜、３，４
ａ，４ａ１，４ｂ ｐ型不純物領域、６，６ａ，６ｂ
中濃度ｎ型不純物領域、５ 低濃度ｎ型不純物領域、
７，７ａ 高濃度ｎ型不純物領域、８，９，８ａ，８
ｂ，９ａ ゲート絶縁膜、１０ ポリシリコン膜、１１
ＷＳｉ膜、１２ ゲート電極、１３ ＴＥＯＳ酸化
膜、１４ サイドウォール絶縁膜、１５，１７，２２
層間絶縁膜、１５ａ，１５ｂ，１５ｃ，１５ａ１，１７
ａ，２３ａ，２３ｂ，２３ｂ１，２３ｃコンタクトホー
ル、１６ａ，１６ａ１，１６ａ２ ビット線、１６ｂ，
１６ｂ１，１６ｃ 配線層、１８ ストレージノード、
１９ キャパシタ絶縁膜、２０セルプレート、２１ キ
ャパシタ、２４ａ〜２４ｄ 金属配線、３０ シリコン
窒化膜、３２，３５，３７ チタンシリサイド膜、３３
シリコン窒化酸化膜、３４ チタン膜、３６ ポリシ
リコンプラグ、３８ 凹部、３９ 素子形成領域。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１の厚みのゲート絶縁膜を有し、ソー
    ス／ドレインの少なくとも一方が第１の低濃度領域と第
    １の高濃度領域とで構成される第１のトランジスタと、 前記第１の厚みより小さい第２の厚みのゲート絶縁膜を
    有し、ソース／ドレインの少なくとも一方が、第２の低
    濃度領域と、前記第１の高濃度領域よりも高濃度の第２
    の高濃度領域とを含む第２のトランジスタと、 を備えた半導体装置。
  2. 【請求項２】 前記第２のトランジスタのソース／ドレ
    インの少なくとも一方は、前記第２の低濃度領域よりも
    高濃度で前記第２の高濃度領域よりも低濃度の中濃度領
    域を有する、請求項１に記載の半導体装置。
  3. 【請求項３】 前記半導体装置は、データを蓄積するた
    めのメモリセルと、 外部との入出力を行なう周辺回路とを有し、 前記メモリセルは前記第１のトランジスタを含み、 前記周辺回路は前記第２のトランジスタを含む、請求項
    １に記載の半導体装置。
  4. 【請求項４】 前記第２の高濃度領域の拡散深さは、前
    記中濃度領域の拡散深さより小さい、請求項１に記載の
    半導体装置。
  5. 【請求項５】 前記第１の高濃度領域と接するようにフ
    ィールド絶縁膜が形成され、 前記高濃度領域と前記フィールド絶縁膜とに達するコン
    タクトホールを有する層間絶縁膜が前記第１と第２のト
    ランジスタを覆うように形成され、 前記コンタクトホール直下に位置する前記フィールド絶
    縁膜には凹部が形成され、 前記凹部内と前記高濃度領域上とにストレージノードが
    形成される、請求項１に記載の半導体装置。
  6. 【請求項６】 主表面を有する半導体基板と、 前記主表面から第１の深さの位置にピーク濃度を有す
    る、しきい値電圧制御用の第１の不純物領域と、 前記第１の不純物領域と間隔をあけて形成され、前記第
    １の深さよりも大きい第２の深さの位置にピーク濃度を
    有する、しきい値電圧制御用の第２の不純物領域と、 前記第１の不純物領域上に形成され、第１の厚みのゲー
    ト絶縁膜を有する第１のトランジスタと、 前記第２の不純物領域上に形成され、前記第１の厚みよ
    りも小さい第２の厚みのゲート絶縁膜を有する第２のト
    ランジスタと、 を備えた半導体装置。
  7. 【請求項７】 前記第１の不純物領域下には、前記第１
    の不純物領域よりも低濃度の第３の不純物領域が形成さ
    れ、 前記第１のトランジスタは、１対の第１のソース／ドレ
    インを有し、 前記第１のソース／ドレインの少なくとも一方は、前記
    第３の不純物領域に達し、 前記第２のトランジスタは、１対の第２のソース／ドレ
    インを有し、 前記第２のソース／ドレインの拡散深さは、前記第２の
    深さよりも小さい、請求項６に記載の半導体装置。
  8. 【請求項８】 第１の厚みのゲート絶縁膜と、相対的に
    大きい第１の拡散深さと相対的に小さい第２の拡散深さ
    とをそれぞれ有しソース／ドレインとなる第１と第２の
    不純物領域とを有する第１のトランジスタと、 前記第１の厚みよりも小さい第２の厚みのゲート絶縁膜
    と、前記第１の拡散深さより小さく前記第２の拡散深さ
    以上の拡散深さを有しソース／ドレインとなる第３と第
    ４の不純物領域とを有する第２のトランジスタと、 を備えた半導体装置。
  9. 【請求項９】 前記第１の拡散深さの前記第１の不純物
    領域の濃度は、前記第２の不純物領域の濃度よりも高
    く、前記第１の不純物領域と接するようにフィールド絶
    縁膜が形成される、請求項８に記載の半導体装置。
  10. 【請求項１０】 半導体基板の主表面上に形成され、第
    １のソース／ドレインを有する第１のトランジスタと、 前記第１のトランジスタと間隔をあけて前記主表面上に
    形成され、第２のソース／ドレインを有する第２のトラ
    ンジスタと、 前記第１と第２のトランジスタを覆い、前記第１のソー
    ス／ドレインの一方に達するコンタクトホールを有する
    層間絶縁膜と、 前記コンタクトホール内に形成されたプラグ電極と、 前記第２のソース／ドレインの表面に形成された第１の
    金属シリサイドと、 前記プラグ電極上に第２の金属シリサイドを介して形成
    されたビット線と、 を備えた半導体装置。
  11. 【請求項１１】 半導体基板の主表面上に、相対的に厚
    い第１のゲート絶縁膜と相対的に薄い第２のゲート絶縁
    膜とを間隔をあけて形成する工程と、 前記第１のゲート絶縁膜上に第１のトランジスタの第１
    のゲート電極を形成し、前記第２のゲート絶縁膜上に第
    ２のトランジスタの第２のゲート電極を形成する工程
    と、 前記第１と第２のゲート電極の両側に第１の濃度の第１
    の不純物領域を形成する工程と、 前記第１のゲート電極の少なくとも一方側に、前記第１
    の濃度より高い第２の濃度の第２の不純物領域を形成す
    る工程と、 前記第２のゲート電極の少なくとも一方に、前記第２の
    濃度より高い第３の濃度の第３の不純物領域を形成する
    工程と、 を備えた、半導体装置の製造方法。
  12. 【請求項１２】 半導体基板の主表面上に間隔をあけて
    第１と第２のトランジスタの第１と第２のゲート電極を
    それぞれ形成する工程と、 前記第１と第２のゲート電極を覆うように窒化膜を形成
    する工程と、 前記第１と第２のトランジスタのソース／ドレインを形
    成する工程と、 前記窒化膜を覆うように層間絶縁膜を形成する工程と、 前記層間絶縁膜に前記第１のトランジスタの一方の前記
    ソース／ドレインに達する第１のコンタクトホールを形
    成する工程と、 前記層間絶縁膜に前記第２のトランジスタの一方の前記
    ソース／ドレインに達する第２のコンタクトホールと、
    前記層間絶縁膜と前記窒化膜とを貫通して前記第２のゲ
    ート電極に達する第３のコンタクトホールとを形成する
    工程と、 前記第１のコンタクトホールを介して前記第１のトラン
    ジスタの一方のソース／ドレインと接続されるようにビ
    ット線を形成するとともに前記第２と第３のコンタクト
    ホール内に延在するように第１と第２の配線を形成する
    工程と、 を備えた、半導体装置の製造方法。
  13. 【請求項１３】 前記第２のトランジスタのソース／ド
    レインは、高濃度領域を有し、 前記第２のトランジスタのソース／ドレインを形成する
    工程は、前記高濃度領域の表面に第１の金属シリサイド
    を形成する工程を含み、 前記ビット線を形成する工程は、前記第１のコンタクト
    ホール内にプラグ電極を形成する工程と、前記プラグ電
    極の表面に第２の金属シリサイドを形成する工程と、前
    記第２の金属シリサイド上に前記ビット線を形成する工
    程とを含む、請求項１２に記載の半導体装置の製造方
    法。
  14. 【請求項１４】 半導体基板の主表面上に第１と第２の
    トランジスタの第１と第２のゲート電極を間隔をあけて
    形成する工程と、 前記第１と第２のゲート電極の側壁を覆うように窒化膜
    を形成する工程と、 前記第１と第２のゲート電極の両側に、第１の不純物領
    域を形成する工程と、 前記第１と第２のゲート電極を覆うように層間絶縁膜を
    形成する工程と、 前記層間絶縁膜に前記第１のトランジスタの一方の前記
    第１の不純物領域と前記窒化膜とに達するコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを通して前記半導体基板内に不純
    物を導入するにより、前記第１のトランジスタの前記一
    方の第１の不純物領域と重なり前記第１の不純物領域よ
    りも高濃度の第２の不純物領域を形成する工程と、 前記コンタクトホールを介して前記第２の不純物領域と
    電気的に接続されるストレージノードを形成する工程
    と、 を備えた、半導体装置の製造方法。
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