JPH08204190A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPH08204190A JPH08204190A JP7013396A JP1339695A JPH08204190A JP H08204190 A JPH08204190 A JP H08204190A JP 7013396 A JP7013396 A JP 7013396A JP 1339695 A JP1339695 A JP 1339695A JP H08204190 A JPH08204190 A JP H08204190A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 単位面積当たりのオン電圧を低減する。
【構成】 半導体基板２１上にドレイン領域２２とこの
ドレイン領域２２上にベース領域２３を形成し、ベース
領域２３内にソース領域２４を形成し、これら領域内に
ドレイン領域２２の一部に亘りトレンチ２５を凹設して
このトレンチ内にシリコン酸化膜２６を介してゲート電
極２７を埋設し、このゲート電極２７と隣接する領域に
亘り絶縁層間膜２８を設けた単位セルを多数配列してな
る縦型ＭＯＳ電界効果トランジスタにおいて、単位セル
のトレンチ２５がソース領域２４に交差状態で配置さ
れ、ソース領域２４とベース領域２３で所定のコンタク
ト面積を確保するソース電極２９を設けたことを特徴と
する。 【効果】 ベース領域、ソース領域の境界線をトレンチ
に対して特定の配置状態で選定するので、ＭＯＳ電界効
果トランジスタの単位セルの幅寸法を小さくでき、単位
面積当たりのオン電圧を低くできる。
ドレイン領域２２上にベース領域２３を形成し、ベース
領域２３内にソース領域２４を形成し、これら領域内に
ドレイン領域２２の一部に亘りトレンチ２５を凹設して
このトレンチ内にシリコン酸化膜２６を介してゲート電
極２７を埋設し、このゲート電極２７と隣接する領域に
亘り絶縁層間膜２８を設けた単位セルを多数配列してな
る縦型ＭＯＳ電界効果トランジスタにおいて、単位セル
のトレンチ２５がソース領域２４に交差状態で配置さ
れ、ソース領域２４とベース領域２３で所定のコンタク
ト面積を確保するソース電極２９を設けたことを特徴と
する。 【効果】 ベース領域、ソース領域の境界線をトレンチ
に対して特定の配置状態で選定するので、ＭＯＳ電界効
果トランジスタの単位セルの幅寸法を小さくでき、単位
面積当たりのオン電圧を低くできる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果トラン
ジスタの構造に関し、特にオン電圧を上げることなく単
位セルを小型化したＭＯＳ電界効果トランジスタの構造
に関する。
ジスタの構造に関し、特にオン電圧を上げることなく単
位セルを小型化したＭＯＳ電界効果トランジスタの構造
に関する。
【０００２】
【従来の技術】通常、ＭＯＳ電界効果トランジスタは大
電流化のため、縦方向長さＬｃと横方向幅Ｗｃの単位セ
ル（図５参照）を縦横に多数配置して構成されている。
各単位セルは、図４、図５に示すように、一導電型のｎ
+ 型半導体基板１上にエピタキシャル成長によりｎ型ド
レイン領域２と、このドレイン領域２上にイオン注入に
より他導電型のｐ型ベース領域３と、このベース領域３
内にソースＰＲ工程及びイオン注入により縦長ストライ
プ状ｎ+ 型ソース領域４とを形成する。このソース領域
４の中央にソース領域４と平行で、ソース領域４からベ
ース領域３を通りドレイン領域２の一部に亘りトレンチ
ＰＲ工程及びドライエッチングによりトレンチ５を凹設
し、このトレンチ５の表面に熱酸化によりゲート酸化膜
６を形成する。表面をゲート酸化膜６で覆ったトレンチ
５にリンドープしたポリシリコンのゲート電極７をＣＶ
Ｄ法により埋設し、このゲート電極７のトレンチ５から
露呈している表面と隣接のソース領域４の表面とを絶縁
するためにＣＶＤ法とコンタクトＰＲ工程によりリンド
ープした酸化シリコンの絶縁層間膜８を形成する。そし
て、表面側で露呈する層間膜８を跨いでソース領域４お
よびベース領域３を互いに電気的接続するアルミニウム
のソース電極９と、半導体基板１の裏面側にソフトソル
ダと馴染みのよい合金のドレイン電極１０とをスパッタ
で形成する。これらの製造工程では、少なくともソース
領域４、トレンチ５及びコンタクト形成のための各ＰＲ
工程で所定のマスクパターンを用いて処理する（具体的
な寸法例は表１に示す）。また、図示しないがゲート電
極７に電気的接続するゲート配線をソース電極９上に形
成するために、層間膜８とソース電極９を貫通してＣＶ
Ｄ法による絶縁層間膜とスパッタによるアルミニウム電
極とをソース電極９と絶縁状態で形成する。
電流化のため、縦方向長さＬｃと横方向幅Ｗｃの単位セ
ル（図５参照）を縦横に多数配置して構成されている。
各単位セルは、図４、図５に示すように、一導電型のｎ
+ 型半導体基板１上にエピタキシャル成長によりｎ型ド
レイン領域２と、このドレイン領域２上にイオン注入に
より他導電型のｐ型ベース領域３と、このベース領域３
内にソースＰＲ工程及びイオン注入により縦長ストライ
プ状ｎ+ 型ソース領域４とを形成する。このソース領域
４の中央にソース領域４と平行で、ソース領域４からベ
ース領域３を通りドレイン領域２の一部に亘りトレンチ
ＰＲ工程及びドライエッチングによりトレンチ５を凹設
し、このトレンチ５の表面に熱酸化によりゲート酸化膜
６を形成する。表面をゲート酸化膜６で覆ったトレンチ
５にリンドープしたポリシリコンのゲート電極７をＣＶ
Ｄ法により埋設し、このゲート電極７のトレンチ５から
露呈している表面と隣接のソース領域４の表面とを絶縁
するためにＣＶＤ法とコンタクトＰＲ工程によりリンド
ープした酸化シリコンの絶縁層間膜８を形成する。そし
て、表面側で露呈する層間膜８を跨いでソース領域４お
よびベース領域３を互いに電気的接続するアルミニウム
のソース電極９と、半導体基板１の裏面側にソフトソル
ダと馴染みのよい合金のドレイン電極１０とをスパッタ
で形成する。これらの製造工程では、少なくともソース
領域４、トレンチ５及びコンタクト形成のための各ＰＲ
工程で所定のマスクパターンを用いて処理する（具体的
な寸法例は表１に示す）。また、図示しないがゲート電
極７に電気的接続するゲート配線をソース電極９上に形
成するために、層間膜８とソース電極９を貫通してＣＶ
Ｄ法による絶縁層間膜とスパッタによるアルミニウム電
極とをソース電極９と絶縁状態で形成する。
【０００３】このように構成されたＭＯＳ電界効果トラ
ンジスタについて、以下にその動作を説明する。ゲート
電極７にソース電極９に対して正の電圧を加えるとベー
ス領域３のゲート酸化膜６近傍はｎ層に反転する。この
ときドレイン電極１０にソース電極９に対して正の電圧
を加えると電流がドレイン領域２からソース領域４に向
かってベース領域３の反転層を流れる。このときの電流
はゲート幅（チャンネル幅）に比例する。上記構成のＭ
ＯＳ電界効果トランジスタではゲート幅はセル長Ｌｃに
等しい。
ンジスタについて、以下にその動作を説明する。ゲート
電極７にソース電極９に対して正の電圧を加えるとベー
ス領域３のゲート酸化膜６近傍はｎ層に反転する。この
ときドレイン電極１０にソース電極９に対して正の電圧
を加えると電流がドレイン領域２からソース領域４に向
かってベース領域３の反転層を流れる。このときの電流
はゲート幅（チャンネル幅）に比例する。上記構成のＭ
ＯＳ電界効果トランジスタではゲート幅はセル長Ｌｃに
等しい。
【０００４】
【発明が解決しようとする課題】上記のＭＯＳ電界効果
トランジスタの構造では、次のような理由から単位面積
当たりのオン電圧を小さくすることは困難であり、ペレ
ットの小型化ができなかった。図４，図５に示すＭＯＳ
電界効果トランジスタのペレットサイズの小型化をする
場合、オン電圧を大きくせずにペレットの単位セルサイ
ズを小型化する方法と、単位セルサイズを大きくせずに
オン電圧を下げる方法がある。具体的には、例えば、ゲ
ート幅を小さくせずに単位セルを小型化する方法であ
り、図５に示す単位セルのセル幅Ｗｃを小さくすればよ
い。ところが、ＰＲ工程で使用する目合わせ露光機の性
能によっては目合わせズレを考慮しなければならず、パ
ターンの微細化に限界があり、セル幅Ｗｃを小さくでき
なかった。特にソース領域４のコンタクトを取るために
はソース領域４、トレンチ５及び層間膜８の相互の位置
ズレを考慮してソース幅Ｗｓを決める必要があった。
トランジスタの構造では、次のような理由から単位面積
当たりのオン電圧を小さくすることは困難であり、ペレ
ットの小型化ができなかった。図４，図５に示すＭＯＳ
電界効果トランジスタのペレットサイズの小型化をする
場合、オン電圧を大きくせずにペレットの単位セルサイ
ズを小型化する方法と、単位セルサイズを大きくせずに
オン電圧を下げる方法がある。具体的には、例えば、ゲ
ート幅を小さくせずに単位セルを小型化する方法であ
り、図５に示す単位セルのセル幅Ｗｃを小さくすればよ
い。ところが、ＰＲ工程で使用する目合わせ露光機の性
能によっては目合わせズレを考慮しなければならず、パ
ターンの微細化に限界があり、セル幅Ｗｃを小さくでき
なかった。特にソース領域４のコンタクトを取るために
はソース領域４、トレンチ５及び層間膜８の相互の位置
ズレを考慮してソース幅Ｗｓを決める必要があった。
【０００５】
【課題を解決するための手段】本発明は上記課題の解決
を目的として提案されたもので、半導体基板（ｎ+ 型）
上にドレイン領域（ｎ型半導体層）とこのドレイン領域
上にベース領域（ｐ型半導体層）を形成し、ソースＰＲ
工程によりベース領域内にソース領域（ｎ+ 型半導体
層）を形成し、トレンチＰＲ工程によりこれら領域内に
ドレイン領域の一部に亘りトレンチを凹設してこのトレ
ンチ内にシリコン酸化膜を介してゲート電極を埋設し、
コンタクトＰＲ工程によりこのゲート電極と隣接する領
域に亘り絶縁層間膜を設けた単位セルを多数配列してな
るＭＯＳ電界効果トランジスタにおいて、単位セルのト
レンチがソース領域に交差状態で配置され、ソース領域
とベース領域で所定のコンタクト面積を確保するソース
電極を設けたことを特徴とするＭＯＳ電界効果トランジ
スタを提供する。また、各ＰＲ工程パターンのレジスト
残部および除去部の最小寸法値を規制して単位セル幅を
小さくして単位面積当たりのオン電圧を低くしたことを
特徴とするＭＯＳ電界効果トランジスタや、トレンチに
対するソース領域の配置が、ソース・ベース領域の表面
接合部として直交または傾斜の交差状態であることを特
徴とするＭＯＳ電界効果トランジスタや、ソース・ベー
ス領域の表面接合部がトレンチの方向に対して凹凸状で
あることを特徴とするＭＯＳ電界効果トランジスタを提
供する。
を目的として提案されたもので、半導体基板（ｎ+ 型）
上にドレイン領域（ｎ型半導体層）とこのドレイン領域
上にベース領域（ｐ型半導体層）を形成し、ソースＰＲ
工程によりベース領域内にソース領域（ｎ+ 型半導体
層）を形成し、トレンチＰＲ工程によりこれら領域内に
ドレイン領域の一部に亘りトレンチを凹設してこのトレ
ンチ内にシリコン酸化膜を介してゲート電極を埋設し、
コンタクトＰＲ工程によりこのゲート電極と隣接する領
域に亘り絶縁層間膜を設けた単位セルを多数配列してな
るＭＯＳ電界効果トランジスタにおいて、単位セルのト
レンチがソース領域に交差状態で配置され、ソース領域
とベース領域で所定のコンタクト面積を確保するソース
電極を設けたことを特徴とするＭＯＳ電界効果トランジ
スタを提供する。また、各ＰＲ工程パターンのレジスト
残部および除去部の最小寸法値を規制して単位セル幅を
小さくして単位面積当たりのオン電圧を低くしたことを
特徴とするＭＯＳ電界効果トランジスタや、トレンチに
対するソース領域の配置が、ソース・ベース領域の表面
接合部として直交または傾斜の交差状態であることを特
徴とするＭＯＳ電界効果トランジスタや、ソース・ベー
ス領域の表面接合部がトレンチの方向に対して凹凸状で
あることを特徴とするＭＯＳ電界効果トランジスタを提
供する。
【０００６】
【作用】ベース領域内に形成したソース領域の横長スト
ライプ方向と直交してトレンチを縦方向に形成すること
により、トレンチＰＲ工程でのソース領域とトレンチと
の相互の位置ズレを考慮する必要がなく、コンタクトＰ
Ｒ工程でのトレンチと層間膜との相互の位置ズレだけを
考慮すればよく、このためにセル幅を小さくできる。更
に、表面に露呈するベース領域を縦方向にソース領域と
並列に形成する必要がなく、このためにセル幅を小さく
できる。しかもゲート幅は従来と実効的にほぼ同一なの
で、単位面積当たりのオン電圧を小さくできる。また、
ベース領域とソース領域の境界線をトレンチに対して凹
凸状に形成したことにより、ソース領域でのコンタクト
部は少なくともソース領域の凸部で確保でき、ベース領
域でのコンタクト部は少なくともソース領域の凹部のベ
ース領域で確保できるようにトレンチＰＲ工程での位置
ずれを考慮すればよく、このためにセル幅を小さくでき
る。しかもゲート幅は従来と変わらないので単位面積を
小さくでき、単位面積当たりのオン電圧を小さくでき
る。
ライプ方向と直交してトレンチを縦方向に形成すること
により、トレンチＰＲ工程でのソース領域とトレンチと
の相互の位置ズレを考慮する必要がなく、コンタクトＰ
Ｒ工程でのトレンチと層間膜との相互の位置ズレだけを
考慮すればよく、このためにセル幅を小さくできる。更
に、表面に露呈するベース領域を縦方向にソース領域と
並列に形成する必要がなく、このためにセル幅を小さく
できる。しかもゲート幅は従来と実効的にほぼ同一なの
で、単位面積当たりのオン電圧を小さくできる。また、
ベース領域とソース領域の境界線をトレンチに対して凹
凸状に形成したことにより、ソース領域でのコンタクト
部は少なくともソース領域の凸部で確保でき、ベース領
域でのコンタクト部は少なくともソース領域の凹部のベ
ース領域で確保できるようにトレンチＰＲ工程での位置
ずれを考慮すればよく、このためにセル幅を小さくでき
る。しかもゲート幅は従来と変わらないので単位面積を
小さくでき、単位面積当たりのオン電圧を小さくでき
る。
【０００７】
【実施例１】本発明の第１実施例について説明する。各
単位セルは、図１、図２に示すように、一導電型のｎ+
型半導体基板２１上にエピタキシャル成長によりｎ型ド
レイン領域２２と、このドレイン領域２２上にイオン注
入により他導電型のｐ型ベース領域２３と、このベース
領域２３内にソースＰＲ工程及びイオン注入により横長
ストライプ状ｎ+ 型ソース領域２４とを形成する。この
ソース領域２４と本発明の特徴である直角に交差し、ソ
ース領域２４からベース領域２３を通りドレイン領域２
２の一部に亘りトレンチＰＲ工程及びドライエッチング
によりトレンチ２５を凹設し、このトレンチ２５の表面
に熱酸化によりゲート酸化膜２６を形成する。表面をゲ
ート酸化膜２６で覆ったトレンチ２５にリンドープした
ポリシリコンのゲート電極２７をＣＶＤ法により埋設
し、このゲート電極２７のトレンチ２５から露呈してい
る表面と隣接のソース領域２４及びベース領域２３の表
面とを絶縁するためにＣＶＤ法とコンタクトＰＲ工程に
よりリンドープした酸化シリコンの絶縁層間膜２８を形
成する。そして、層間膜２８を跨いでソース領域２４お
よびベース領域２３を互いに電気的接続するアルミニウ
ムのソース電極２９と、半導体基板２１の裏面側でソフ
トソルダと馴染みのよい合金のドレイン電極３０とをス
パッタまたは蒸着で形成する。これらの製造工程では、
少なくともソース領域２４、トレンチ２５及びコンタク
ト形成のための各ＰＲ工程で所定のマスクパターンを用
いて処理する（具体的な寸法例を表１に示す）。また、
図示しないがゲート電極２７に電気的接続するゲート配
線を、層間膜２８とソース電極２９を貫通してＣＶＤ法
による絶縁層間膜とアルミニウムスパッタによりソース
電極２９と絶縁状態で形成している。
単位セルは、図１、図２に示すように、一導電型のｎ+
型半導体基板２１上にエピタキシャル成長によりｎ型ド
レイン領域２２と、このドレイン領域２２上にイオン注
入により他導電型のｐ型ベース領域２３と、このベース
領域２３内にソースＰＲ工程及びイオン注入により横長
ストライプ状ｎ+ 型ソース領域２４とを形成する。この
ソース領域２４と本発明の特徴である直角に交差し、ソ
ース領域２４からベース領域２３を通りドレイン領域２
２の一部に亘りトレンチＰＲ工程及びドライエッチング
によりトレンチ２５を凹設し、このトレンチ２５の表面
に熱酸化によりゲート酸化膜２６を形成する。表面をゲ
ート酸化膜２６で覆ったトレンチ２５にリンドープした
ポリシリコンのゲート電極２７をＣＶＤ法により埋設
し、このゲート電極２７のトレンチ２５から露呈してい
る表面と隣接のソース領域２４及びベース領域２３の表
面とを絶縁するためにＣＶＤ法とコンタクトＰＲ工程に
よりリンドープした酸化シリコンの絶縁層間膜２８を形
成する。そして、層間膜２８を跨いでソース領域２４お
よびベース領域２３を互いに電気的接続するアルミニウ
ムのソース電極２９と、半導体基板２１の裏面側でソフ
トソルダと馴染みのよい合金のドレイン電極３０とをス
パッタまたは蒸着で形成する。これらの製造工程では、
少なくともソース領域２４、トレンチ２５及びコンタク
ト形成のための各ＰＲ工程で所定のマスクパターンを用
いて処理する（具体的な寸法例を表１に示す）。また、
図示しないがゲート電極２７に電気的接続するゲート配
線を、層間膜２８とソース電極２９を貫通してＣＶＤ法
による絶縁層間膜とアルミニウムスパッタによりソース
電極２９と絶縁状態で形成している。
【０００８】このように構成されたＭＯＳ電界効果トラ
ンジスタについて、以下その動作を説明する。ゲート電
極２７にソース電極２９に対して正の電圧を加えるとベ
ース領域２３のゲート酸化膜２６近傍はｎ層に反転す
る。このときドレイン電極３０にソース電極２９に対し
て正の電圧を加えると電流がドレイン領域２２からソー
ス領域２４に向かってベース領域２３の反転層を流れ
る。このとき、上部にソース領域２４のないベース領域
２３も直下のドレイン領域２２からソース電極２９に向
かってほぼ同じ電流密度で電流は流れる。このときの電
流はゲート幅（チャンネル幅）にほぼ比例する。したが
って、上記構成のＭＯＳ電界効果トランジスタではゲー
ト幅はセル長Ｌｃにほぼ等しい。
ンジスタについて、以下その動作を説明する。ゲート電
極２７にソース電極２９に対して正の電圧を加えるとベ
ース領域２３のゲート酸化膜２６近傍はｎ層に反転す
る。このときドレイン電極３０にソース電極２９に対し
て正の電圧を加えると電流がドレイン領域２２からソー
ス領域２４に向かってベース領域２３の反転層を流れ
る。このとき、上部にソース領域２４のないベース領域
２３も直下のドレイン領域２２からソース電極２９に向
かってほぼ同じ電流密度で電流は流れる。このときの電
流はゲート幅（チャンネル幅）にほぼ比例する。したが
って、上記構成のＭＯＳ電界効果トランジスタではゲー
ト幅はセル長Ｌｃにほぼ等しい。
【０００９】本実施例の場合、ベース領域２３内に形成
されたソース領域２４の横長ストライプ方向と直交して
縦方向にトレンチ２５を形成して、縦方向にベース領域
２３とソース領域とを直列に形成しているので、ベース
領域２３及びソース領域２４のコンタクトが層間膜２８
に隣接して同時に取れるため（表面に露呈するべース領
域２３を縦方向にソース領域２４と並列に形成する必要
がないため）、セル幅Ｗｃを小さくできる。更に、ソー
スＰＲ工程とトレンチＰＲ工程相互の目合わせズレおよ
びソースＰＲ工程とコンタクトＰＲ工程相互の目合わせ
ズレは両ＰＲ工程のストライプを直交して形成するため
に考慮しなくてもよく、トレンチＰＲ工程とコンタクト
ＰＲ工程相互の目合わせズレだけを考慮すればよいた
め、セル幅Ｗｃを小さくできる。したがって、従来例と
比較すると（表１参照）、セル当たりのオン電圧はほぼ
同じで、セル幅Ｗｃは９μｍが６μｍと三分の二の大き
さになりペレットの小型化が図れる。
されたソース領域２４の横長ストライプ方向と直交して
縦方向にトレンチ２５を形成して、縦方向にベース領域
２３とソース領域とを直列に形成しているので、ベース
領域２３及びソース領域２４のコンタクトが層間膜２８
に隣接して同時に取れるため（表面に露呈するべース領
域２３を縦方向にソース領域２４と並列に形成する必要
がないため）、セル幅Ｗｃを小さくできる。更に、ソー
スＰＲ工程とトレンチＰＲ工程相互の目合わせズレおよ
びソースＰＲ工程とコンタクトＰＲ工程相互の目合わせ
ズレは両ＰＲ工程のストライプを直交して形成するため
に考慮しなくてもよく、トレンチＰＲ工程とコンタクト
ＰＲ工程相互の目合わせズレだけを考慮すればよいた
め、セル幅Ｗｃを小さくできる。したがって、従来例と
比較すると（表１参照）、セル当たりのオン電圧はほぼ
同じで、セル幅Ｗｃは９μｍが６μｍと三分の二の大き
さになりペレットの小型化が図れる。
【００１０】
【実施例２】本発明の第２実施例について説明する。各
単位セルは、図３に示すように、一導電型のｎ+ 型半導
体基板４１上にエピタキシャル成長によりｎ型ドレイン
領域４２と、このドレイン領域４２上にイオン注入によ
り他導電型のｐ型ベース領域４３と、このベース領域４
３内にソースＰＲ工程及びイオン注入により本発明の特
徴であるベース領域４３とソース領域４４表面の境界線
が鋸歯状の縦長ストライプ状ｎ+ 型ソース領域４４とを
形成する。このソース領域４４の中央に、ソース領域４
４からベース領域４３を通ってドレイン領域４２の一部
に亘りトレンチＰＲ工程及びドライエッチングによりト
レンチ４５を凹設し、このトレンチ４５の溝面に熱酸化
によりゲート酸化膜４６を形成する。その後の工程は第
一実施例と同じであり説明を省略する。
単位セルは、図３に示すように、一導電型のｎ+ 型半導
体基板４１上にエピタキシャル成長によりｎ型ドレイン
領域４２と、このドレイン領域４２上にイオン注入によ
り他導電型のｐ型ベース領域４３と、このベース領域４
３内にソースＰＲ工程及びイオン注入により本発明の特
徴であるベース領域４３とソース領域４４表面の境界線
が鋸歯状の縦長ストライプ状ｎ+ 型ソース領域４４とを
形成する。このソース領域４４の中央に、ソース領域４
４からベース領域４３を通ってドレイン領域４２の一部
に亘りトレンチＰＲ工程及びドライエッチングによりト
レンチ４５を凹設し、このトレンチ４５の溝面に熱酸化
によりゲート酸化膜４６を形成する。その後の工程は第
一実施例と同じであり説明を省略する。
【００１１】ところで、上記構成のＭＯＳ電界効果トラ
ンジスタの単位面積当たりのオン電圧を小さくするに
は、第１実施例と同様に単位セルのセル幅Ｗｃを小さく
すればよい。本実施例の場合、ベース領域４３内に形成
した鋸歯状のソース領域４４の縦方向に平行でソース領
域４４の表面中央にトレンチ４５を形成し、トレンチ４
５内表面にゲート酸化膜４６を形成する。表面に露呈す
るベース領域４３のコンタクトは少なくとも一部はソー
ス領域４４の鋸歯状の谷部のベース領域４３に確保でき
る。したがって、セル幅Ｗｃを小さくでき、しかもトレ
ンチ４５内のゲート酸化膜４６に面したベース領域４３
は全てＮチャンネル層として利用でき、ゲート幅Ｌｃは
従来と変わらないので、単位面積当たりのオン電圧を小
さくできる。したがって、セル当たりのオン電圧は従来
と同じ（表１参照）で、セル幅Ｗｃは９μｍが８μｍと
なり、ペレットの小型化ができる。
ンジスタの単位面積当たりのオン電圧を小さくするに
は、第１実施例と同様に単位セルのセル幅Ｗｃを小さく
すればよい。本実施例の場合、ベース領域４３内に形成
した鋸歯状のソース領域４４の縦方向に平行でソース領
域４４の表面中央にトレンチ４５を形成し、トレンチ４
５内表面にゲート酸化膜４６を形成する。表面に露呈す
るベース領域４３のコンタクトは少なくとも一部はソー
ス領域４４の鋸歯状の谷部のベース領域４３に確保でき
る。したがって、セル幅Ｗｃを小さくでき、しかもトレ
ンチ４５内のゲート酸化膜４６に面したベース領域４３
は全てＮチャンネル層として利用でき、ゲート幅Ｌｃは
従来と変わらないので、単位面積当たりのオン電圧を小
さくできる。したがって、セル当たりのオン電圧は従来
と同じ（表１参照）で、セル幅Ｗｃは９μｍが８μｍと
なり、ペレットの小型化ができる。
【００１２】尚、上記第２実施例ではソースの形状を鋸
歯状としたが、これに限られるものではなく、一般的に
凹凸状のものでトレンチ方向にベース領域４３の少なく
とも一部がソース領域４４に挟まれるようになればよ
い。例えば、波状に形成してもよい。また、ベース領域
４３の表面露呈部が縦方向に連続している場合について
説明したが、連続していなくてもよい。請求項１の交差
状態とは交差してもよいし、傾斜していれば必ずしも交
差する必要はない。また、上記各実施例では、一導電型
をｎ型、他導電型をｐ型として説明したが、一導電型を
ｐ型、他導電型をｎ型として実施してもよい。上述した
実施例と従来例を比較するために、各ＰＲ工程でのマス
クパターン及び完成後の製品での単位セルの各幅の寸法
関係を表１に示す。
歯状としたが、これに限られるものではなく、一般的に
凹凸状のものでトレンチ方向にベース領域４３の少なく
とも一部がソース領域４４に挟まれるようになればよ
い。例えば、波状に形成してもよい。また、ベース領域
４３の表面露呈部が縦方向に連続している場合について
説明したが、連続していなくてもよい。請求項１の交差
状態とは交差してもよいし、傾斜していれば必ずしも交
差する必要はない。また、上記各実施例では、一導電型
をｎ型、他導電型をｐ型として説明したが、一導電型を
ｐ型、他導電型をｎ型として実施してもよい。上述した
実施例と従来例を比較するために、各ＰＲ工程でのマス
クパターン及び完成後の製品での単位セルの各幅の寸法
関係を表１に示す。
【００１３】
【表１】
【００１４】
【発明の効果】本発明によれば、ベース領域、ソース領
域の境界線をトレンチに対して特定の配置状態で選定す
るので、ＭＯＳ電界効果トランジスタの単位セルの幅寸
法を小さくでき、単位面積当たりのオン電圧を低くでき
る。したがって、ＭＯＳ電界効果トランジスタとしての
集積度が高められ製造工程の処理能力向上に役立つ等実
用的効果が大きい。
域の境界線をトレンチに対して特定の配置状態で選定す
るので、ＭＯＳ電界効果トランジスタの単位セルの幅寸
法を小さくでき、単位面積当たりのオン電圧を低くでき
る。したがって、ＭＯＳ電界効果トランジスタとしての
集積度が高められ製造工程の処理能力向上に役立つ等実
用的効果が大きい。
【図１】 本発明の実施例に係るＭＯＳ電界効果トラン
ジスタの単位セル主要部斜視図
ジスタの単位セル主要部斜視図
【図２】 図１の単位セルの製造過程中ゲート酸化膜形
成後の主要部斜視図
成後の主要部斜視図
【図３】 本発明の他の実施例のＭＯＳ電界効果トラン
ジスタの単位セルの製造過程中ゲート酸化膜形成後の主
要部斜視図
ジスタの単位セルの製造過程中ゲート酸化膜形成後の主
要部斜視図
【図４】 従来のＭＯＳ電界効果トランジスタの単位セ
ル主要部斜視図
ル主要部斜視図
【図５】 図４の単位セルの製造過程中ゲート酸化膜形
成後の主要部斜視図
成後の主要部斜視図
２１，４１ ｎ+ 型半導体基板 ２２，４２ ｎ型ドレイン領域 ２３，４３ ｐ型ベース領域 ２４，４４ ｎ+ 型ソース領域 ２５，４５ トレンチ ２６，４６ ゲート酸化膜 ２７ ゲート電極 ２８ 層間膜 ２９ ソース電極 ３０ ドレイン電極
Claims (4)
- 【請求項１】 半導体基板（ｎ+ 型）上にドレイン領域
（ｎ型半導体層）とこのドレイン領域上にベース領域
（ｐ型半導体層）を形成し、ソースＰＲ工程によりベー
ス領域内にソース領域（ｎ+ 型半導体層）を形成し、ト
レンチＰＲ工程によりこれら領域内にドレイン領域の一
部に亘りトレンチを凹設してこのトレンチ内にシリコン
酸化膜を介してゲート電極を埋設し、コンタクトＰＲ工
程によりこのゲート電極と隣接する領域に亘り絶縁層間
膜を設けた単位セルを多数配列してなるＭＯＳ電界効果
トランジスタにおいて、前記単位セルのトレンチがソー
ス領域に交差状態で配置され、ソース領域とベース領域
で所定のコンタクト面積を確保するソース電極を設けた
ことを特徴とするＭＯＳ電界効果トランジスタ。 - 【請求項２】 前記各ＰＲ工程パターンのレジスト残部
および除去部の最小寸法値を規制して前記単位セル幅を
小さくして単位面積当たりのオン電圧を低くしたことを
特徴とする請求項１記載のＭＯＳ電界効果トランジス
タ。 - 【請求項３】 前記トレンチに対する前記ソース領域の
配置が、ソース・ベース領域の境界線として直交または
傾斜の交差状態であることを特徴とする請求項１記載の
ＭＯＳ電界効果トランジスタ。 - 【請求項４】 前記ソース・ベース領域境界線がトレン
チに対して凹凸状であることを特徴とする請求項１記載
のＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013396A JPH08204190A (ja) | 1995-01-31 | 1995-01-31 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013396A JPH08204190A (ja) | 1995-01-31 | 1995-01-31 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204190A true JPH08204190A (ja) | 1996-08-09 |
Family
ID=11831961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013396A Pending JPH08204190A (ja) | 1995-01-31 | 1995-01-31 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204190A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059940A (ja) * | 2004-08-19 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| KR100594321B1 (ko) * | 2005-02-14 | 2006-06-30 | 삼성전자주식회사 | 소스/드레인에의 접촉 면적을 개선한 트랜지스터 및 제조방법 |
| JP2020047723A (ja) * | 2018-09-18 | 2020-03-26 | トヨタ自動車株式会社 | 絶縁ゲートバイポーラトランジスタ |
-
1995
- 1995-01-31 JP JP7013396A patent/JPH08204190A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059940A (ja) * | 2004-08-19 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| KR100594321B1 (ko) * | 2005-02-14 | 2006-06-30 | 삼성전자주식회사 | 소스/드레인에의 접촉 면적을 개선한 트랜지스터 및 제조방법 |
| JP2020047723A (ja) * | 2018-09-18 | 2020-03-26 | トヨタ自動車株式会社 | 絶縁ゲートバイポーラトランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |