JPH08204193A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08204193A JPH08204193A JP3156695A JP3156695A JPH08204193A JP H08204193 A JPH08204193 A JP H08204193A JP 3156695 A JP3156695 A JP 3156695A JP 3156695 A JP3156695 A JP 3156695A JP H08204193 A JPH08204193 A JP H08204193A
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Abstract
(57)【要約】
【目的】 SALICIDE法において、ゲート電極とソース・
ドレイン領域間の短絡を防ぐ。 【構成】 ゲート酸化膜２０４、多結晶シリコンゲート
電極２０５、ＰＳＧ膜パターン２０６からなる凸状パタ
ーンの側面にシリコン窒化膜のサイドウォール２０９を
形成した後、ＰＳＧ膜パターン２０６を除去して、多結
晶シリコンゲート電極２０５の高さよりも高く突き出し
た形状のサイドウォール２０９を残す。チタン膜２１１
を堆積し、４５０〜５５０℃の温度で５〜１０分間の加
熱炉による加熱処理を行ない、多結晶シリコンゲート電
極２０５の表面とソース・ドレイン領域表面にシリサイ
ド層２１２を形成する。このとき、多結晶シリコンゲー
ト電極２０５の高さよりも高く突き出した形状のサイド
ウォール２０９がシリサイド化工程でソース・ドレイン
領域とゲート電極との間の短絡を抑える。
ドレイン領域間の短絡を防ぐ。 【構成】 ゲート酸化膜２０４、多結晶シリコンゲート
電極２０５、ＰＳＧ膜パターン２０６からなる凸状パタ
ーンの側面にシリコン窒化膜のサイドウォール２０９を
形成した後、ＰＳＧ膜パターン２０６を除去して、多結
晶シリコンゲート電極２０５の高さよりも高く突き出し
た形状のサイドウォール２０９を残す。チタン膜２１１
を堆積し、４５０〜５５０℃の温度で５〜１０分間の加
熱炉による加熱処理を行ない、多結晶シリコンゲート電
極２０５の表面とソース・ドレイン領域表面にシリサイ
ド層２１２を形成する。このとき、多結晶シリコンゲー
ト電極２０５の高さよりも高く突き出した形状のサイド
ウォール２０９がシリサイド化工程でソース・ドレイン
領域とゲート電極との間の短絡を抑える。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にシリサイド化されたゲート電極及び
ソース・ドレイン領域を備えた半導体装置の製造方法に
関するものである。
造方法に関し、特にシリサイド化されたゲート電極及び
ソース・ドレイン領域を備えた半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】半導体装置が高集積化されパターンが微
細化されるにともなって、ゲート電極の低抵抗化が要求
されている。ゲート電極を低抵抗化する方法としてSALI
CIDE（Self-Aligned Silicide）技法によりゲート電極
をシリサイド化する方法が知られている。
細化されるにともなって、ゲート電極の低抵抗化が要求
されている。ゲート電極を低抵抗化する方法としてSALI
CIDE（Self-Aligned Silicide）技法によりゲート電極
をシリサイド化する方法が知られている。
【０００３】図１はそのSALICIDEプロセスを用いてゲー
ト電極とソース・ドレイン領域をシリサイド化する工程
を示したものである。 （Ａ）シリコン基板１０１上にゲート酸化膜１０２及び
不純物導入により低抵抗化された多結晶シリコン膜１０
３を形成し、ゲート電極を含む基板上にシリコン酸化膜
を堆積し、その酸化膜にエッチバックを施してゲート電
極側面にサイドウォール１０４を形成する。
ト電極とソース・ドレイン領域をシリサイド化する工程
を示したものである。 （Ａ）シリコン基板１０１上にゲート酸化膜１０２及び
不純物導入により低抵抗化された多結晶シリコン膜１０
３を形成し、ゲート電極を含む基板上にシリコン酸化膜
を堆積し、その酸化膜にエッチバックを施してゲート電
極側面にサイドウォール１０４を形成する。
【０００４】（Ｂ）次に、電極材料金属膜１０５を全面
に堆積させる。 （Ｃ）続いて、加熱処理を行なうことにより、ソース・
ドレイン領域及び多結晶シリコン膜１０３と金属膜１０
５の間で相互拡散させてシリサイド層１０６を形成す
る。 （Ｄ）シリサイド層１０６以外の金属膜１０５をエッチ
ングにより除去すると、シリサイド化されたソース・ド
レイン領域とシリサイド化されたゲート電極が得られ
る。
に堆積させる。 （Ｃ）続いて、加熱処理を行なうことにより、ソース・
ドレイン領域及び多結晶シリコン膜１０３と金属膜１０
５の間で相互拡散させてシリサイド層１０６を形成す
る。 （Ｄ）シリサイド層１０６以外の金属膜１０５をエッチ
ングにより除去すると、シリサイド化されたソース・ド
レイン領域とシリサイド化されたゲート電極が得られ
る。
【０００５】図１の方法でゲート電極にシリサイド層を
形成する際、多結晶シリコン膜１０３の不純物濃度が大
きい場合はシリサイド化反応速度が遅くなることが知ら
れている。そのため、ゲート電極に十分な厚さのシリサ
イド層を形成するために、加熱処理時間を長くしたとす
れば、ソース・ドレイン領域からのシリコンの拡散がサ
イドウォール１０４上の金属膜中にも起こり、ソース・
ドレイン領域とゲート電極との間が短絡することが起こ
り、ゲート電極をより低抵抗化するのが困難であるとさ
れている。
形成する際、多結晶シリコン膜１０３の不純物濃度が大
きい場合はシリサイド化反応速度が遅くなることが知ら
れている。そのため、ゲート電極に十分な厚さのシリサ
イド層を形成するために、加熱処理時間を長くしたとす
れば、ソース・ドレイン領域からのシリコンの拡散がサ
イドウォール１０４上の金属膜中にも起こり、ソース・
ドレイン領域とゲート電極との間が短絡することが起こ
り、ゲート電極をより低抵抗化するのが困難であるとさ
れている。
【０００６】そこで、図１の（Ｂ）の工程で金属膜１０
５を形成した後、収束イオンビームを用いてゲート電極
部分の金属膜にのみシリコンイオンを選択的に注入する
ことにより、短い加熱処理時間でゲート電極上に十分な
厚さのシリサイド層を形成し、ソース・ドレイン領域と
ゲート電極との間の短絡を防ぐようにする方法が提案さ
れている（特公平４−５７０９５号公報参照）。
５を形成した後、収束イオンビームを用いてゲート電極
部分の金属膜にのみシリコンイオンを選択的に注入する
ことにより、短い加熱処理時間でゲート電極上に十分な
厚さのシリサイド層を形成し、ソース・ドレイン領域と
ゲート電極との間の短絡を防ぐようにする方法が提案さ
れている（特公平４−５７０９５号公報参照）。
【０００７】
【発明が解決しようとする課題】引例の方法ではゲート
電極部分の金属膜上のみにシリコンイオンを注入するた
めに、収束イオンビームを用いている。しかし、微細化
されたゲート電極に精度よくイオンを注入することは技
術的に困難であるうえ、仮に収束イオンビームを制御し
て精度よくイオン注入できるようになったとしても、大
型化するウエハの全面を処理するには非常に長時間を要
し、実用的でないという問題が生じる。本発明はSALICI
DE法によりゲート電極とソース・ドレイン領域にシリサ
イド層を形成する方法で、ソース・ドレイン領域とゲー
ト電極との間の短絡を防ぐとともに、実用的な時間で処
理できるようにすることを目的とするものである。
電極部分の金属膜上のみにシリコンイオンを注入するた
めに、収束イオンビームを用いている。しかし、微細化
されたゲート電極に精度よくイオンを注入することは技
術的に困難であるうえ、仮に収束イオンビームを制御し
て精度よくイオン注入できるようになったとしても、大
型化するウエハの全面を処理するには非常に長時間を要
し、実用的でないという問題が生じる。本発明はSALICI
DE法によりゲート電極とソース・ドレイン領域にシリサ
イド層を形成する方法で、ソース・ドレイン領域とゲー
ト電極との間の短絡を防ぐとともに、実用的な時間で処
理できるようにすることを目的とするものである。
【０００８】
【課題を解決するための手段】本発明方法の第１の態様
では、以下の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）半導体基板の素子形成領域にゲート絶縁膜を形成
し、その上に多結晶シリコン膜を形成し、さらにその上
にシリコン酸化膜を形成した後、その多結晶シリコン膜
及びシリコン酸化膜をパターン化してゲート電極を形成
する工程、（Ｂ）ゲート電極を含む基板表面上にシリコ
ン窒化膜を形成し、そのシリコン窒化膜に異方性エッチ
ングを施し、ゲート電極の側方にのみシリコン窒化膜を
残す工程、（Ｃ）シリコン酸化膜をエッチングにより除
去し、ゲート電極の多結晶シリコン膜表面を露出させる
工程、及び（Ｄ）ゲート電極を含む基板表面上に高融点
金属膜を形成し、熱処理を施して半導体基板シリコン及
びゲート電極の多結晶シリコン膜と接している高融点金
属膜をシリサイド化した後、高融点金属膜のシリサイド
化部分以外をエッチングにより除去する工程。
では、以下の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）半導体基板の素子形成領域にゲート絶縁膜を形成
し、その上に多結晶シリコン膜を形成し、さらにその上
にシリコン酸化膜を形成した後、その多結晶シリコン膜
及びシリコン酸化膜をパターン化してゲート電極を形成
する工程、（Ｂ）ゲート電極を含む基板表面上にシリコ
ン窒化膜を形成し、そのシリコン窒化膜に異方性エッチ
ングを施し、ゲート電極の側方にのみシリコン窒化膜を
残す工程、（Ｃ）シリコン酸化膜をエッチングにより除
去し、ゲート電極の多結晶シリコン膜表面を露出させる
工程、及び（Ｄ）ゲート電極を含む基板表面上に高融点
金属膜を形成し、熱処理を施して半導体基板シリコン及
びゲート電極の多結晶シリコン膜と接している高融点金
属膜をシリサイド化した後、高融点金属膜のシリサイド
化部分以外をエッチングにより除去する工程。
【０００９】その工程（Ａ）において多結晶シリコン膜
上に形成されるシリコン酸化膜は不純物が添加されたも
のであることが好ましい。その場合、その後の熱処理工
程でゲート電極の多結晶シリコン膜中にその不純物が拡
散してゲート電極の多結晶シリコン膜を低抵抗化するこ
とができる。
上に形成されるシリコン酸化膜は不純物が添加されたも
のであることが好ましい。その場合、その後の熱処理工
程でゲート電極の多結晶シリコン膜中にその不純物が拡
散してゲート電極の多結晶シリコン膜を低抵抗化するこ
とができる。
【００１０】本発明の他の態様は以下の工程（Ａ）から
（Ｃ）を含んでいる。（Ａ）半導体基板の素子形成領域
にゲート絶縁膜を形成し、その上に多結晶シリコン膜を
形成し、さらにその上に高融点金属膜を形成し、さらに
その高融点金属膜上に多結晶シリコン膜を形成した後、
最上層の多結晶シリコン膜、その下の高融点金属膜及び
最下層の多結晶シリコン膜をパターン化してゲート電極
を形成する工程、（Ｂ）ゲート電極を含む基板表面上に
絶縁膜を形成し、その絶縁膜に異方性エッチングを施
し、ゲート電極の側方にのみその絶縁膜を残す工程、
（Ｃ）ゲート電極を含む基板表面上に高融点金属膜を形
成し、熱処理を施して半導体基板シリコン及びゲート電
極の多結晶シリコン膜と接している高融点金属膜をシリ
サイド化した後、高融点金属膜のシリサイド化部分以外
をエッチングにより除去する工程。
（Ｃ）を含んでいる。（Ａ）半導体基板の素子形成領域
にゲート絶縁膜を形成し、その上に多結晶シリコン膜を
形成し、さらにその上に高融点金属膜を形成し、さらに
その高融点金属膜上に多結晶シリコン膜を形成した後、
最上層の多結晶シリコン膜、その下の高融点金属膜及び
最下層の多結晶シリコン膜をパターン化してゲート電極
を形成する工程、（Ｂ）ゲート電極を含む基板表面上に
絶縁膜を形成し、その絶縁膜に異方性エッチングを施
し、ゲート電極の側方にのみその絶縁膜を残す工程、
（Ｃ）ゲート電極を含む基板表面上に高融点金属膜を形
成し、熱処理を施して半導体基板シリコン及びゲート電
極の多結晶シリコン膜と接している高融点金属膜をシリ
サイド化した後、高融点金属膜のシリサイド化部分以外
をエッチングにより除去する工程。
【００１１】本発明のさらに他の態様は以下の工程
（Ａ）から（Ｃ）を含んでいる。（Ａ）半導体基板の素
子形成領域にゲート絶縁膜を形成し、その上に多結晶シ
リコン膜を形成した後、その多結晶シリコン膜に高融点
金属をイオン注入し、そのイオン注入された多結晶シリ
コン膜をパターン化してゲート電極を形成する工程、
（Ｂ）ゲート電極を含む基板表面上に絶縁膜を形成し、
その絶縁膜に異方性エッチングを施し、ゲート電極の側
方にのみその絶縁膜を残す工程、（Ｃ）ゲート電極を含
む基板表面上に高融点金属膜を形成し、熱処理を施して
半導体基板シリコン及びゲート電極の多結晶シリコン膜
と接している前記高融点金属膜をシリサイド化した後、
高融点金属膜のシリサイド化部分以外をエッチングによ
り除去する工程。
（Ａ）から（Ｃ）を含んでいる。（Ａ）半導体基板の素
子形成領域にゲート絶縁膜を形成し、その上に多結晶シ
リコン膜を形成した後、その多結晶シリコン膜に高融点
金属をイオン注入し、そのイオン注入された多結晶シリ
コン膜をパターン化してゲート電極を形成する工程、
（Ｂ）ゲート電極を含む基板表面上に絶縁膜を形成し、
その絶縁膜に異方性エッチングを施し、ゲート電極の側
方にのみその絶縁膜を残す工程、（Ｃ）ゲート電極を含
む基板表面上に高融点金属膜を形成し、熱処理を施して
半導体基板シリコン及びゲート電極の多結晶シリコン膜
と接している前記高融点金属膜をシリサイド化した後、
高融点金属膜のシリサイド化部分以外をエッチングによ
り除去する工程。
【００１２】ここで、高融点金属膜としてはモリブデ
ン、タンタル、タングステン、又はチタンであることが
好ましい。これらの高融点金属膜はウエットエッチング
で除去するのが容易だからである。イオン注入される高
融点金属としてもモリブデン、タンタル、タングステ
ン、又はチタンを用いることができる。このうち、最も
質量数の小さいチタンを用いると、イオン注入機として
簡単な装置を用いることができ、好都合である。
ン、タンタル、タングステン、又はチタンであることが
好ましい。これらの高融点金属膜はウエットエッチング
で除去するのが容易だからである。イオン注入される高
融点金属としてもモリブデン、タンタル、タングステ
ン、又はチタンを用いることができる。このうち、最も
質量数の小さいチタンを用いると、イオン注入機として
簡単な装置を用いることができ、好都合である。
【００１３】
【実施例】図２により請求項１に対応した実施例を説明
する。 （Ａ）Ｐ型シリコン基板２０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域２０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜２０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板２０１
表面にゲート酸化膜となる熱酸化膜２０４を約１０ｎｍ
の厚さに成長させる。そのゲート酸化膜２０４上から多
結晶シリコン膜２０５を全面にわたって約５００ｎｍの
厚さに堆積させ、さらにその多結晶シリコン膜２０５上
にＰＳＧ膜（リン添加ガラス膜）２０６を約５００ｎｍ
の厚さに堆積させる。
する。 （Ａ）Ｐ型シリコン基板２０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域２０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜２０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板２０１
表面にゲート酸化膜となる熱酸化膜２０４を約１０ｎｍ
の厚さに成長させる。そのゲート酸化膜２０４上から多
結晶シリコン膜２０５を全面にわたって約５００ｎｍの
厚さに堆積させ、さらにその多結晶シリコン膜２０５上
にＰＳＧ膜（リン添加ガラス膜）２０６を約５００ｎｍ
の厚さに堆積させる。
【００１４】そして、写真製版と反応性イオンエッチン
グによってそれらの積層膜をパターン化し、ゲート酸化
膜２０４、その上の多結晶シリコンゲート電極２０５及
びさらにその上のＰＳＧ膜パターン２０６からなる凸状
パターンを形成する。その凸状パターン及びフィールド
酸化膜２０３をマスクとしてシリコン基板２０１にＮ型
不純物であるリンをイオン注入する。このときのイオン
注入はソース・ドレイン領域のＬＤＤ（Lightly Doped
Drain）構造の低濃度領域を形成するためのものであ
り、その条件は注入エネルギーが８５〜９５ＫｅＶ、ド
ーズ量が２.０×１０13〜２.５×１０13／ｃｍ2であ
る。
グによってそれらの積層膜をパターン化し、ゲート酸化
膜２０４、その上の多結晶シリコンゲート電極２０５及
びさらにその上のＰＳＧ膜パターン２０６からなる凸状
パターンを形成する。その凸状パターン及びフィールド
酸化膜２０３をマスクとしてシリコン基板２０１にＮ型
不純物であるリンをイオン注入する。このときのイオン
注入はソース・ドレイン領域のＬＤＤ（Lightly Doped
Drain）構造の低濃度領域を形成するためのものであ
り、その条件は注入エネルギーが８５〜９５ＫｅＶ、ド
ーズ量が２.０×１０13〜２.５×１０13／ｃｍ2であ
る。
【００１５】（Ｂ）熱処理を施して、露出したシリコン
基板２０１上に約１０ｎｍの熱酸化膜（図示略）を形成
した後、不活性ガス雰囲気下で熱処理を施して、シリコ
ン基板２０１に注入されたリンを活性化し、接合深さの
浅いＮ-領域２０７を形成する。これらの熱処理でゲー
ト電極となる多結晶シリコン膜２０５にはＰＳＧ膜２０
６からリンが拡散し、Ｎ型多結晶シリコンゲート電極と
なる。続いて、全面にＣＶＤ法を用いてシリコン窒化膜
２０８を約１００ｎｍの厚さに堆積する。
基板２０１上に約１０ｎｍの熱酸化膜（図示略）を形成
した後、不活性ガス雰囲気下で熱処理を施して、シリコ
ン基板２０１に注入されたリンを活性化し、接合深さの
浅いＮ-領域２０７を形成する。これらの熱処理でゲー
ト電極となる多結晶シリコン膜２０５にはＰＳＧ膜２０
６からリンが拡散し、Ｎ型多結晶シリコンゲート電極と
なる。続いて、全面にＣＶＤ法を用いてシリコン窒化膜
２０８を約１００ｎｍの厚さに堆積する。
【００１６】（Ｃ）反応性イオンエッチングによってシ
リコン窒化膜２０８をエッチングし、多結晶シリコンゲ
ート電極２０５及びＰＳＧ膜２０６の側面にシリコン窒
化膜のサイドウォール２０９を残存させる。
リコン窒化膜２０８をエッチングし、多結晶シリコンゲ
ート電極２０５及びＰＳＧ膜２０６の側面にシリコン窒
化膜のサイドウォール２０９を残存させる。
【００１７】（Ｄ）続いて、ＰＳＧ膜２０６をエッチン
グにより除去する。この処理によりシリコン窒化膜サイ
ドウォール２０９は多結晶シリコンゲート電極２０５の
高さよりも高く突き出した形状となり、これが後のシリ
サイド化工程でソース・ドレイン領域とゲート電極との
間の短絡を抑える作用を果たす。その後、多結晶シリコ
ンゲート電極２０５、シリコン窒化膜サイドウォール２
０９及びフィールド酸化膜２０３をマスクにして、シリ
コン基板２０１にＮ型の不純物である砒素をイオン注入
して、Ｎ-領域２０７よりも深い接合をもつ高濃度のソ
ース・ドレイン用Ｎ+領域２１０を形成する。このとき
のイオン注入条件は、注入エネルギーが４５〜５５Ｋｅ
Ｖ、ドーズ量が５×１０15〜６×１０15／ｃｍ2であ
る。
グにより除去する。この処理によりシリコン窒化膜サイ
ドウォール２０９は多結晶シリコンゲート電極２０５の
高さよりも高く突き出した形状となり、これが後のシリ
サイド化工程でソース・ドレイン領域とゲート電極との
間の短絡を抑える作用を果たす。その後、多結晶シリコ
ンゲート電極２０５、シリコン窒化膜サイドウォール２
０９及びフィールド酸化膜２０３をマスクにして、シリ
コン基板２０１にＮ型の不純物である砒素をイオン注入
して、Ｎ-領域２０７よりも深い接合をもつ高濃度のソ
ース・ドレイン用Ｎ+領域２１０を形成する。このとき
のイオン注入条件は、注入エネルギーが４５〜５５Ｋｅ
Ｖ、ドーズ量が５×１０15〜６×１０15／ｃｍ2であ
る。
【００１８】（Ｅ）次に、シリサイド層を形成する高融
点金属としてチタン膜２１１をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
点金属としてチタン膜２１１をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
【００１９】（Ｆ）続いて、４５０〜５５０℃の温度で
５〜１０分間の加熱炉による加熱処理を行ない、多結晶
シリコンゲート電極２０５の表面とソース・ドレイン領
域表面でシリコンとチタン膜２１１との間で相互拡散を
行なわせ、シリサイド層２１２を形成する。次に、チタ
ンのエッチング液である（アンモニア水＋過酸化水素水
＋純水）の混合液で未反応のチタン膜２１１を除去す
る。これによって、ソース・ドレイン領域２１０の表面
と多結晶シリコンゲート電極２０５の表面とにのみシリ
サイド層２１２が残る。
５〜１０分間の加熱炉による加熱処理を行ない、多結晶
シリコンゲート電極２０５の表面とソース・ドレイン領
域表面でシリコンとチタン膜２１１との間で相互拡散を
行なわせ、シリサイド層２１２を形成する。次に、チタ
ンのエッチング液である（アンモニア水＋過酸化水素水
＋純水）の混合液で未反応のチタン膜２１１を除去す
る。これによって、ソース・ドレイン領域２１０の表面
と多結晶シリコンゲート電極２０５の表面とにのみシリ
サイド層２１２が残る。
【００２０】図２の実施例で、（Ａ）の工程でＰＳＧ膜
２０６に代えて、ＢＰＳＧ膜（ボロンリン添加ガラス
膜）やＢＳＧ膜（ボロン添加ガラス膜）を用いても、多
結晶シリコン膜２０５を低抵抗化するという目的は達成
することができる。図２の実施例では、（Ｆ）に示され
るように、サイドウォール２０９の突出部が残るが、そ
の後の配線工程で層間絶縁膜によって被われてしまうた
め問題にならない。また、もしサイドウォール２０９の
突出部が問題になるようであれば、工程（Ｆ）の後で選
択的にシリコン窒化膜をエッチングしてサイドウォール
２０９の突出部の高さを減じてもよい。
２０６に代えて、ＢＰＳＧ膜（ボロンリン添加ガラス
膜）やＢＳＧ膜（ボロン添加ガラス膜）を用いても、多
結晶シリコン膜２０５を低抵抗化するという目的は達成
することができる。図２の実施例では、（Ｆ）に示され
るように、サイドウォール２０９の突出部が残るが、そ
の後の配線工程で層間絶縁膜によって被われてしまうた
め問題にならない。また、もしサイドウォール２０９の
突出部が問題になるようであれば、工程（Ｆ）の後で選
択的にシリコン窒化膜をエッチングしてサイドウォール
２０９の突出部の高さを減じてもよい。
【００２１】図３により請求項２に該当した実施例を説
明する。 （Ａ）Ｐ型シリコン基板３０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域３０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜３０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板３０１
の表面にゲート酸化膜となる熱酸化膜３０４を約１０ｎ
ｍの厚さに成長させる。その上に不純物を含んだ多結晶
シリコン膜３０５を全面に約３００ｎｍの厚さに堆積さ
せ、さらにその上にチタン膜３０６を全面に約５０ｎｍ
の厚さに堆積させる。さらにその上に、多結晶シリコン
膜３０７を全面に約１５０ｎｍの厚さに堆積させる。
明する。 （Ａ）Ｐ型シリコン基板３０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域３０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜３０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板３０１
の表面にゲート酸化膜となる熱酸化膜３０４を約１０ｎ
ｍの厚さに成長させる。その上に不純物を含んだ多結晶
シリコン膜３０５を全面に約３００ｎｍの厚さに堆積さ
せ、さらにその上にチタン膜３０６を全面に約５０ｎｍ
の厚さに堆積させる。さらにその上に、多結晶シリコン
膜３０７を全面に約１５０ｎｍの厚さに堆積させる。
【００２２】そして、写真製版とエッチングによってそ
れらの膜をパターン化し、ゲート酸化膜３０４、不純物
を含んだ多結晶シリコン膜３０５、チタン膜３０６及び
多結晶シリコン膜３０７からなる凸状パターンを形成す
る。その凸状パターン及びフィールド酸化膜３０３をマ
スクとして、図２の工程（Ａ）と同様に、ソース・ドレ
イン領域のＬＤＤ構造の低濃度領域を形成するためにシ
リコン基板３０１にＮ型不純物であるリンをイオン注入
する。このときのイオン注入条件は図２の工程（Ａ）の
ものと同じであり、注入エネルギーが８５〜９５Ｋｅ
Ｖ、ドーズ量が２.０×１０13〜２.５×１０13／ｃｍ2
である。
れらの膜をパターン化し、ゲート酸化膜３０４、不純物
を含んだ多結晶シリコン膜３０５、チタン膜３０６及び
多結晶シリコン膜３０７からなる凸状パターンを形成す
る。その凸状パターン及びフィールド酸化膜３０３をマ
スクとして、図２の工程（Ａ）と同様に、ソース・ドレ
イン領域のＬＤＤ構造の低濃度領域を形成するためにシ
リコン基板３０１にＮ型不純物であるリンをイオン注入
する。このときのイオン注入条件は図２の工程（Ａ）の
ものと同じであり、注入エネルギーが８５〜９５Ｋｅ
Ｖ、ドーズ量が２.０×１０13〜２.５×１０13／ｃｍ2
である。
【００２３】（Ｂ）熱処理を施して、露出したシリコン
基板３０１上に約１０ｎｍの熱酸化膜（図示略）を形成
した後、不活性ガス雰囲気下で熱処理を施して、シリコ
ン基板３０１に注入されたリンを活性化し、接合深さの
浅いＮ-領域３０８を形成する。これらの熱処理で、チ
タン膜３０６と多結晶シリコン膜３０５及び３０７との
間で相互拡散が進んでシリサイド化が起こり、多結晶シ
リコン膜３０５，３０７がそれぞれシリサイド層３０５
ａ，３０７ａとなる。続いて、全面にＣＶＤ法を用いて
シリコン酸化膜３０９を約１００ｎｍの厚さに堆積す
る。
基板３０１上に約１０ｎｍの熱酸化膜（図示略）を形成
した後、不活性ガス雰囲気下で熱処理を施して、シリコ
ン基板３０１に注入されたリンを活性化し、接合深さの
浅いＮ-領域３０８を形成する。これらの熱処理で、チ
タン膜３０６と多結晶シリコン膜３０５及び３０７との
間で相互拡散が進んでシリサイド化が起こり、多結晶シ
リコン膜３０５，３０７がそれぞれシリサイド層３０５
ａ，３０７ａとなる。続いて、全面にＣＶＤ法を用いて
シリコン酸化膜３０９を約１００ｎｍの厚さに堆積す
る。
【００２４】（Ｃ）反応性イオンエッチングによってシ
リコン酸化膜３０９をエッチングし、ゲート電極となる
凸状パターンの側面にシリコン酸化膜のサイドウォール
３１０を残存させる。
リコン酸化膜３０９をエッチングし、ゲート電極となる
凸状パターンの側面にシリコン酸化膜のサイドウォール
３１０を残存させる。
【００２５】（Ｄ）その後、ゲート電極となる凸状パタ
ーン及びその側面のシリコン酸化膜のサイドウォール３
１０、並びにフィールド酸化膜３０３をマスクにして、
シリコン基板３０１にＮ型の不純物である砒素をイオン
注入して、Ｎ-領域３０８よりも深い接合をもつ高濃度
のソース・ドレイン用Ｎ+領域３１１を形成する。この
ときのイオン注入条件は、図２の工程（Ｄ）のものと同
じであり、注入エネルギーが４５〜５５ＫｅＶ、ドーズ
量が５×１０15〜６×１０15／ｃｍ2である。
ーン及びその側面のシリコン酸化膜のサイドウォール３
１０、並びにフィールド酸化膜３０３をマスクにして、
シリコン基板３０１にＮ型の不純物である砒素をイオン
注入して、Ｎ-領域３０８よりも深い接合をもつ高濃度
のソース・ドレイン用Ｎ+領域３１１を形成する。この
ときのイオン注入条件は、図２の工程（Ｄ）のものと同
じであり、注入エネルギーが４５〜５５ＫｅＶ、ドーズ
量が５×１０15〜６×１０15／ｃｍ2である。
【００２６】（Ｅ）次に、シリサイド層を形成する高融
点金属としてチタン膜３１２をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
点金属としてチタン膜３１２をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
【００２７】（Ｆ）続いて、６５０〜７５０℃の温度で
１０〜３０秒のランプアニール法（ＲＴＡ）にて加熱処
理を行ない、ゲート電極３０７ａの表面とソース・ドレ
イン領域表面でシリコンとチタン膜３１２との間で相互
拡散を行なわせ、シリサイド層３１３を形成する。次
に、チタンのエッチング液である（アンモニア水＋過酸
化水素水＋純水）の混合液で未反応のチタン膜３１２を
除去する。これによって、ソース・ドレイン領域表面と
ゲート電極表面とにのみシリサイド層３１３が残る。
１０〜３０秒のランプアニール法（ＲＴＡ）にて加熱処
理を行ない、ゲート電極３０７ａの表面とソース・ドレ
イン領域表面でシリコンとチタン膜３１２との間で相互
拡散を行なわせ、シリサイド層３１３を形成する。次
に、チタンのエッチング液である（アンモニア水＋過酸
化水素水＋純水）の混合液で未反応のチタン膜３１２を
除去する。これによって、ソース・ドレイン領域表面と
ゲート電極表面とにのみシリサイド層３１３が残る。
【００２８】図４により請求項３に該当する実施例を説
明する。 （Ａ）Ｐ型シリコン基板４０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域４０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜４０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板４０１
の表面にゲート酸化膜となる熱酸化膜４０４を約１０ｎ
ｍの厚さに成長させる。その上に不純物を含んだ多結晶
シリコン膜４０５を全面に約５００ｎｍの厚さに堆積さ
せる。
明する。 （Ａ）Ｐ型シリコン基板４０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域４０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜４０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板４０１
の表面にゲート酸化膜となる熱酸化膜４０４を約１０ｎ
ｍの厚さに成長させる。その上に不純物を含んだ多結晶
シリコン膜４０５を全面に約５００ｎｍの厚さに堆積さ
せる。
【００２９】その後、高融点金属であるチタンを多結晶
シリコン膜４０５に注入する。このときの注入条件は１
０〜３０ＫｅＶのエネルギーで、ドーズ量が５×１０15
〜５×１０16／ｃｍ2である。多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンとすることによ
り、チタンは質量が比較的軽いので特別な注入機を必要
としない利点がある。しかし、多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンに代えてモリブデ
ン、タンタル又はタングステンとしてもよい。
シリコン膜４０５に注入する。このときの注入条件は１
０〜３０ＫｅＶのエネルギーで、ドーズ量が５×１０15
〜５×１０16／ｃｍ2である。多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンとすることによ
り、チタンは質量が比較的軽いので特別な注入機を必要
としない利点がある。しかし、多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンに代えてモリブデ
ン、タンタル又はタングステンとしてもよい。
【００３０】（Ｂ）写真製版とエッチングによって多結
晶シリコン膜４０５とゲート酸化膜４０４をパターン化
し、ゲート電極となる凸状パターンを形成する。その凸
状パターン及びフィールド酸化膜４０３をマスクとし
て、図２の工程（Ａ）と同様に、ソース・ドレイン領域
のＬＤＤ構造の低濃度領域を形成するためにシリコン基
板４０１にＮ型不純物であるリンをイオン注入する。こ
のときのイオン注入条件は図２の工程（Ａ）のものと同
じであり、注入エネルギーが８５〜９５ＫｅＶ、ドーズ
量が２.０×１０13〜２.５×１０13／ｃｍ2である。
晶シリコン膜４０５とゲート酸化膜４０４をパターン化
し、ゲート電極となる凸状パターンを形成する。その凸
状パターン及びフィールド酸化膜４０３をマスクとし
て、図２の工程（Ａ）と同様に、ソース・ドレイン領域
のＬＤＤ構造の低濃度領域を形成するためにシリコン基
板４０１にＮ型不純物であるリンをイオン注入する。こ
のときのイオン注入条件は図２の工程（Ａ）のものと同
じであり、注入エネルギーが８５〜９５ＫｅＶ、ドーズ
量が２.０×１０13〜２.５×１０13／ｃｍ2である。
【００３１】（Ｃ）次に、熱処理を施して、露出したシ
リコン基板４０１上に約１０ｎｍの熱酸化膜（図示略）
を形成した後、不活性ガス雰囲気下で熱処理を施して、
シリコン基板４０１に注入されたリンを活性化し、接合
深さの浅いＮ-領域４０６を形成する。続いて、全面に
ＣＶＤ法を用いてシリコン酸化膜４０７を約１００ｎｍ
の厚さに堆積する。
リコン基板４０１上に約１０ｎｍの熱酸化膜（図示略）
を形成した後、不活性ガス雰囲気下で熱処理を施して、
シリコン基板４０１に注入されたリンを活性化し、接合
深さの浅いＮ-領域４０６を形成する。続いて、全面に
ＣＶＤ法を用いてシリコン酸化膜４０７を約１００ｎｍ
の厚さに堆積する。
【００３２】（Ｄ）反応性イオンエッチングによってシ
リコン酸化膜４０７をエッチングし、ゲート電極となる
凸状パターンの側面にシリコン酸化膜のサイドウォール
４０８を残存させる。その後、ゲート電極となる凸状パ
ターン及びその側面のシリコン酸化膜のサイドウォール
４０８、並びにフィールド酸化膜４０３をマスクにし
て、シリコン基板４０１にＮ型の不純物である砒素をイ
オン注入して、Ｎ-領域４０６よりも深い接合をもつ高
濃度のＮ+領域４０９を形成する。このときのイオン注
入条件は、図２の工程（Ｄ）のものと同じであり、注入
エネルギーが４５〜５５ＫｅＶ、ドーズ量が５×１０15
〜６×１０15／ｃｍ2である。
リコン酸化膜４０７をエッチングし、ゲート電極となる
凸状パターンの側面にシリコン酸化膜のサイドウォール
４０８を残存させる。その後、ゲート電極となる凸状パ
ターン及びその側面のシリコン酸化膜のサイドウォール
４０８、並びにフィールド酸化膜４０３をマスクにし
て、シリコン基板４０１にＮ型の不純物である砒素をイ
オン注入して、Ｎ-領域４０６よりも深い接合をもつ高
濃度のＮ+領域４０９を形成する。このときのイオン注
入条件は、図２の工程（Ｄ）のものと同じであり、注入
エネルギーが４５〜５５ＫｅＶ、ドーズ量が５×１０15
〜６×１０15／ｃｍ2である。
【００３３】（Ｅ）次に、シリサイド層を形成する高融
点金属としてチタン膜４１０をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
点金属としてチタン膜４１０をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
【００３４】（Ｆ）続いて、６５０〜７５０℃の温度で
１０〜３０秒のランプアニール法にて加熱処理を行な
い、多結晶シリコンゲート電極４０５の表面とソース・
ドレイン領域表面でシリコンとチタン膜４１０との間で
相互拡散を行なわせ、シリサイド層４１１を形成する。
次に、チタンのエッチング液である（アンモニア水＋過
酸化水素水＋純水）の混合液で未反応のチタン膜４１０
を除去する。これによって、ソース・ドレイン領域表面
とゲート電極表面とにのみシリサイド層４１１が残る。
実施例で堆積する高融点金属膜としてチタンに代えてモ
リブデン、タンタル又はタングステンを用いても同様に
シリサイド層を形成することができる。これらの高融点
金属は未反応の金属膜をウエットエッチングで除去する
ことが容易である。
１０〜３０秒のランプアニール法にて加熱処理を行な
い、多結晶シリコンゲート電極４０５の表面とソース・
ドレイン領域表面でシリコンとチタン膜４１０との間で
相互拡散を行なわせ、シリサイド層４１１を形成する。
次に、チタンのエッチング液である（アンモニア水＋過
酸化水素水＋純水）の混合液で未反応のチタン膜４１０
を除去する。これによって、ソース・ドレイン領域表面
とゲート電極表面とにのみシリサイド層４１１が残る。
実施例で堆積する高融点金属膜としてチタンに代えてモ
リブデン、タンタル又はタングステンを用いても同様に
シリサイド層を形成することができる。これらの高融点
金属は未反応の金属膜をウエットエッチングで除去する
ことが容易である。
【００３５】
【発明の効果】請求項１の本発明では、シリサイド化の
熱処理工程ではゲート電極とソース・ドレイン領域の間
に突出したサイドウォールが形成されているため、高融
点金属の膜中をシリコンが拡散していく距離が長くな
り、ゲート電極とソース・ドレイン領域の間がシリサイ
ド層で短絡されるのを抑えることができる。請求項２及
び３の本発明では、ゲート電極中に高融点金属が含有さ
れているので、多結晶シリコン中でのシリサイド化反応
の遅れを補うことができ、短時間でシリサイド化できる
ため、ゲート電極とソース・ドレイン領域の間がシリサ
イド層で短絡されるのを抑えることができる。高融点金
属膜としてチタン、モリブデン、タンタル、又はタング
ステンを用いると、シリサイド化工程の後、未反応の高
融点金属膜をウエットエッチングで簡単に除去すること
ができる。
熱処理工程ではゲート電極とソース・ドレイン領域の間
に突出したサイドウォールが形成されているため、高融
点金属の膜中をシリコンが拡散していく距離が長くな
り、ゲート電極とソース・ドレイン領域の間がシリサイ
ド層で短絡されるのを抑えることができる。請求項２及
び３の本発明では、ゲート電極中に高融点金属が含有さ
れているので、多結晶シリコン中でのシリサイド化反応
の遅れを補うことができ、短時間でシリサイド化できる
ため、ゲート電極とソース・ドレイン領域の間がシリサ
イド層で短絡されるのを抑えることができる。高融点金
属膜としてチタン、モリブデン、タンタル、又はタング
ステンを用いると、シリサイド化工程の後、未反応の高
融点金属膜をウエットエッチングで簡単に除去すること
ができる。
【００３６】請求項５の本発明のように、ゲート電極の
多結晶シリコン膜上に堆積するシリコン酸化膜としてＰ
ＳＧ膜、ＢＰＳＧ膜、ＢＳＧ膜のように不純物を含んだ
シリコン酸化膜とすることにより、熱処理により不純物
がゲート電極の多結晶シリコン膜中に拡散し、その多結
晶シリコン膜を低抵抗化することができる。また、不純
物を含んだシリコン酸化膜とすることにより、エッチン
グによる除去が行ないやすくなり、装置の稼動率が向上
する。ゲート電極の多結晶シリコン膜にチタンをイオン
注入する本発明で、請求項６のようにそのイオン注入す
る高融点金属をチタンとすることにより、チタンは質量
が比較的軽いので特別な注入機を必要としない。本発明
ではゲート電極をパターン化する工程以外では写真製版
工程を含んでいないため、コスト増加を抑えることがで
きる。
多結晶シリコン膜上に堆積するシリコン酸化膜としてＰ
ＳＧ膜、ＢＰＳＧ膜、ＢＳＧ膜のように不純物を含んだ
シリコン酸化膜とすることにより、熱処理により不純物
がゲート電極の多結晶シリコン膜中に拡散し、その多結
晶シリコン膜を低抵抗化することができる。また、不純
物を含んだシリコン酸化膜とすることにより、エッチン
グによる除去が行ないやすくなり、装置の稼動率が向上
する。ゲート電極の多結晶シリコン膜にチタンをイオン
注入する本発明で、請求項６のようにそのイオン注入す
る高融点金属をチタンとすることにより、チタンは質量
が比較的軽いので特別な注入機を必要としない。本発明
ではゲート電極をパターン化する工程以外では写真製版
工程を含んでいないため、コスト増加を抑えることがで
きる。
【図１】従来のサリサイド方法を示す工程断面図であ
る。
る。
【図２】第１の実施例を示す工程断面図である。
【図３】第２の実施例を示す工程断面図である。
【図４】第３の実施例を示す工程断面図である。
２０１，３０１，４０１ シリコン基板 ２０４，３０４，４０４ ゲート酸化膜 ２０５，３０５，３０７，４０５ 多結晶シリコン
膜 ２０６ ＰＳＧ膜 ２０８ シリコン窒化膜 ２０９，３１０，４０８ サイドウォール ３０９，４０９ シリコン酸化膜 ２１１，３０６，３１２，４１０ チタン膜 ２１２，３１３，４１１ シリサイド層
膜 ２０６ ＰＳＧ膜 ２０８ シリコン窒化膜 ２０９，３１０，４０８ サイドウォール ３０９，４０９ シリコン酸化膜 ２１１，３０６，３１２，４１０ チタン膜 ２１２，３１３，４１１ シリサイド層
Claims (6)
- 【請求項１】 以下の工程（Ａ）から（Ｄ）を含むこと
を特徴とする半導体装置の製造方法。 （Ａ）半導体基板の素子形成領域にゲート絶縁膜を形成
し、その上に多結晶シリコン膜を形成し、さらにその上
にシリコン酸化膜を形成した後、前記多結晶シリコン膜
及びシリコン酸化膜をパターン化してゲート電極を形成
する工程、（Ｂ）ゲート電極を含む基板表面上にシリコ
ン窒化膜を形成し、そのシリコン窒化膜に異方性エッチ
ングを施し、ゲート電極の側方にのみシリコン窒化膜を
残す工程、（Ｃ）前記シリコン酸化膜をエッチングによ
り除去し、ゲート電極の多結晶シリコン膜表面を露出さ
せる工程、（Ｄ）ゲート電極を含む基板表面上に高融点
金属膜を形成し、熱処理を施して半導体基板シリコン及
びゲート電極の多結晶シリコン膜と接している前記高融
点金属膜をシリサイド化した後、高融点金属膜のシリサ
イド化部分以外をエッチングにより除去する工程。 - 【請求項２】 以下の工程（Ａ）から（Ｃ）を含むこと
を特徴とする半導体装置の製造方法。 （Ａ）半導体基板の素子形成領域にゲート絶縁膜を形成
し、その上に多結晶シリコン膜を形成し、さらにその上
に高融点金属膜を形成し、さらにその高融点金属膜上に
多結晶シリコン膜を形成した後、最上層の多結晶シリコ
ン膜、その下の高融点金属膜及び最下層の多結晶シリコ
ン膜をパターン化してゲート電極を形成する工程、
（Ｂ）ゲート電極を含む基板表面上に絶縁膜を形成し、
その絶縁膜に異方性エッチングを施し、ゲート電極の側
方にのみその絶縁膜を残す工程、（Ｃ）ゲート電極を含
む基板表面上に高融点金属膜を形成し、熱処理を施して
半導体基板シリコン及びゲート電極の多結晶シリコン膜
と接している前記高融点金属膜をシリサイド化した後、
高融点金属膜のシリサイド化部分以外をエッチングによ
り除去する工程。 - 【請求項３】 以下の工程（Ａ）から（Ｃ）を含むこと
を特徴とする半導体装置の製造方法。 （Ａ）半導体基板の素子形成領域にゲート絶縁膜を形成
し、その上に多結晶シリコン膜を形成した後、その多結
晶シリコン膜に高融点金属をイオン注入し、そのイオン
注入された多結晶シリコン膜をパターン化してゲート電
極を形成する工程、（Ｂ）ゲート電極を含む基板表面上
に絶縁膜を形成し、その絶縁膜に異方性エッチングを施
し、ゲート電極の側方にのみその絶縁膜を残す工程、
（Ｃ）ゲート電極を含む基板表面上に高融点金属膜を形
成し、熱処理を施して半導体基板シリコン及びゲート電
極の多結晶シリコン膜と接している前記高融点金属膜を
シリサイド化した後、高融点金属膜のシリサイド化部分
以外をエッチングにより除去する工程。 - 【請求項４】 高融点金属膜及びイオン注入される高融
点金属がモリブデン、タンタル、タングステン、又はチ
タンである請求項１，２又は３に記載の半導体装置の製
造方法。 - 【請求項５】 請求項１の工程（Ａ）において多結晶シ
リコン膜上に形成されるシリコン酸化膜は不純物が添加
されたものであり、その後の熱処理工程でゲート電極の
多結晶シリコン膜中にその不純物が拡散してゲート電極
の多結晶シリコン膜を低抵抗化する請求項１に記載の半
導体装置の製造方法。 - 【請求項６】 イオン注入される高融点金属がチタンで
ある請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03156695A JP3382743B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03156695A JP3382743B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204193A true JPH08204193A (ja) | 1996-08-09 |
| JP3382743B2 JP3382743B2 (ja) | 2003-03-04 |
Family
ID=12334736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03156695A Expired - Fee Related JP3382743B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3382743B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990007327A (ko) * | 1997-06-26 | 1999-01-25 | 이데이 노부유키 | 반도체장치의 제조방법 |
| KR100230388B1 (ko) * | 1996-11-27 | 1999-11-15 | 윤종용 | 반도체 소자의 트랜지스터 제조방법 |
| KR20010003682A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 자기정렬식 게이트전극 형성방법 |
| KR100543654B1 (ko) * | 1998-12-31 | 2006-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| KR100748906B1 (ko) * | 2005-04-14 | 2007-08-13 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423199C (zh) | 2003-10-16 | 2008-10-01 | Jsr株式会社 | 用于形成硅-钴膜的组合物、硅-钴膜及其形成方法 |
-
1995
- 1995-01-27 JP JP03156695A patent/JP3382743B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230388B1 (ko) * | 1996-11-27 | 1999-11-15 | 윤종용 | 반도체 소자의 트랜지스터 제조방법 |
| KR19990007327A (ko) * | 1997-06-26 | 1999-01-25 | 이데이 노부유키 | 반도체장치의 제조방법 |
| KR100543654B1 (ko) * | 1998-12-31 | 2006-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| KR20010003682A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 자기정렬식 게이트전극 형성방법 |
| KR100748906B1 (ko) * | 2005-04-14 | 2007-08-13 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100754262B1 (ko) * | 2005-04-14 | 2007-09-03 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
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