JPH08204200A

JPH08204200A - 薄膜トランジスタ

Info

Publication number: JPH08204200A
Application number: JP7007246A
Authority: JP
Inventors: Masahiko Akiyama; 政彦秋山; Toshiya Kiyota; 敏也清田; Takami Ikeda; 貴美池田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-01-20
Filing date: 1995-01-20
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】短チャネル化の効果（高速動作）を十分に発揮
できる薄膜トランジスタを提供すること。【構成】活性層にアモルファスシリコン膜を用いた逆ス
タガ型ＴＦＴにおいて、ソース・ドレイン領域のうち、
ソース・ドレイン電極５とコンタクトする部分がｎ⁺ 型
μｃアモルファスシリコン膜８により形成されているこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタ（ＴＦ
Ｔ）に関する。

【０００２】

【従来の技術】エレクトロルミネッセンス、発光ダイオ
−ド、プラズマ、液晶等を用いた表示装置は、表示部の
薄型化が可能であるため、テレビ、計測機器、事務機
器、コンピュ−タ等の端末表示装置への用途として発展
が期待されている。

【０００３】これら表示装置の中で、近年、薄膜トラン
ジスタをスイッチング素子として用いたアクティブマト
リックス型液晶表示装置（以下、単に液晶表示装置とい
う）が注目されている。

【０００４】その理由は、液晶表示装置はクロストーク
が少なく、コントラスト比が１００以上と大きく取れる
ので、動画表示などに関して、ＣＲＴに匹敵する画質が
得られるなどの利点を有しているからである。

【０００５】そして、液晶表示装置は、現在、画質の改
善、画質数の増加、画面サイズの拡大などの改善が進め
られている。このような改善には、ＴＦＴの性能を高め
ることが有効であり、特にセルフアライン型ＴＦＴは大
幅に性能を高めることができるものと期待される。

【０００６】セルフアライン型ＴＦＴの特徴は、チャネ
ル長を短くできることにあり、この結果、オン電流を大
きくすることができ、さらに、ゲート電極とソース電極
との重なり、ゲート電極とドレイン電極の重なりが小さ
いので、電極間容量を小さくすることができる。さらに
また、マスク合わせ精度がゆるくても、大画面でも均一
に形成することもできる。

【０００７】図１０は、従来（特開平１−１８３８５４
号公報）のセルフアライン型ＴＦＴの構造を示す断面図
である。図中、９１はガラス基板を示しており、このガ
ラス基板９１上にはゲート電極９２が形成されている。
このゲート電極９２上にはゲート絶縁膜９３が形成され
ており、このゲート絶縁膜９３上のうち、ゲート電極９
２と対応する位置にはアモルファスシリコン膜からなる
活性層９４が形成されている。

【０００８】この活性層９４上にはチャネル保護膜９５
が形成され、また、活性層９４と隣接する両側の部分に
は、ｎ⁺ 型アモルファスシリコン膜からなるソース・ド
レイン層９６が形成されている。ソース・ドレイン層９
６には配線用電極としてのシリサイド層９７を介してコ
ンタクトするソース・ドレイン電極９８が設けられてい
る。

【０００９】このように構成されたＴＦＴにおいて、オ
ン電流を増加させるには、以下のようにすれば良い。す
なわち、チャネル領域においてキャリアの移動度が一定
であれば、チャネル長Ｌを短くすることにより、チャネ
ル長Ｌに反比例してオン電流を増加させることができ
る。

【００１０】しかし、本発明者等の実験によれば、実際
には、予想される値よりもオン電流が小さくなることを
確認した。これはチャネル領域において移動度が低下す
るように見える現象である。このようにみかけの移動度
が低下すると、ＴＦＴの駆動能力の低下するので、高速
動作を望むことはできない。

【００１１】さらに、従来のセルフアライン型のＴＦＴ
には以下のような問題がある。ソース・ドレイン層９６
とソース・ドレイン電極９８とのコンタクト抵抗、ソー
ス・ドレイン層９６とシリサイド層９７とのコンタクト
抵抗を低減するためには、ソース・ドレイン層９６であ
るｎ⁺ 型アモルファスシリコン膜中のｎ型不純物の濃度
は高いほうが良い。

【００１２】特に、活性層９４の材料としてアモルファ
スシリコンを用いた場合には、ソース・ドレイン層９６
とソース・ドレイン電極９８との間に生じる寄生抵抗が
大きく、せっかくセルフアラインにより短チャネル化が
図れても、みかけの移動度が低下するという問題があ
る。

【００１３】したがって、セルフアライン型により実現
される短チャネル化を生かすには、ソース・ドレイン層
９６であるｎ⁺ 型アモルファスシリコン膜中のｎ型不純
物の濃度を高くすることは必須である。

【００１４】しかしながら、ｎ型不純物の濃度を高くす
ると、ソース・ドレイン電極９８がソース・ドレイン層
９６やシリサイド層９７から剥がれ、ＴＦＴのオン電流
が小さくなるという問題がある。

【００１５】したがって、従来のセルフアライン型ＴＦ
Ｔを液晶表示装置に適用すると、つまり、アレイ基板の
各画素にスイッチング素子として上記ＴＦＴを用いる
と、画面全体でソース・ドレイン電極の剥がれや膨れが
生じ、十分なオン電流が取れなくなる結果、点欠陥が発
生し、表示品位が劣化するという問題が生じる。

【００１６】さらに、ソース・ドレイン電極９６となる
高不純物濃度のｎ⁺ 型アモルファスシリコン膜をエッチ
ングすると、サイドエッチングが５〜１０μｍと大きく
発生し、所定パターンのソース・ドレイン電極が得られ
なかったり、ソース・ドレイン電極のサイドエッチ量が
局所的にばらついて、性能劣化や信頼性の低下という問
題がある。

【００１７】

【発明が解決しようとする課題】上述の如く、従来のセ
ルフアライン型ＴＦＴでは、チャネル長を短くしても、
予想通りにはオン電流が増加せず、高速動作しないとい
う問題があった。また、セルフアライン型により実現さ
れる短チャネル化を生かすために、ソース・ドレイン層
中のｎ型不純物の濃度を高くしても、ソース・ドレイン
電極がソース・ドレイン層やシリサイド層から剥がれて
オン電流が小さくなるので、高速動作しないという問題
があった。

【００１８】本発明は、上記事情を考慮してなされたも
ので、その第１の目的は、ソース・ドレイン電極の剥離
を招かずに、オン電流を十分に増加できる薄膜トランジ
スタを提供することにある。また、本発明の第２の目的
は、チャネル長を短くすることにより、オン電流を十分
に増加できる薄膜トランジスタを提供することにある。

【００１９】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る薄膜トランジスタ（請求項１）
は、基板上に設けられ、１対のソース・ドレイン領域を
有する半導体層と、前記ソース・ドレイン領域の間の前
記半導体層の上部または下部にゲート絶縁膜を介して配
設されたゲート電極と、前記ソース・ドレイン領域に直
接または間接的にコンタクトするソース・ドレイン電極
とを備え、前記ソース・ドレイン電極と直接または間接
的にコンタクトする部分の前記ソース・ドレイン領域の
不純物濃度が、前記ソース・ドレイン領域の他の部分の
それよりも低いことを特徴とする。

【００２０】ここで、ソース・ドレイン電極と直接また
は間接的にコンタクトする部分（コンタクト部分）のソ
ース・ドレイン領域の不純物濃度は、具体的には、１０
¹⁸／ｃｍ³ 以下の低不純物濃度のことであり、望ましく
値は、１０¹³／ｃｍ³ 以下である。

【００２１】さらに、コンタクト部分の少くとも表面が
低不純物濃度であれば良く、深いところ（コンタクト部
分の深いところ、およびコンタクト部分とはいえない深
いところ）は、高不純物濃度であっても良い。

【００２２】ここで、半導体層としては、例えば、シリ
コン層や、ゲルマ層や、シリコンゲルマ層があげられ
る。上記第２の目的を達成するために、本発明に係る薄
膜トランジスタ（請求項２）は、基板上に設けられ、チ
ャネル領域が形成される第１の半導体層と、この第１の
半導体層上に積層して形成され、前記半導体層と同一導
電型の１対のソース・ドレイン領域となる第２の半導体
層と、前記ソース・ドレイン領域の間の前記第１の半導
体層の上部または下部にゲート絶縁膜を介して配設され
たゲート電極と、前記ソース・ドレイン領域に直接また
は間接的にコンタクトするソース・ドレイン電極とを備
え、前記半導体層のうち、前記ソース・ドレイン領域の
半導体層が非晶質半導体からなり、かつ前記ソース・ド
レイン領域の前記半導体層のうち、前記ソース・ドレイ
ン電極と直接または間接的にコンタクトする部分が、結
晶を含む半導体からなることを特徴とする。

【００２３】ここで、半導体としては、例えば、シリコ
ンがあげられる。この場合、結晶を含むシリコンとして
は、アモルファスシリコン中に結晶化した領域が存在す
る微結晶シリコン（μｃ−Ｓｉ）を用いることが望まし
いが、ほとんどが結晶化している多結晶シリコンを用い
ても良い。具体的に、結晶を含むシリコンとは、結晶シ
リコンの割合が１０〜９０％のシリコンのことをいう。

【００２４】

【作用】本発明（請求項１）によれば、ソース・ドレイ
ン電極と直接または間接的にコンタクトする部分（コン
タクト部分）のソース・ドレイン領域の不純物濃度を他
の部分のそれよりも低くしているので、ソース・ドレイ
ン電極の剥がれを防止できる。

【００２５】そして、上記コンタクト部分以外のソース
・ドレイン領域の不純物濃度を上記コンタクト部分のそ
れよりも十分に高くすることにより、ソース・ドレイン
領域の半導体層の寄生抵抗が十分に小さくなるので、オ
ン電流が増加する。これにより、コンタクト抵抗が小さ
くなるので、高速動作が可能となる。

【００２６】また、本発明者等の研究によれば、従来の
薄膜トランジスタにおけるみかけの移動度の低下は、ソ
ース・ドレイン領域を形成する非晶質半導体層に存在す
る寄生抵抗に原因があることが明らかになった。

【００２７】特に、ソース・ドレイン領域の非晶質半導
体層のうち、ソース・ドレイン電極と直接または間接的
にコンタクトする部分のコンタクト抵抗が大きく、これ
がオン電流の増加を妨げ、みかけの移動度の低下を招く
原因であることが分かった。

【００２８】したがって、このような知見に基づいて、
ソース・ドレイン電極と直接または間接的にコンタクト
する部分に結晶を含む半導体層を用いた本発明（請求項
２）によれば、非晶質半導体のみを用いた従来の薄膜ト
ランジスタに比べて、導電率が大幅に増加し、キャリア
の活性化が進み、オン電流が増加する。これにより、コ
ンタクト抵抗が小さくなるので、高速動作が可能とな
る。

【００２９】

【実施例】以下、図面を参照しながら実施例を説明す
る。（第１の実施例）図２は、本実施の第１の実施例に係る
アモルファスシリコンＴＦＴ（以下、単にＴＦＴとい
う）の平面図である。また、図１は、図２のＴＦＴのＡ
−Ａ´断面図である。

【００３０】本実施例のＴＦＴの特徴は、図１に示すよ
うに、ソース・ドレイン領域の半導体層のうち、シリサ
イド層９を介してソース・ドレイン電極５とコンタクト
する部分の半導体層が、結晶を含む半導体であるｎ⁺ 型
マイクロクリスタル（μｃ）シリコンにより形成されて
いることにある。

【００３１】このような部分にｎ⁺ 型μｃシリコンを用
いたのは以下のような理由による。すなわち、本発明者
等の研究によれば、従来のＴＦＴにおけるみかけの移動
度の低下は、ソース・ドレイン領域を形成する非晶質半
導体層に存在する寄生抵抗に原因があることが明らかに
なった。

【００３２】特に、ソース・ドレイン領域の非晶質半導
体層のうち、ソース・ドレイン電極と直接または間接的
にコンタクトする部分のコンタクト抵抗が大きく、これ
がオン電流の増加を妨げ、みかけの移動度の低下の原因
であることが分かった。

【００３３】したがって、このような知見に基づいて、
ソース・ドレイン電極５とシリサイド層９を介してコン
タクトする部分に、ｎ⁺ 型μｃシリコン結晶を用いた本
実施例によれば、アモルファスシリコンのみを用いた従
来のＴＦＴに比べて、導電率が大幅に増加し、キャリア
の活性化が進み、オン電流が増加する。これにより、コ
ンタクト抵抗が小さくなるので、高速動作が可能とな
る。

【００３４】次に本実施例のＴＦＴの製造方法を図３の
工程断面図を用いて説明する。まず、図３（ａ）に示す
ように、透光性絶縁基板としてのガラス基板１上に、Ｍ
ｏＴａ合金からなるゲート電極２をマグネトロンスパッ
タ法などの成膜方法を用いて形成する。

【００３５】ここで、ゲート電極２に用いる材料として
は、例えば、Ａｌ，Ｍｏ，Ｗ，Ｔｉなどの金属、これら
金属を積層したもの、またはこれら金属の合金なども用
いることができる。

【００３６】また、Ａｌ膜等の第１の導電膜をパターニ
ングし、このパターニングされた第１の導電膜を覆うよ
うに、ＭｏＴａ膜等の第２の導電膜を形成した後、この
第２の導電膜をパターニングして得られた第１、第２の
導電膜からなる積層膜をゲート電極２として用いても良
い。

【００３７】また、ガラス基板１の表面に、酸化シリコ
ンなどの絶縁物からなるアンダーコート膜を形成しても
よい。次に同図（ａ）に示すように、厚さ３５０ｎｍの
酸化シリコン膜と、厚さ５０ｎｍの窒化シリコン膜との
積層膜からなるゲート絶縁膜３、厚さ５０ｎｍのアモル
ファスシリコン膜４、窒化シリコンからなる厚さ４００
ｎｍのチャネル保護膜６をＣＶＤ法により順次形成す
る。

【００３８】ここで、チャネル保護膜４の厚さは、２０
０〜５００ｎｍ程度の範囲で変えることができる。ま
た、ゲート絶縁膜３としては、上記積層膜の代わりに、
窒化シリコン膜の単層膜、タンタル酸化膜などの金属酸
化膜、窒化シリコン膜とゲート電極の陽極酸化膜との積
層膜を用いても良い。

【００３９】次に同図（ａ）に示すように、マスクパタ
ーン１０となるポジ型フォトレジストを塗布した後、基
板裏面から紫外光１１を照射してポジ型フォトレジスト
を露光し、次いでこのポジ型フォトレジストを現像し
て、ゲート電極２とほぼ同じ幅のマスクパターン１０を
形成する。

【００４０】ここで、現像する前に、通常のマスク露光
によって、図２の破線Ｂ−Ｂ′に示す方向（チャネル幅
方向）のチャネル保護膜６の端部を決定することができ
るので、本実施例ではその工程を入れている。

【００４１】なお、裏面露光を用いずに、マスク露光だ
けで、マスクパターン１０を形成していも良い。この場
合、ゲート電極２とのマスク合わせ精度に基づく合わせ
マージンを取る必要があるが、用途によってはそのよう
にしても実用になりうる。

【００４２】次に図３（ｂ）に示すように、マスクパタ
ーン１０をエッチングマスクに用いて、チャネル保護膜
６をエッチングして所定の形状にした後、ｎ型不純物１
２をアモルファスシリコン膜３にドーピングして、ソー
ス・ドレイン領域のアモルファスシリコン膜３をｎ⁺ 型
アモルファスシリコン膜７に変える。

【００４３】ここで、ｎ型不純物１２としては、リン等
の不純物原子を用いれば良いが、その代わりに、ＰＨ_x
⁺ などの不純物イオンを用いても良い。具体的には、水
素ガスで希釈した５％ホルフィンＰＨ₃ ガスを放電分解
して、ＰＨ_x ⁺ などのイオンを生成させ、そして、チャ
ネル保護膜６をマスクにして、ドーズ量２×１０¹⁶／ｃ
ｍ² 、加速電圧３０ｋＶの条件で、上記イオンをアモル
ファスシリコン膜３に注入する。この後、活性化のため
のアニールを２３０℃で行なった。

【００４４】なお、イオン注入の条件は、ホスフィンＰ
Ｈ₃ が１〜２０％、加速電圧が２０〜４０ｋＶ、イオン
ドーズ量が１×１０¹⁵〜１×１０¹⁷／ｃｍ² の範囲で変
えることができる。

【００４５】次いでｎ型不純物の活性化のためのアニー
ルを行なう。ここで、アニール温度は２００〜３００℃
の範囲で適宜変えることができる。また、イオン注入時
に基板温度を２００〜３００℃に昇温して活性化を促進
させても良い。レジストマスクパターン１０はドーピン
グ前に剥離するが、ドーピング後に剥離しても良い。

【００４６】また、ドーピング方法は、ここに示した方
法に限らず、質量分離を行なう通常のイオン注入方法
や、レーザを照射してアモルファスシリコン膜３の表面
に接した不純物源から拡散的にドーピングする方法でも
良い。また、上記質量分離は、水素イオンだけを除去す
る簡易的なものでも良い。

【００４７】次に図３（ｃ）に示すように、水銀増感光
ＣＶＤ法により、ｎ⁺ 型アモルファスシリコン膜７の表
面に、厚さ３０ｎｍのｎ⁺ 型μｃシリコン膜８を選択的
に形成する。

【００４８】この成膜条件は、例えば、水素希釈した
０．５％ホスフィンＰＨ₃ と１００％シランＳｉＨ₄ と
を混合してシランが１０％の割合にし、全体の圧力を
０．２Ｔｏｒｒ、基板温度は２３０℃とする。

【００４９】本実施例では、光ＣＶＤ法を用いて、ｎ⁺
型μｃシリコン膜８を選択的に形成したが、他の成膜方
法を用いて良い。例えば、ｎ⁺ 型μｃシリコン膜８の形
成領域にレーザーを照射しながらＣＶＤ法により形成す
る方法を用いも良い。プラズマＣＶＤ法でも、条件を制
御することで、選択形成が可能となる。

【００５０】この後、シリサイド層の形成に先立って、
ｎ⁺ 型μｃシリコン膜８の表面を洗浄する。次に図３
（ｄ）に示すように、全面にＭｏ膜１３をスパッタ法に
より形成した後、熱処理より、Ｍｏ膜１３とｎ⁺ 型μｃ
シリコン膜８とを反応させて、ｎ⁺ 型μｃシリコン膜８
の表面にシリサイド層９を形成する。この後、ｎ⁺ 型ア
モルファスシリコン膜７、ｎ⁺ 型μｃシリコン膜８、シ
リサイド層９、Ｍｏ膜１３を所定の島形状にパターニン
グする。

【００５１】ここでは、シリサイド層９の材料として、
Ｍｏを用いたが、他の金属、例えば、Ｃｒ、Ｗ、Ｔｉ、
Ｐｄ、Ｎｉ、Ｃｏ、またはこれらの合金でも良い。ま
た、シリサイド層９を形成した後に、２００〜３００℃
程度の温度でアニールしても良く、さらに、シリサイド
層９の成膜時に昇温しても良い。

【００５２】パターニングの際、島形状を決めるレジス
トパターンが、図２の破線ＢＢ′方向に示すチャネル保
護膜６の幅よりも狭いパターンとなるように、エッチン
グする。

【００５３】この場合、エッチングとしては、チャネル
保護膜６とシリコン膜との間で選択比が取れるエッチン
グ、例えば、塩素ガスを含む反応性イオンエッチング
（ＲＩＥ）を用いる。また、パターニングの際、チャネ
ル保護膜６、シリコン膜を同時にエッチングすることも
可能である。

【００５４】最後に、未反応のＭｏ膜１３を除去した
後、ソース・ドレイン領域のシリサイド層９に接続する
Ｍｏ膜とＡｌ膜とのＭｏ／Ａｌ積層膜からなるソース・
ドレイン電極５を形成して、図１に示す構造のＴＦＴが
完成する。

【００５５】なお、ソース・ドレイン電極５としては、
Ｍｏ／Ａｌ積層膜以外の導電膜を用いても良い。例え
ば、ＩＴＯ膜を用いても良い。また、本実施例のＴＦＴ
を液晶表示装置のアレイ基板の各画素のスイッチング素
子として用いる場合には、上記ＩＴＯ膜を画素電極と共
用することも可能である。すなわち、ＩＴＯ膜をエッチ
ングして、ソース・ドレイン電極５と画素電極と同時に
形成できる。

【００５６】本実施例のＴＦＴを調べたところ、ｎ⁺ 型
μｃシリコン膜８とシリサイド層９との間のコンタクト
抵抗は、１０^-2〜１０^-4Ωｃｍ² であった。この値は、
アモルファスシリコン膜のみを用いた従来のＴＦＴのコ
ンタクト抵抗より１〜３桁程低い値である。

【００５７】また、本実施例によれば、ｎ⁺ 型μｃシリ
コン膜８からチャネル領域４に至るまでのアモルファス
シリコン膜が、ｎ⁺ 型に高濃度ドーピングされているの
で、チャネル領域６とソース・ドレイン領域との間の寄
生抵抗も低減できる。

【００５８】その結果、チャネル幅Ｗ／チャネル長Ｌ＝
２０μｍ／５μｍの場合で、移動度が０．９ｃｍ² ／Ｖ
ｓとなった。これはチャネル長Ｌ＝１２μｍの従来のＴ
ＦＴの移動度よりも２割程度大きな値である。

【００５９】さらに、同一チャネル長で、本実施例のＴ
ＦＴと従来のＴＦＴの動作速度を比べたところ、本実施
例のＴＦＴの動作速度は、従来のそれの１．７倍程度速
かった。

【００６０】また、ｎ⁺ 型μｃシリコン膜８の膜厚を８
０ｎｍ程度と厚くするとシート抵抗が下がり、これによ
り、シリサイド層９を省略しても、全体の寄生抵抗は低
くなり、そして、移動度もシリサイド層９を設けた場合
と同定の値が得られる。

【００６１】さらに、成膜条件や成膜方法の改善によ
り、ｎ⁺ 型μｃシリコン膜８の導電率を下げることによ
っても、同様にシリサイド層を省略することができる。
なお、本実施例では、ｎ⁺ 型アモルファスシリコン膜
は、アモルファスシリコン膜にｎ型不純物をドーピング
して形成したが、他の方法を用いても良い。

【００６２】例えば、ＣＶＤ法を用いてｉ型アモルファ
スシリコン膜、μｃシリコン膜を順次形成した後に、こ
れらシリコン膜にｎ型不純物をイオン注入などでドーピ
ングすることにより、ｎ⁺ 型μｃシリコン膜、ｎ⁺ 型ア
モルファスシリコン膜を形成しても良い。ここで、チャ
ネル部のｎ⁺ 型μｃシリコン膜、ｎ⁺ 型アモルファスシ
リコン膜をｉ型μｃシリコン膜とｉ型アモルファスシリ
コン膜との積層膜にしても良い。

【００６３】この場合、上記二つのシリコン膜およびチ
ャネル領域のシリコン膜を同一のＣＶＤ装置により形成
することができ、生産性を高めることができる。なお、
本実施例においては、ｎ⁺ 型アモルファスシリコン膜７
上にｎ⁺ 型μｃシリコン膜８を形成したが、その理由は
以下の通りである。

【００６４】すなわち、本発明者等の研究によれば、ｉ
型アモルファス半導体膜上にｉ型μｃシリコン膜を形成
するよりも、ｎ⁺ 型アモルファス半導体膜上にｎ⁺ 型μ
ｃ半導体膜を形成するほうが、アモルファス半導体膜を
形成しやすく、さらに結晶化率も大きくなることが分か
ったからである。

【００６５】なお、本実施例ではシリサイド層９を形成
したが、それを省力することもできる。図１でシリサイ
ド層９が無い構造となるが、その場合、ｎ⁺ 型μｃシリ
コン層８の抵抗と、ならびにソース・ドレイン電極５と
チャネル保護膜６との間の距離を適当に設計すれば良
い。このようなことが可能となるのはｎ⁺ 型μｃシリコ
ン層８の抵抗の抵抗がｎ⁺ 型アモルファスシリコン膜７
のそれより小さいことによる。（第２の実施例）図４は、本発明の第２の実施例に係る
ＴＦＴの製造方法を示す工程断面図である。なお、第１
の実施例に係る図面のＴＦＴと対応する部分には上記図
面と同一符号を付してあり、詳細な説明は省略する。

【００６６】本実施例のＴＦＴが第１の実施例のそれと
異なる点は、まず、配線としてのシリサイド層９がな
く、そして、ｎ⁺ 型μｃシリコン層８およびソース・ド
レイン電極５が、チャネル保護膜６にかかっていること
にある。

【００６７】また、製造方法は、図３（ｂ）のドーピン
グ工程の後、図４（ａ）に示すように、全面に厚さ５０
ｎｍのｎ⁺ 型μｃシリコン膜８をＣＶＤ法により形成す
る。次に図４（ｂ）に示すように、ソース・ドレイン電
極５となるＭｏ／Ａｌ積層膜などの導電膜を全面に形成
した後、この導電膜およびｎ⁺ 型μｃシリコン膜８をパ
ターニングして、チャネル保護膜６に一部がかかるソー
ス・ドレイン電極５を形成し、さらに、このソース・ド
レイン電極８をエッチングマスクに用いて、ｎ⁺ 型μｃ
シリコン膜８をエッチングして、ソース・ドレイン領域
にｎ⁺ μｃシリコン膜８を選択的に残置させる。

【００６８】本実施例の場合、ソース・ドレイン電極５
は、シリサイド層を介さずに直接ソース・ドレイン領域
のｎ⁺ μｃシリコン膜８とコンタクトするが、本実施例
でも、ｎ⁺ 型アモルファスシリコン層７とソース・ドレ
イン電極８との間のコンタクト抵抗を低減でき、第１の
実施例１と同様な効果が得られる。

【００６９】なお、本実施例では、ソース・ドレイン電
極５、ｎ⁺ 型μｃシリコン膜８の順でパターニングした
が、逆の順でパターニングしても良い。すなわち、ま
ず、全面にｎ⁺ μｃシリコン膜８を形成する。次いでこ
のｎ⁺ μｃシリコン膜８を所定の形状にパターニングし
た後、全面に導電膜を形成し、これをパターニングして
ソース・ドレイン電極８を形成する。（第３の実施例）図６は、本実施の第３の実施例に係る
ＴＦＴの平面図である。また、図５は、図６のＴＦＴの
Ａ−Ａ´断面図である。

【００７０】本実施例のＴＦＴの特徴は、ソース・ドレ
イン電極２９と直接またはシリサイド層２８を介して間
接的にコンタクトする部分（コンタクト部分）のソース
・ドレイン領域の不純物濃度を他の部分のそれよりも低
くしていることにある。これにより、ソース・ドレイン
電極２９の剥がれを防止でき、ＴＦＴ不良を大幅に削減
できる。

【００７１】さらに、本実施例では、コンタクト部分以
外のソース・ドレイン領域の不純物濃度をコンタクト部
分のそれよりも十分に高くすることにより、ソース・ド
レイン領域の寄生抵抗を十分に小さくしている。これに
より、オン電流が増加し、コンタクト抵抗が小さくなる
ので、高速化が図れるようになる。

【００７２】次の本実施例のＴＦＴの製造方法を説明す
る。まず、図７（ａ）に示すように、透光性絶縁基板で
あるガラス基板２１上に、ＭｏＴａ合金からなるゲート
電極２２をマグネトロンスパッタ法などの成膜法を用い
て形成する。

【００７３】ここで、ゲート電極２２に用いる材料とし
ては、例えば、Ａｌ，Ｍｏ，Ｗ，Ｔｉなどの金属、これ
ら金属を積層したもの、またはこれら金属の合金なども
用いることができる。

【００７４】また、Ａｌ膜等の第１の導電膜をパターニ
ングし、このパターニングされた第１の導電膜を覆うよ
うに、ＭｏＴａ膜等の第２の導電膜を形成した後、この
第２の導電膜をパターニングして得られた第１、第２の
導電膜からなる積層膜をゲート電極２２として用いても
良い。

【００７５】また、ガラス基板２１の表面に、酸化シリ
コンなどの絶縁物からなるアンダーコート膜を形成して
もよい。次に同図（ａ）に示すように、厚さ３５０ｎｍ
の酸化シリコン膜と、厚さ５０ｎｍの窒化シリコン膜と
の積層膜からなるゲート絶縁膜２３、厚さ５０ｎｍのア
モルファスシリコン膜２４、窒化シリコンからなる厚さ
４００ｎｍのチャネル保護膜２５をＣＶＤ法により順次
形成する。

【００７６】ここで、チャネル保護膜２５の厚さは、２
００〜５００ｎｍ程度の範囲で変えることができる。ま
た、ゲート絶縁膜２３としては、上記積層膜の代わり
に、窒化シリコン膜の単層膜、タンタル酸化膜などの金
属酸化膜、窒化シリコン膜とゲート電極の陽極酸化膜と
の積層膜を用いても良い。

【００７７】次に同図（ａ）に示すように、マスクパタ
ーン３０となるポジ型フォトレジストを塗布した後、基
板裏面から紫外光３１を照射してポジ型フォトレジスト
を露光し、次いでこのポジ型フォトレジストを現像し
て、ゲート電極２２とほぼ同じ幅のマスクパターン３０
を形成する。

【００７８】ここで、現像する前に、通常のマスク露光
によって、図６の破線Ｂ−Ｂ′に示す方向のチャネル保
護膜２５の端部を決定することができるので、本実施例
ではその工程を入れている。

【００７９】なお、裏面露光を用いずに、マスク露光だ
けで、マスクパターン３０を形成しても良い。この場
合、ゲート電極２３とのマスク合わせ精度に基づく合わ
せマージンを確保する必要があるが、用途によっては合
わせマージンを確保しなくても実用になりうる。

【００８０】次に図７（ｂ）に示すように、マスクパタ
ーン３０をマスクとして、チャネル保護膜２５をエッチ
ングして所定の形状にした後、ｎ型不純物３２をアモル
ファスシリコン膜２４にドーピングして、ソース・ドレ
イン領域のアモルファスシリコン膜２４をｎ^- 型アモル
ファスシリコン膜２６に変える。しかる後、マスクパタ
ーン３０を剥離する。

【００８１】ここで、ｎ型不純物としては、リン等の不
純物原子を用いれば良いが、その代わりに、ＰＨ_x ⁺ な
どの不純物イオンを用いても良い。具体的には、水素ガ
スで希釈した５％ホルフィンＰＨ₃ ガスを放電分解し
て、ＰＨ_x ⁺ などのイオンを生成させ、そして、チャネ
ル保護膜２５をマスクに用いて、ドーズ量１×１０¹⁴ｃ
ｍ² 、加速電圧３０ｋＶの条件で、上記イオンをアモル
ファスシリコン膜２４に注入する。

【００８２】なお、上記イオン注入のドーズ量は、ソー
ス・ドレイン領域のｎ型半導体を形成するには低い値で
あるが、最終的なコンタクト抵抗を下げる意味で効果が
ある。

【００８３】次に活性化のためのアニールを２３０℃で
行なった後、シリサイド層の形成に先立って、ｎ^- 型ア
モルファスシリコン膜２６の表面を洗浄する。次に図７
（ｃ）に示すように、全面にＭｏ膜３３をスパッタ法に
より形成した後、熱処理より、Ｍｏ膜３３とｎ^- 型アモ
ルファスシリコン膜２６とを反応させて、ｎ^- 型アモル
ファスシリコン膜２６とＭｏ膜３３の界面にシリサイド
層２８を形成する。ｎ^- 型アモルファスシリコン膜２
６、シリサイド層２８、Ｍｏ膜３３を所定の島形状にパ
ターニングする。

【００８４】ここでは、シリサイド層２８の材料とし
て、Ｍｏを用いたが、他の金属、例えば、Ｃｒ、Ｗ、Ｔ
ｉ、Ｐｄ、Ｎｉ、Ｃｏ、またはこれらの合金でも良い。
また、シリサイド層２８を形成した後に、２００〜３０
０℃程度の温度でアニールしても良く、さらに、シリサ
イド層２８の成膜時に昇温しても良い。

【００８５】パターニングの際、島形状を決めるレジス
トパターンが、図６の破線ＢＢ′方向に示すチャネル保
護膜２５の幅よりも狭いパターンとなるように、エッチ
ングする。

【００８６】この場合、エッチングとしては、チャネル
保護膜２５とシリコン膜との間で選択比が取れるエッチ
ング、例えば、塩素ガスを含む反応性イオンエッチング
（ＲＩＥ）を用いる。

【００８７】また、パターニングの際、チャネル保護膜
２５、シリコン膜を同時にエッチングすることも可能で
ある。このとき、ｎ^- 型アモルファスシリコン膜２６の
不純物濃度が低いため、サイドエッチを防ぐことがで
き、０．５μｍ以下という小さいパターン変換差を実現
できる。

【００８８】次に未反応のＭｏ膜３３を除去した後、図
８（ａ）に示すように、シリサイド層２８に接続するＭ
ｏ膜とＡｌ膜とのＭｏ／Ａｌ積層膜からなるソース・ド
レイン電極２９を形成する。

【００８９】次に図８（ｂ）に示すように、チャネル保
護膜２５、ソース・ドレイン電極２９をマスクとして、
高ドーズ量の条件でｎ型不純物３４をアモルファスシリ
コン膜２４にドーピングして、ソース・ドレイン領域の
アモルファスシリコン膜２４をｎ⁺ 型アモルファスシリ
コン膜２７に変える。

【００９０】ここで、ｎ型不純物としては、リン等の不
純物原子を用いれば良いが、その代わりに、ＰＨ_x ⁺ な
どの不純物イオンを用いても良い。具体的には、水素ガ
スで希釈した５％ホルフィンＰＨ₃ ガスを放電分解し
て、ＰＨ_x ⁺ などのイオンを生成させ、そして、チャネ
ル保護膜２５をマスクに用いて、ドーズ量１×１０¹⁶ｃ
ｍ² 、加速電圧３０ｋＶの条件で、上記イオンをアモル
ファスシリコン膜２４に注入する。この後、活性化のた
めのアニールを２３０℃で行なった。

【００９１】ここで、上記イオン注入の際、シリサイド
層２８を介してアモルファスシリコン膜２４にイオンを
注入することになるが、シリサイド層２８は薄いので、
イオンはアモルファスシリコン膜２４に達する。したが
って、イオンがアモルファスシリコン膜２４に注入され
ず、⁺ 型アモルファスシリコン膜２７が形成されないと
いう問題は生じない。

【００９２】なお、イオン注入の条件は、ホスフィンＰ
Ｈ₃ が１〜２０％、加速電圧が２０〜４０ｋＶ、イオン
ドーズ量が１×１０¹⁵〜１×１０¹⁷／ｃｍ² の範囲で変
えることができる。アニール温度は２００〜３００℃の
範囲で適宜変えることができる。

【００９３】また、ｎ^- 型アモルファスシリコン膜２６
の形成後に行なうアニールを行なわずに、本工程のアニ
ールで上記アニールを済ますこともできる。さらに、他
の工程のアニールで本工程および上記アニールを済ます
こともできる。

【００９４】また、イオン注入時に基板温度を２００〜
３００℃に昇温して活性化を促進させても良い。ドーピ
ング方法は、ここに示した方法に限らず、質量分離を行
なう通常のイオン注入方法や、レーザを照射してアモル
ファスシリコン膜２４の表面に接した不純物源から拡散
的にドーピングする方法でも良い。また、上記質量分離
は、水素イオンだけを除去する簡易的なものでも良い。

【００９５】なお、ソース・ドレイン電極２９として
は、Ｍｏ／Ａｌ積層膜以外の導電膜を用いても良い。例
えば、ＩＴＯ膜を用いても良い。また、本実施例のＴＦ
Ｔを液晶表示装置のアレイ基板の各画素電極のスイッチ
ング素子として用いる場合には、上記ＩＴＯ膜を画素電
極と共用することも可能である。すなわち、ＩＴＯ膜を
エッチングして、ソース・ドレイン電極２９と画素電極
と同時に形成できる。

【００９６】本実施例のＴＦＴを調べたところ、ｎ⁺ 型
アモルファスシリコン膜２７とシリサイド層２８との間
のコンタクト抵抗の値は、１０^-3Ωｃｍ² という低い数
値であった。

【００９７】これはシリサイド層２８を介してｎ⁺ 型ア
モルファスシリコン膜２７にｎ型不純物３４をドーピン
グしたので、ドーピングしてからシリサイド層２８を形
成する場合に比べて、ｎ⁺ 型アモルファスシリコン膜２
７とシリサイド層２８との界面のキャリア濃度が高くな
ったからである。

【００９８】また、チャネル幅／チャネル長＝２０μｍ
／５μｍとした場合、移動度は０．７ｃｍ² ／Ｖｓとい
う高い値になった。この値は、図１０の従来のＴＦＴに
おいて、チャネル長を１２μｍとした場合の従来のＴＦ
Ｔの移動度の値と同程度の大きさである。また、本実施
例のＴＦＴは、チャネル長１２μｍの従来のＴＦＴのそ
れよりも、６倍程動作速度が速かった。

【００９９】また、本実施例のＴＦＴを液晶表示装置の
ＴＦＴ基板の各画素電極のスイッチング素子として用い
る場合、信号線とゲート線をお互いにショートまたは抵
抗成分を介して接続すると、最後の不純物のドーピング
の際のチャージアップによる生じる不良モードを効果的
に防止できるようになる。

【０１００】また、本実施例において、図７（ｂ）の工
程のｎ型不純物３４のドーピングを省略することも可能
である。すなわち、図７（ｂ）の工程でｎ型不純物３４
のドーピングする代わりに、図８（ｃ）に示すように、
ソース・ドレイン領域のアモルファスシリコン膜２４上
にシリサイド層２８を形成する。この後の工程は、本実
施例の製造方法の説明中のｎ^- 型アモルファスシリコン
膜２６をアモルファスシリコン膜２４に置き換えたもの
となる。（第４の実施例）図９は、本発明の第４の実施例に係る
ＴＦＴの製造方法を示す工程断面図である。なお、第３
の実施例に係る図面のＴＦＴと対応する部分には上記図
面と同一符号を付してあり、詳細な説明は省略する。

【０１０１】本実施例のＴＦＴが第３の実施例のそれと
異なる点は、ソース・ドレイン電極２９とソース・ドレ
イン領域との関係が異なることにある。すなわち、本実
施例の場合、ソース・ドレイン領域に占めるｎ^- 型アモ
ルファスシリコン膜２６の割合がｎ⁺ 型アモルファスシ
リコン膜２７のそれよりも大きくなっている。

【０１０２】これにより、本実施例のＴＦＴは、ソース
・ドレイン領域のソース・ドレイン電極２９（大きさは
第３の実施例と同じ）の端部が、ｎ^- 型アモルファスシ
リコン膜２６とｎ⁺ 型アモルファスシリコン膜２７との
境界に届かない構造になっている。

【０１０３】したがって、ソース・ドレイン電極２９
は、剥がれの原因となる高不純物濃度の半導体層である
ｎ⁺ 型アモルファスシリコン膜２７と確実にコンタクト
しないので、第３の実施例よりもソース・ドレイン電極
２９の剥がれは起き難くなる。

【０１０４】また、本実施例の場合、ｎ^- 型アモルファ
スシリコン膜２６が大きくなるが、抵抗上昇の原因とな
るソース・ドレイン領域の寄生抵抗は、シリサイド層２
８とｎ⁺ 型アモルファスシリコン膜２７とによって低減
されるので、実用上問題は無い。

【０１０５】製造方法は、まず、図７（ｂ）のドーピン
グ工程の後、ｎ^- 型アモルファスシリコン膜２６を島状
にパターニングする。次に図９（ａ）に示すように、レ
ジストパターン３５となるネガ型レジストを全面に塗布
し、次いで裏面から紫外光３７をネガ型レジストに照射
して露光した後、ネガ型レジストを現像する。

【０１０６】この結果、ゲート電極２２上のネガ型レジ
ストが除去され、同図（ａ）に示すような所定パターン
のマスクパターン３５が得られる。このとき、露光条件
および現像条件を最適にすれば、ゲート端部より外側に
レジストエッジを設けることができる。

【０１０７】次に同図（ａ）に示すように、マスクパタ
ーン３５をマスクにして、不純物原子を含むイオン３６
の注入を行なって、ソース・ドレイン領域のアモルファ
スシリコン膜２４をｎ⁺ 型アモルファスシリコン膜２７
に変える。この後、マスクパターン３５を除去してから
アニールを行なってイオン３６を活性化させる。

【０１０８】最後に、図９（ｂ）に示すように、全面に
ソース・ドレイン電極２９となる導電膜を形成した後、
この導電膜をパターニングして、ソース・ドレイン電極
２９を形成する。このとき、ソース・ドレイン電極２９
の端部がｎ^- 型アモルファスシリコン膜２６のみとコン
タクトするように、上記導電膜のパターニングを行な
う。

【０１０９】なお、本実施例では、図９（ａ）の工程
で、ネガ型レジストからドーピング用のマスクパターン
を作成したが、以下のようにしても良い。すなわち、全
面にＩＴＯ膜を形成し、このＩＴＯ膜上にネガ型レジス
トを堆積した後、裏面露光によりマスクパターンを形成
し、さらに、このマスクパターンをエッチングマスクに
用いてＩＴＯ膜をエッチングして、ＩＴＯ膜からなるマ
スクパターンを形成し、このマスクパターンに用いて不
純物のドーピングを行なっても良い。

【０１１０】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例ではシリコン膜を
用いたがこれに限らずＳｉＧｅやＧｅなどの半導体膜を
用いても良い。

【０１１１】また、上記ＴＦＴを液晶表示装置のスイッ
チング素子として用いる場合には、ＴＦＴ部の全体の上
にパッシベーション膜となる窒化シリコン膜を形成した
り、さらにその上に光の遮蔽を行なう有機材料または無
機材料からなるブラックマトリクス層を形成しても良
い。

【０１１２】また、上記実施例では、ｎチャネルのＴＦ
Ｔを作成したが、ｐチャネルのＴＦＴを作成することも
できる。また、上記実施例では、ゲート電極が基板上に
形成されるいわゆる逆スタガ構造のＴＦＴを作成した
が、本発明は、ゲート電極が上に位置するいわゆるスタ
ガ構造のＴＦＴにも適用できる。

【０１１３】また、第１の実施例とその変形例および第
２の実施例で示した構造およびプロセスは相互に入れ替
えることが可能である。その他、本発明の技術的範囲を
逸脱しない範囲で種々変形して実施できる。

【０１１４】

【発明の効果】以上詳説したように本発明（請求項１）
によれば、コンタクト部分のソース・ドレイン領域の不
純物濃度を他の部分のそれよりも低くしているので、ソ
ース・ドレイン電極の剥がれを防止できる。

【０１１５】さらに、コンタクト部分以外のソース・ド
レイン領域の不純物濃度をコンタクト部分のそれよりも
十分に高くすることにより、ソース・ドレイン領域の半
導体層の寄生抵抗を十分に小さくできる。したがって、
寄生抵抗の大幅な減少によって、オン電流が増加し、コ
ンタクト抵抗が低くなるので、高速化が図れるようにな
る。

【０１１６】また、本発明（請求項２）によれば、活性
層として非晶質半導体層を用いた薄膜トランジスタにお
いて、ソース・ドレイン電極と直接または間接的にコン
タクトする部分（コンタクト部分）の上記非晶質半導体
層を、結晶を含む半導体層に代えることにより、チャネ
ル長を短くしても、非晶質半導体のみを用いた従来の薄
膜トランジスタに比べて、オン電流が増加し、コンタク
ト抵抗が小さくなるので、高速化が図れるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るアモルファスシリ
コンＴＦＴの断面図

【図２】本発明の第１の実施例に係るアモルファスシリ
コンＴＦＴの平面図

【図３】本発明の第１の実施例に係るアモルファスシリ
コンＴＦＴの前半の製造方法を示す工程断面図

【図４】本発明の第２の実施例に係るアモルファスシリ
コンＴＦＴの後半の製造方法を示す工程断面図

【図５】本発明の第３の実施例に係るアモルファスシリ
コンＴＦＴの断面図

【図６】本発明の第３の実施例に係るアモルファスシリ
コンＴＦＴの平面図

【図７】本発明の第３の実施例に係るアモルファスシリ
コンＴＦＴの前半の製造方法を示す工程断面図

【図８】本発明の第３の実施例に係るアモルファスシリ
コンＴＦＴの後半の製造方法を示す工程断面図

【図９】本発明の第４の実施例に係るアモルファスシリ
コンＴＦＴの製造方法を示す工程断面図

【図１０】従来のアモルファスシリコンＴＦＴの素子構
造を示す断面図

【符号の説明】

１…ガラス基板２…ゲート電極３…ゲート絶縁膜４…アモルファスシリコン膜５…ソース・ドレイン電極６…チャネル保護膜７…ｎ⁺ 型アモルファスシリコン膜（第１の半導体層）８…ｎ⁺ 型μｃシリコン膜（第２の半導体層）９…シリサイド層１０…マスクパターン１１…紫外光１２…ｎ型不純物１３…Ｍｏ膜２１…ガラス基板２２…ゲート電極２３…ゲート絶縁膜２４…アモルファスシリコン膜２５…チャネル保護膜２６…ｎ^- 型アモルファスシリコン膜２７…ｎ⁺ 型アモルファスシリコン膜２８…シリサイド層２９…ソース・ドレイン電極３０…マスクパターン３１…紫外光３２…ｎ型不純物３３…Ｍｏ膜３４…ｎ型不純物３５…マスクパターン３６…イオン３７…紫外光

Claims

【特許請求の範囲】

【請求項１】基板上に設けられ、１対のソース・ドレイ
ン領域を有する半導体層と、前記ソース・ドレイン領域の間の前記半導体層の上部ま
たは下部にゲート絶縁膜を介して配設されたゲート電極
と、前記ソース・ドレイン領域に直接または間接的にコンタ
クトするソース・ドレイン電極とを具備してなり、前記ソース・ドレイン電極と直接または間接的にコンタ
クトする部分の前記ソース・ドレイン領域の不純物濃度
は、前記ソース・ドレイン領域の他の部分のそれよりも
低いことを特徴とする薄膜トランジスタ。
【請求項２】基板上に設けられ、チャネル領域が形成さ
れる第１の半導体層と、この第１の半導体層上に積層して形成され、前記半導体
層と同一導電型の１対のソース・ドレイン領域となる第
２の半導体層と、前記ソース・ドレイン領域の間の前記第１の半導体層の
上部または下部にゲート絶縁膜を介して配設されたゲー
ト電極と、前記ソース・ドレイン領域に直接または間接的にコンタ
クトするソース・ドレイン電極とを具備してなり、前記半導体層のうち、前記ソース・ドレイン領域の半導
体層は非晶質半導体からなり、かつ前記ソース・ドレイ
ン領域の前記半導体層のうち、前記ソース・ドレイン電
極と直接または間接的にコンタクトする部分は、結晶を
含む半導体からなることを特徴とする薄膜トランジス
タ。