JPH08264790A - 薄膜電解効果トランジスタ及び液晶表示装置 - Google Patents
薄膜電解効果トランジスタ及び液晶表示装置Info
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- JPH08264790A JPH08264790A JP7062237A JP6223795A JPH08264790A JP H08264790 A JPH08264790 A JP H08264790A JP 7062237 A JP7062237 A JP 7062237A JP 6223795 A JP6223795 A JP 6223795A JP H08264790 A JPH08264790 A JP H08264790A
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- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】光リークを低減したうえで、チャネル長を短く
しても駆動能力が高く、オン電流を向上することがで
き、高速に動作するＴＦＴ及び液晶表示装置を提供する
ことを目的とする。 【構成】ガラス基板１上にゲート電極２が形成されてい
る。ガラス基板１およびゲート電極２上にゲート絶縁膜
３が形成され、その上のゲート電極２と対応する位置に
チャネル領域となるアモルファスシリコン層４が形成さ
れ、その両側にソース、ドレイン領域となる、イオンを
注入したアモルファスシリコン層７が形成されている。
ソース、ドレイン電極９の一方は上部絶縁膜の上にオー
バーラップしている。
しても駆動能力が高く、オン電流を向上することがで
き、高速に動作するＴＦＴ及び液晶表示装置を提供する
ことを目的とする。 【構成】ガラス基板１上にゲート電極２が形成されてい
る。ガラス基板１およびゲート電極２上にゲート絶縁膜
３が形成され、その上のゲート電極２と対応する位置に
チャネル領域となるアモルファスシリコン層４が形成さ
れ、その両側にソース、ドレイン領域となる、イオンを
注入したアモルファスシリコン層７が形成されている。
ソース、ドレイン電極９の一方は上部絶縁膜の上にオー
バーラップしている。
Description
【０００１】
【産業上の利用分野】本発明は薄膜電解効果トランジス
タ及び液晶表示装置に関する。
タ及び液晶表示装置に関する。
【０００２】
【従来の技術】液晶を用いたディスプレイでは、クロス
トークが少なくコントラスト比が１００以上と大きく取
れて静止画表示などＣＲＴに匹敵する画質が得られる薄
膜電解効果トランジスタ（ＴＦＴ）を用いたアクティブ
マトリクス方式の液晶表示装置（ＬＣＤ）が期待されて
いる。今後は、画質の改善、画素数の増加、画面サイズ
の拡大などの改善が進められている。
トークが少なくコントラスト比が１００以上と大きく取
れて静止画表示などＣＲＴに匹敵する画質が得られる薄
膜電解効果トランジスタ（ＴＦＴ）を用いたアクティブ
マトリクス方式の液晶表示装置（ＬＣＤ）が期待されて
いる。今後は、画質の改善、画素数の増加、画面サイズ
の拡大などの改善が進められている。
【０００３】図９は、特開平１−１８３８５４号公報に
示された従来のセルフアライン型のＴＦＴの構造を示す
断面図である。図９に示すようにガラス基板１の上にゲ
ート電極２が形成され、その上にゲート絶縁膜３が積層
されている。さらにその上のゲート電極２と対応する位
置にチャネル領域となるアモルファスシリコン（ａ−Ｓ
ｉ）層４が積層され、ａ−Ｓｉ層４と隣接する両側の部
分にそれぞれソース、ドレイン領域となるｎ+ ａ−Ｓｉ
層６が設けられている。ｎ+ ａ−Ｓｉ層６の上には金属
とシリコンを反応させたシリサイド層７が形成されてお
り、その上にはソース、ドレイン電極９が設けられてい
る。またａ−Ｓｉ層４の上にはチャネル保護膜５が形成
されている。
示された従来のセルフアライン型のＴＦＴの構造を示す
断面図である。図９に示すようにガラス基板１の上にゲ
ート電極２が形成され、その上にゲート絶縁膜３が積層
されている。さらにその上のゲート電極２と対応する位
置にチャネル領域となるアモルファスシリコン（ａ−Ｓ
ｉ）層４が積層され、ａ−Ｓｉ層４と隣接する両側の部
分にそれぞれソース、ドレイン領域となるｎ+ ａ−Ｓｉ
層６が設けられている。ｎ+ ａ−Ｓｉ層６の上には金属
とシリコンを反応させたシリサイド層７が形成されてお
り、その上にはソース、ドレイン電極９が設けられてい
る。またａ−Ｓｉ層４の上にはチャネル保護膜５が形成
されている。
【０００４】このような従来構造のＴＦＴを形成して電
気的特性を評価した結果、ＴＦＴの上部からの光照射に
よってソース・ドレイン間のリーク電流が大きいことを
発見した。そのリーク電流は液晶ディスプレイの駆動で
バックライトの光照射でも液晶に印加される電圧が減衰
して動画などの表示品位が著しく悪化する大きさである
ことが分かった。
気的特性を評価した結果、ＴＦＴの上部からの光照射に
よってソース・ドレイン間のリーク電流が大きいことを
発見した。そのリーク電流は液晶ディスプレイの駆動で
バックライトの光照射でも液晶に印加される電圧が減衰
して動画などの表示品位が著しく悪化する大きさである
ことが分かった。
【０００５】
【発明が解決しようとする課題】従来の液晶表示装置で
はスイッチングトランジスタとして使用するセルフアラ
イン型のＴＦＴにおいては上部からの光照射によって大
きな光リーク電流が発生し、動画などの表示品位が著し
く悪化する問題があった。
はスイッチングトランジスタとして使用するセルフアラ
イン型のＴＦＴにおいては上部からの光照射によって大
きな光リーク電流が発生し、動画などの表示品位が著し
く悪化する問題があった。
【０００６】そこで本発明では上述の問題点に鑑みて成
されたもので、チャネル長を短くしても高速に動作し、
しかもリーク電流の低減を図った薄膜電解効果トランジ
スタの提供を目的とする。また、この薄膜電解効果トラ
ンジスタを使用することで、表示品位の悪化を防止した
液晶表示装置を提供することを目的とする。
されたもので、チャネル長を短くしても高速に動作し、
しかもリーク電流の低減を図った薄膜電解効果トランジ
スタの提供を目的とする。また、この薄膜電解効果トラ
ンジスタを使用することで、表示品位の悪化を防止した
液晶表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に請求項１に係る本発明は、表面絶縁性の基板上に形成
されたゲート電極と、このゲート電極上にゲート絶縁膜
を介して形成され内部にチャネル領域が形成される半導
体層と、この半導体層上に形成されるチャネル保護用絶
縁膜と、前記半導体層の内部或いは接して設けられたソ
ース・ドレイン領域と、このソース・ドレイン領域上に
形成されたソース・ドレイン電極とを備えた薄膜電解効
果トランジスタにおいて、前記ソース・ドレイン電極の
うちの一方が、前記上部絶縁膜の上に重なっており、他
方が前記チャネル保護用絶縁膜から離れていることを特
徴とする薄膜電解効果トランジスタを提供するものであ
る。
に請求項１に係る本発明は、表面絶縁性の基板上に形成
されたゲート電極と、このゲート電極上にゲート絶縁膜
を介して形成され内部にチャネル領域が形成される半導
体層と、この半導体層上に形成されるチャネル保護用絶
縁膜と、前記半導体層の内部或いは接して設けられたソ
ース・ドレイン領域と、このソース・ドレイン領域上に
形成されたソース・ドレイン電極とを備えた薄膜電解効
果トランジスタにおいて、前記ソース・ドレイン電極の
うちの一方が、前記上部絶縁膜の上に重なっており、他
方が前記チャネル保護用絶縁膜から離れていることを特
徴とする薄膜電解効果トランジスタを提供するものであ
る。
【０００８】また、請求項２に係る発明は、請求項１の
薄膜電解効果トランジスタを液晶表示装置に適用した液
晶表示装置を提供する。請求の範囲１において、ソース
・ドレイン電極のうちの上部絶縁膜に重なっている電極
は上部絶縁膜端部で上部絶縁膜からはみ出したソースま
たはドレイン領域の一方より大きく覆っており、上部絶
縁膜と重なっていない電極と上部絶縁膜の間のソースま
たはドレイン領域の他方の表面に金属−半導体反応層を
設けることもできる。
薄膜電解効果トランジスタを液晶表示装置に適用した液
晶表示装置を提供する。請求の範囲１において、ソース
・ドレイン電極のうちの上部絶縁膜に重なっている電極
は上部絶縁膜端部で上部絶縁膜からはみ出したソースま
たはドレイン領域の一方より大きく覆っており、上部絶
縁膜と重なっていない電極と上部絶縁膜の間のソースま
たはドレイン領域の他方の表面に金属−半導体反応層を
設けることもできる。
【０００９】
【作用】上記構成によれば、ソース・ドレイン電極のう
ち一方がチャネル上部の絶縁膜にオーバーラップしてい
るためにソースまたはドレイン領域に接したチャネル領
域の上部絶縁膜に接した面の電圧が電極の電位により横
方向の電界が小さくなり光照射で発生した電子・ホール
対が平面的に分離しにくくなり再結合しやすくなるため
にリーク電流となるキャリアにならなくなる。また、遮
光性の金属電極であれば電極の下のチャネル領域は光キ
ャリアが発生しにくいので高抵抗の領域ができるため電
解効果トランジスタのソース・ドレイン領域間のリーク
電流が低減する。
ち一方がチャネル上部の絶縁膜にオーバーラップしてい
るためにソースまたはドレイン領域に接したチャネル領
域の上部絶縁膜に接した面の電圧が電極の電位により横
方向の電界が小さくなり光照射で発生した電子・ホール
対が平面的に分離しにくくなり再結合しやすくなるため
にリーク電流となるキャリアにならなくなる。また、遮
光性の金属電極であれば電極の下のチャネル領域は光キ
ャリアが発生しにくいので高抵抗の領域ができるため電
解効果トランジスタのソース・ドレイン領域間のリーク
電流が低減する。
【００１０】一方、チャネル長は一方の電極のみを上部
絶縁膜に重ねるだけなので合わせ精度＋マージンだけの
チャネル長まで短くできる。また、ソース・ドレイン電
極のうち一方がチャネル上部の絶縁膜にオーバーラップ
しているために見かけ上のチャネル長が短くなるために
ＯＮ電流を増加させることができる。
絶縁膜に重ねるだけなので合わせ精度＋マージンだけの
チャネル長まで短くできる。また、ソース・ドレイン電
極のうち一方がチャネル上部の絶縁膜にオーバーラップ
しているために見かけ上のチャネル長が短くなるために
ＯＮ電流を増加させることができる。
【００１１】さらにまた、この様な電解効果トランジス
タを用いた液晶表示装置では、画素電極への電圧供給を
行うスイッチングトランジスタ自体が、リーク電流が少
ないので画素電極に確実に所定の電圧を印加する事がで
きるため、画素欠陥の発生を大幅に低減する事ができ
る。また、ＴＦＴのＯＮ電流が増加するので画素電極へ
の充電時間が短縮でき、液晶表示装置の動画の表示等が
向上し画質が鮮やかになる。
タを用いた液晶表示装置では、画素電極への電圧供給を
行うスイッチングトランジスタ自体が、リーク電流が少
ないので画素電極に確実に所定の電圧を印加する事がで
きるため、画素欠陥の発生を大幅に低減する事ができ
る。また、ＴＦＴのＯＮ電流が増加するので画素電極へ
の充電時間が短縮でき、液晶表示装置の動画の表示等が
向上し画質が鮮やかになる。
【００１２】
【実施例】以下、本発明の詳細を実施例により説明す
る。 （実施例１）図１は本実施例に係るＴＦＴを示した製造
工程順の断面図であり、図２はその平面図である。図１
は図２の破線Ａ−Ａ´方向に切った面の断面図である。
以下の図説明では同一部分に同一の番号を付し、その詳
しい説明は図１を中心に行い、繰り返しの説明を省略す
る。
る。 （実施例１）図１は本実施例に係るＴＦＴを示した製造
工程順の断面図であり、図２はその平面図である。図１
は図２の破線Ａ−Ａ´方向に切った面の断面図である。
以下の図説明では同一部分に同一の番号を付し、その詳
しい説明は図１を中心に行い、繰り返しの説明を省略す
る。
【００１３】まず、ガラス基板１にＭｏＴａ合金からな
るゲート電極２をマグネトロンスパッタ法などを用いて
形成する。ここでゲート電極２に用いる材料としては、
例えばＡｌ，Ｍｏ，Ｗ，Ｔｉなどの金属やこれらを積層
したもの、あるいはこれらの合金なども用いることがで
きる。またＡｌなどをパターン化してそれを覆うように
ＭｏＴａなど導電材料のパターンを形成したものを用い
ることもできる。また、ガラス基板１の表面に酸化シリ
コンなどの絶縁膜でできたアンダーコート膜をゲート電
極形成前に予め形成してもよい。次に、酸化シリコンが
３５０ｎｍ、窒化シリコンが５０ｎｍの厚さのゲート絶
縁膜３、５０ｎｍの厚さのａ−Ｓｉ膜４、窒化シリコン
からなり４００ｎｍの厚さのチャネル保護膜５をＣＶＤ
法によって形成する。ここでチャネル保護膜５の厚さは
２００〜５００ｎｍ程度の範囲で変えることができる。
ゲート絶縁膜３は窒化シリコン膜単層膜でもよく、タン
タル酸化膜などの金属酸化膜を含んでもよく、ゲート電
極２の陽極酸化膜との積層膜でもよい。次にポジ型フォ
トレジストを塗布して基板の裏面から紫外光を照射して
露光し、現像してゲート電極２とほぼ同じ幅のレジスト
パターン３０を形成する。ここで、現像する前に通常の
マスク露光によって図２の破線Ａ−Ａ´に示す方向と直
交する方向のチャネル保護膜５の端部を決定することが
できるので、本実施例ではその工程を入れている。な
お、裏面露光を用いずにマスク露光だけで上部絶縁膜３
０のパターンを形成してもよい。この場合はゲート電極
２とのマスク合わせ精度に基づく合わせマージンをとる
必要があるが、用途によってはそのようにしても実用に
なりうる（図１（ａ））。
るゲート電極２をマグネトロンスパッタ法などを用いて
形成する。ここでゲート電極２に用いる材料としては、
例えばＡｌ，Ｍｏ，Ｗ，Ｔｉなどの金属やこれらを積層
したもの、あるいはこれらの合金なども用いることがで
きる。またＡｌなどをパターン化してそれを覆うように
ＭｏＴａなど導電材料のパターンを形成したものを用い
ることもできる。また、ガラス基板１の表面に酸化シリ
コンなどの絶縁膜でできたアンダーコート膜をゲート電
極形成前に予め形成してもよい。次に、酸化シリコンが
３５０ｎｍ、窒化シリコンが５０ｎｍの厚さのゲート絶
縁膜３、５０ｎｍの厚さのａ−Ｓｉ膜４、窒化シリコン
からなり４００ｎｍの厚さのチャネル保護膜５をＣＶＤ
法によって形成する。ここでチャネル保護膜５の厚さは
２００〜５００ｎｍ程度の範囲で変えることができる。
ゲート絶縁膜３は窒化シリコン膜単層膜でもよく、タン
タル酸化膜などの金属酸化膜を含んでもよく、ゲート電
極２の陽極酸化膜との積層膜でもよい。次にポジ型フォ
トレジストを塗布して基板の裏面から紫外光を照射して
露光し、現像してゲート電極２とほぼ同じ幅のレジスト
パターン３０を形成する。ここで、現像する前に通常の
マスク露光によって図２の破線Ａ−Ａ´に示す方向と直
交する方向のチャネル保護膜５の端部を決定することが
できるので、本実施例ではその工程を入れている。な
お、裏面露光を用いずにマスク露光だけで上部絶縁膜３
０のパターンを形成してもよい。この場合はゲート電極
２とのマスク合わせ精度に基づく合わせマージンをとる
必要があるが、用途によってはそのようにしても実用に
なりうる（図１（ａ））。
【００１４】この後、チャネル保護膜５をエッチングし
て形成した後、チャネル保護膜５をマスクとして不純物
原子をシリコン膜にドーピングして、ソース・ドレイン
領域６を形成する。ｎチャネルＴＦＴを形成する場合は
燐を不純物原子とすればよいが、本実施例では、水素ガ
スで希釈した５％ホスフィンＰＨ3 ガスを放電分解して
ＰＨｘ+ などのイオンを生成させ、チャネル保護膜５を
マスクに基板に向かって加速して注入した。加速電圧は
３０ｋＶ、イオンドーズ量は１×１０16/cm 2とした。
なおイオン注入の条件は、ホスフィンＰＨ3 が１〜２０
％、加速電圧が２０〜４０ｋＶ、イオンドーズ量が１×
１０15〜１×１０17/ cm2 の範囲で変えることができ
る。アニール温度は２００〜３００℃の範囲で変えるこ
とができる（図１（ｂ））。
て形成した後、チャネル保護膜５をマスクとして不純物
原子をシリコン膜にドーピングして、ソース・ドレイン
領域６を形成する。ｎチャネルＴＦＴを形成する場合は
燐を不純物原子とすればよいが、本実施例では、水素ガ
スで希釈した５％ホスフィンＰＨ3 ガスを放電分解して
ＰＨｘ+ などのイオンを生成させ、チャネル保護膜５を
マスクに基板に向かって加速して注入した。加速電圧は
３０ｋＶ、イオンドーズ量は１×１０16/cm 2とした。
なおイオン注入の条件は、ホスフィンＰＨ3 が１〜２０
％、加速電圧が２０〜４０ｋＶ、イオンドーズ量が１×
１０15〜１×１０17/ cm2 の範囲で変えることができ
る。アニール温度は２００〜３００℃の範囲で変えるこ
とができる（図１（ｂ））。
【００１５】続いて、シリコン表面をシリサイド化する
ために表面を希フッ酸で洗浄した後にＭｏ３１をスパッ
タしてシリサイド層７を形成する。ここでは図示してい
ないがこの状態でパターニングして半導体層を島状に形
成することも可能である。本実施例ではＭｏを用いた
が、他の金属、たとえばＣｒ、Ｗ，Ｔｉ、Ｐｄ，Ｎｉ，
Ｃｏなどやその合金でも良い。また成膜した後に２００
〜３００℃でアニールしてもよく、成膜時温度をあげて
もよい。パターニングでは島形状を決めるレジストパタ
ーンを図２の破線Ａ−Ａ´の直交方向に示すチャネル保
護膜５の幅よりも狭くして形成するためにチャネル保護
膜５とシリコン膜との選択性がある、例えば、塩素ガス
を含む反応性イオンエッチング（ＲＩＥ）を用いること
により形成する。あるいはエッチング時にチャネル保護
膜５を同時にエッチングすることも可能である（図１
（ｃ））。
ために表面を希フッ酸で洗浄した後にＭｏ３１をスパッ
タしてシリサイド層７を形成する。ここでは図示してい
ないがこの状態でパターニングして半導体層を島状に形
成することも可能である。本実施例ではＭｏを用いた
が、他の金属、たとえばＣｒ、Ｗ，Ｔｉ、Ｐｄ，Ｎｉ，
Ｃｏなどやその合金でも良い。また成膜した後に２００
〜３００℃でアニールしてもよく、成膜時温度をあげて
もよい。パターニングでは島形状を決めるレジストパタ
ーンを図２の破線Ａ−Ａ´の直交方向に示すチャネル保
護膜５の幅よりも狭くして形成するためにチャネル保護
膜５とシリコン膜との選択性がある、例えば、塩素ガス
を含む反応性イオンエッチング（ＲＩＥ）を用いること
により形成する。あるいはエッチング時にチャネル保護
膜５を同時にエッチングすることも可能である（図１
（ｃ））。
【００１６】この後、未反応で残ったＭｏ３１をエッチ
ングで除去し、半導体層６、７を島状に形成する。この
後、ソース、ドレイン領域を構成する半導体層６、シリ
サイド層７にそれぞれ接続するＭｏ／Ａｌを積層したソ
ース、ドレイン電極８、９を形成する。この際に一方の
電極をチャネル保護用絶縁膜５にオーバーラップさせて
パターニングする。ここでは、ドレイン電極８をチャネ
ル保護用絶縁膜５にオーバーラップさせた。この際に上
面からみてソース・ドレイン領域の半導体層６を覆い、
チャネル保護用絶縁膜５の端部から１〜３μｍの幅で覆
うようにした。このようにしてＴＦＴが完成する。ここ
では特に図示しないが、この半導体層４のゲート電極２
側にチャネル領域が形成される（図１（ｄ））。
ングで除去し、半導体層６、７を島状に形成する。この
後、ソース、ドレイン領域を構成する半導体層６、シリ
サイド層７にそれぞれ接続するＭｏ／Ａｌを積層したソ
ース、ドレイン電極８、９を形成する。この際に一方の
電極をチャネル保護用絶縁膜５にオーバーラップさせて
パターニングする。ここでは、ドレイン電極８をチャネ
ル保護用絶縁膜５にオーバーラップさせた。この際に上
面からみてソース・ドレイン領域の半導体層６を覆い、
チャネル保護用絶縁膜５の端部から１〜３μｍの幅で覆
うようにした。このようにしてＴＦＴが完成する。ここ
では特に図示しないが、この半導体層４のゲート電極２
側にチャネル領域が形成される（図１（ｄ））。
【００１７】このＴＦＴはソース・ドレイン領域６、７
とチャネル領域を形成する層４が島状に形成した同一の
非晶質Ｓｉ膜から形成されたが、別々の半導体膜から形
成してこれらの３つの層を接触させて電気的に接続して
も良い。
とチャネル領域を形成する層４が島状に形成した同一の
非晶質Ｓｉ膜から形成されたが、別々の半導体膜から形
成してこれらの３つの層を接触させて電気的に接続して
も良い。
【００１８】電極としてはＭｏ／Ａｌ以外にも導電性を
示す材料であればよく、たとえばインジウム・すず・酸
化膜（ＩＴＯ）で画素電極と同時に形成してもよい。な
お、チャネル保護用絶縁膜のチャネル幅方向を全部カバ
ーするようにしてもよい。
示す材料であればよく、たとえばインジウム・すず・酸
化膜（ＩＴＯ）で画素電極と同時に形成してもよい。な
お、チャネル保護用絶縁膜のチャネル幅方向を全部カバ
ーするようにしてもよい。
【００１９】この構造のＴＦＴは、光リーク電流は従来
の両側ともオーバーラップしていないＴＦＴに比べて約
１／５に低減できた。さらに詳細に検討した結果を図３
（ａ）に示す。これは図３（ｂ）〜（ｄ）（図３（ｂ）
はこの実施例のＴＦＴ）に示す３つのＴＦＴ構造での光
照射時のゲート電圧ＶG −ドレイン電流ＩD 特性をそれ
ぞれ実線、点線、二点破線で示している。この図３
（ａ）から明らかなように、ゲート電圧が負の領域のＴ
ＦＴのオフ領域での電流は、チャネル保護用絶縁膜５に
ソース、ドレイン電極ともオーバーラップさせた場合が
最も低いが、本発明の構造でも２〜３倍程度増加するの
みであり、従来のソース、ドレインともシリサイドでで
きた構造（図３（ｃ））に比べれば１／４以下になって
おり、その効果は大きい。さらに、重要な事には、本実
施例のＴＦＴがゲート電圧が正の領域で最もドレイン電
流が取れることが分かった。これは、例えばドレイン側
のみオーバーラップしているため、見かけのチャネル長
が短くなったため、その分電流が増加したものと考えら
れる。
の両側ともオーバーラップしていないＴＦＴに比べて約
１／５に低減できた。さらに詳細に検討した結果を図３
（ａ）に示す。これは図３（ｂ）〜（ｄ）（図３（ｂ）
はこの実施例のＴＦＴ）に示す３つのＴＦＴ構造での光
照射時のゲート電圧ＶG −ドレイン電流ＩD 特性をそれ
ぞれ実線、点線、二点破線で示している。この図３
（ａ）から明らかなように、ゲート電圧が負の領域のＴ
ＦＴのオフ領域での電流は、チャネル保護用絶縁膜５に
ソース、ドレイン電極ともオーバーラップさせた場合が
最も低いが、本発明の構造でも２〜３倍程度増加するの
みであり、従来のソース、ドレインともシリサイドでで
きた構造（図３（ｃ））に比べれば１／４以下になって
おり、その効果は大きい。さらに、重要な事には、本実
施例のＴＦＴがゲート電圧が正の領域で最もドレイン電
流が取れることが分かった。これは、例えばドレイン側
のみオーバーラップしているため、見かけのチャネル長
が短くなったため、その分電流が増加したものと考えら
れる。
【００２０】さらに、この実施例で説明したＴＦＴをア
クティブマトリクス型の液晶表示装置に適用することが
できる。図４（ａ）はその際のアクティブマトリクス型
の液晶表示装置の１画素における平面図であり、この様
な画素が基板上に複数形成されている。ゲート線８と信
号線２の交差点４８近傍にＴＦＴ４７及び画素電極５０
が形成されている。図４（ｂ）は図４（ａ）のＡ−Ａ´
の断面図である。ここでは、２のゲート電極がゲート線
を兼ねており、またソース電極８が信号線を一部兼ねた
構造になっている。４０はＩＴＯの画素電極、４１はパ
ッシベーション膜、４２は光遮蔽層、でありガラス基板
１上にアレイ基板を形成する。このアレイ基板に対向す
る様に対向基板４４が液晶層４３を介して位置される。
４５は対向電極、４５はカラーフィルターである。この
様に、液晶表示装置では、ＴＦＴ４７のオン電流を大き
く取れるので、画素電極５０への充電時間を短縮するこ
とができ、液晶表示装置のスピードの早い動画表示を鮮
やかにすることができ、動画表示の性能を向上させるこ
とができる。
クティブマトリクス型の液晶表示装置に適用することが
できる。図４（ａ）はその際のアクティブマトリクス型
の液晶表示装置の１画素における平面図であり、この様
な画素が基板上に複数形成されている。ゲート線８と信
号線２の交差点４８近傍にＴＦＴ４７及び画素電極５０
が形成されている。図４（ｂ）は図４（ａ）のＡ−Ａ´
の断面図である。ここでは、２のゲート電極がゲート線
を兼ねており、またソース電極８が信号線を一部兼ねた
構造になっている。４０はＩＴＯの画素電極、４１はパ
ッシベーション膜、４２は光遮蔽層、でありガラス基板
１上にアレイ基板を形成する。このアレイ基板に対向す
る様に対向基板４４が液晶層４３を介して位置される。
４５は対向電極、４５はカラーフィルターである。この
様に、液晶表示装置では、ＴＦＴ４７のオン電流を大き
く取れるので、画素電極５０への充電時間を短縮するこ
とができ、液晶表示装置のスピードの早い動画表示を鮮
やかにすることができ、動画表示の性能を向上させるこ
とができる。
【００２１】ソース・ドレイン領域形成時のドーピング
方法はここに示した方法に限らず、質量分離を行う通常
のイオン注入でもよく、水素イオンだけを除去する簡易
的な質量分離をしてもよく、イオン照射時に基板の温度
を２００〜３００℃として活性化を促進させたり、レー
ザを照射してシリコン表面に接した不純物源から拡散的
にドーピングする方法なども用いることができる。ま
た、活性化のためのアニールについてドーピング直後に
行わずに最後にまとめて行ったり他の工程のアニール工
程と共通にすることもできる。さらに、この構造に対向
ブラックマトリックスがあっても良い。
方法はここに示した方法に限らず、質量分離を行う通常
のイオン注入でもよく、水素イオンだけを除去する簡易
的な質量分離をしてもよく、イオン照射時に基板の温度
を２００〜３００℃として活性化を促進させたり、レー
ザを照射してシリコン表面に接した不純物源から拡散的
にドーピングする方法なども用いることができる。ま
た、活性化のためのアニールについてドーピング直後に
行わずに最後にまとめて行ったり他の工程のアニール工
程と共通にすることもできる。さらに、この構造に対向
ブラックマトリックスがあっても良い。
【００２２】また、ドーピングをシリサイド形成の後に
行うことも可能である。これによりシリサイドとｎ層の
間のコンタクト抵抗を低減することができる。さらに、
シリサイド層の代りに光透過性の薄い金属層やＩＴＯ透
明導電膜を用いることもできる。その場合はシリコン表
面での選択ＣＶＤなどの成膜や薄い金属層や透明導電膜
を設けた後にネガレジストを塗布して裏面露光により感
光、現像してこれをマスクに上部絶縁膜上を除くように
エッチングしたり、リフトオフによって加工したりする
ことができる。その場合薄い金属層や透明導電膜がわず
かに上部絶縁膜と重なっていても同様な効果が得られ
る。
行うことも可能である。これによりシリサイドとｎ層の
間のコンタクト抵抗を低減することができる。さらに、
シリサイド層の代りに光透過性の薄い金属層やＩＴＯ透
明導電膜を用いることもできる。その場合はシリコン表
面での選択ＣＶＤなどの成膜や薄い金属層や透明導電膜
を設けた後にネガレジストを塗布して裏面露光により感
光、現像してこれをマスクに上部絶縁膜上を除くように
エッチングしたり、リフトオフによって加工したりする
ことができる。その場合薄い金属層や透明導電膜がわず
かに上部絶縁膜と重なっていても同様な効果が得られ
る。
【００２３】本実施例によれば、ソース、ドレイン電極
のうち一方がチャネル上部の絶縁膜にオーバーラップし
ているためにソースまたはドレイン領域に接したチャネ
ル領域の上部絶縁膜に接した面の電圧が電極の電位によ
り横方向の電界が小さくなり光照射で発生した電子−ホ
ール対が平面的に分離しにくくなり再結合しやすくなる
ためにリーク電流となるキャリアにならなくなる。ま
た、遮光性の金属電極であれば電極の下のチャネル領域
は光キャリアが発生しにくいので高抵抗の領域ができる
ためリーク電流が低減する。不純物イオンを加速してド
ーピングする際に上部絶縁膜にイオンが打ち込まれ正に
帯電する現象があり、半導体層のフェルミ準位が伝導帯
に近づく結果光電流が大きくなる。オーバラップ電極が
ソースの場合には上部絶縁膜の上の電位を低くすること
ができることから半導体のフェルミ準位の変化が抑えら
れ光電流が低減できる。
のうち一方がチャネル上部の絶縁膜にオーバーラップし
ているためにソースまたはドレイン領域に接したチャネ
ル領域の上部絶縁膜に接した面の電圧が電極の電位によ
り横方向の電界が小さくなり光照射で発生した電子−ホ
ール対が平面的に分離しにくくなり再結合しやすくなる
ためにリーク電流となるキャリアにならなくなる。ま
た、遮光性の金属電極であれば電極の下のチャネル領域
は光キャリアが発生しにくいので高抵抗の領域ができる
ためリーク電流が低減する。不純物イオンを加速してド
ーピングする際に上部絶縁膜にイオンが打ち込まれ正に
帯電する現象があり、半導体層のフェルミ準位が伝導帯
に近づく結果光電流が大きくなる。オーバラップ電極が
ソースの場合には上部絶縁膜の上の電位を低くすること
ができることから半導体のフェルミ準位の変化が抑えら
れ光電流が低減できる。
【００２４】一方、チャネル長は一方の電極のみを上部
絶縁膜に重ねるだけなので合わせ精度＋マージンだけの
チャネル長まで短くできる。 （実施例２）図５は実施例２に係るＴＦＴ付き液晶表示
装置を示したものである。図５（ａ）のＡ−Ａ´断面が
図５（ｂ）である。この実施例２が実施例１と異なる点
は、ＴＦＴのソース電極がチャネル保護層上にオーバー
ラップしている点、ブラックマトリックスが対向基板上
にある点などである。ここでは対向基板４４上にブラッ
クマトリックス５０があるので、光遮蔽層を特に必要と
しない。この実施例では、実施例１と同様の効果を奏す
ることに加えて、よりリーク電流が下がり電荷保護が良
くなる。なぜならば、ゲートパルスが下がることで画素
電圧が下がる現象があり、これによって保持状態でのソ
ース・ドレイン間電圧差は対向基板４４に対して画素が
負になる場合に大きくなる。このとき画素側が信号側よ
り電圧が低くなるがオーバーラップしているほうが電圧
が低い方がさらに光リーク電流が下がるためである。こ
こでは示していないが、本実施例のＴＦＴはソース電極
８側をオーバーラップする方がリーク電流がさらに小さ
くできることも分かった。これはオフ領域ではソース接
合が逆バイアスになることで電流を抑えているが光がソ
ース領域に照射されることで電流が増加すると考えられ
る。 （実施例３）図６は実施例３に係る液晶表示装置のＴＦ
Ｔ部分を示した平面図である。この実施例が実施例１と
異なる点はチャネル保護層にオーバーラップしているソ
ース・ドレイン電極の大きさがチャネル保護層に比べて
大きいことにある。この様なＴＦＴは実施例１と同様の
効果を奏することに加えて、上部絶縁膜を遮蔽する領域
が大きくなるため、さらに光リーク電流が下がる効果が
ある。 （実施例４）図７は実施例４に係る液晶表示装置のＴＦ
Ｔ部分を示した平面図である。この実施例が実施例１と
異なる点はチャネル保護層にオーバーラップしているソ
ース・ドレイン電極の大きさが異なる。図７に示すよう
にドレイン電極８がａ−Ｓｉ層６の幅よりも小さくして
いる。このような実施例においても実施例１と同様の効
果を期待することができる。さらに、この様なＴＦＴは
光リークが実施例１よりも大きくなるがこの実施例では
チャネル領域のａ−Ｓｉ層６とドレイン電極８が直接接
触することがないのでホール電流によるリーク電流を低
減できる。 （実施例５）図８は実施例５に係る液晶表示装置のＴＦ
Ｔ部分を示した平面図である。この実施例が実施例１と
異なる点はチャネル保護層が凹字状になっており、ゲー
ト幅方向においてドレイン電極８の幅がソース電極のは
場より大きな点などである。上部絶縁膜５の周辺長が長
くできるため周辺部の断面方向にあるａ−Ｓｉ層がソー
ス、ドレイン電極９、８の形成工程でわずかにシリサイ
ド化することで抵抗が下がる場合にも抵抗を高くするこ
とができる。
絶縁膜に重ねるだけなので合わせ精度＋マージンだけの
チャネル長まで短くできる。 （実施例２）図５は実施例２に係るＴＦＴ付き液晶表示
装置を示したものである。図５（ａ）のＡ−Ａ´断面が
図５（ｂ）である。この実施例２が実施例１と異なる点
は、ＴＦＴのソース電極がチャネル保護層上にオーバー
ラップしている点、ブラックマトリックスが対向基板上
にある点などである。ここでは対向基板４４上にブラッ
クマトリックス５０があるので、光遮蔽層を特に必要と
しない。この実施例では、実施例１と同様の効果を奏す
ることに加えて、よりリーク電流が下がり電荷保護が良
くなる。なぜならば、ゲートパルスが下がることで画素
電圧が下がる現象があり、これによって保持状態でのソ
ース・ドレイン間電圧差は対向基板４４に対して画素が
負になる場合に大きくなる。このとき画素側が信号側よ
り電圧が低くなるがオーバーラップしているほうが電圧
が低い方がさらに光リーク電流が下がるためである。こ
こでは示していないが、本実施例のＴＦＴはソース電極
８側をオーバーラップする方がリーク電流がさらに小さ
くできることも分かった。これはオフ領域ではソース接
合が逆バイアスになることで電流を抑えているが光がソ
ース領域に照射されることで電流が増加すると考えられ
る。 （実施例３）図６は実施例３に係る液晶表示装置のＴＦ
Ｔ部分を示した平面図である。この実施例が実施例１と
異なる点はチャネル保護層にオーバーラップしているソ
ース・ドレイン電極の大きさがチャネル保護層に比べて
大きいことにある。この様なＴＦＴは実施例１と同様の
効果を奏することに加えて、上部絶縁膜を遮蔽する領域
が大きくなるため、さらに光リーク電流が下がる効果が
ある。 （実施例４）図７は実施例４に係る液晶表示装置のＴＦ
Ｔ部分を示した平面図である。この実施例が実施例１と
異なる点はチャネル保護層にオーバーラップしているソ
ース・ドレイン電極の大きさが異なる。図７に示すよう
にドレイン電極８がａ−Ｓｉ層６の幅よりも小さくして
いる。このような実施例においても実施例１と同様の効
果を期待することができる。さらに、この様なＴＦＴは
光リークが実施例１よりも大きくなるがこの実施例では
チャネル領域のａ−Ｓｉ層６とドレイン電極８が直接接
触することがないのでホール電流によるリーク電流を低
減できる。 （実施例５）図８は実施例５に係る液晶表示装置のＴＦ
Ｔ部分を示した平面図である。この実施例が実施例１と
異なる点はチャネル保護層が凹字状になっており、ゲー
ト幅方向においてドレイン電極８の幅がソース電極のは
場より大きな点などである。上部絶縁膜５の周辺長が長
くできるため周辺部の断面方向にあるａ−Ｓｉ層がソー
ス、ドレイン電極９、８の形成工程でわずかにシリサイ
ド化することで抵抗が下がる場合にも抵抗を高くするこ
とができる。
【００２５】本発明は上記実施例に限定されるものでは
なく、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。上記実施例では半導体膜に非晶質Ｓｉ
膜を用いたが、微結晶、多結晶のものでも良い。また、
Ｓｉ以外のＩＶ族半導体例えばＧｅ、化合物半導体のＳ
ｉＧｅ等も用いることができる。ＳｉＧｅやＧｅなどを
用いても良い。
なく、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。上記実施例では半導体膜に非晶質Ｓｉ
膜を用いたが、微結晶、多結晶のものでも良い。また、
Ｓｉ以外のＩＶ族半導体例えばＧｅ、化合物半導体のＳ
ｉＧｅ等も用いることができる。ＳｉＧｅやＧｅなどを
用いても良い。
【００２６】またＴＦＴ全体の上にパッシベーション膜
となる窒化シリコン膜を成膜したり、さらにその上に光
の遮蔽を行う有機あるいは無機のブラックマトリクス層
を形成しても良い。
となる窒化シリコン膜を成膜したり、さらにその上に光
の遮蔽を行う有機あるいは無機のブラックマトリクス層
を形成しても良い。
【００２７】以上の実施例ではｎチャネルのＴＦＴを作
成したが、ｐチャネルのＴＦＴを作成することもでき
る。基板は、ガラス基板以外に、表面が絶縁性である基
板例えば、ＳＯＩ基板であっても良い。その他、本発明
の趣旨を逸脱しない範囲であれば様々な変形をすること
は可能である。
成したが、ｐチャネルのＴＦＴを作成することもでき
る。基板は、ガラス基板以外に、表面が絶縁性である基
板例えば、ＳＯＩ基板であっても良い。その他、本発明
の趣旨を逸脱しない範囲であれば様々な変形をすること
は可能である。
【００２８】
【発明の効果】以上説明したように本発明によれば、チ
ャネル長を短くしても光リーク電流が低く駆動能力が高
く、高速に動作する薄膜トランジスタを安定して提供す
ることができる。また、動画表示の向上を図った液晶表
示装置を提供することができる。
ャネル長を短くしても光リーク電流が低く駆動能力が高
く、高速に動作する薄膜トランジスタを安定して提供す
ることができる。また、動画表示の向上を図った液晶表
示装置を提供することができる。
【図１】本発明の実施例１に係る薄膜トランジスタの断
面図
面図
【図２】本発明の実施例１のに係る薄膜トランジスタの
平面図
平面図
【図３】本発明の実施例１に係る薄膜トランジスタを説
明する図
明する図
【図４】本発明の実施例１に関する薄膜トランジスタの
平面図、及び断面図
平面図、及び断面図
【図５】本発明の実施例２に関する薄膜トランジスタの
平面図、及び断面図
平面図、及び断面図
【図６】本発明の実施例３に関する薄膜トランジスタの
平面図
平面図
【図７】本発明の実施例４に関する薄膜トランジスタの
平面図
平面図
【図８】本発明の実施例５に関する薄膜トランジスタの
平面図
平面図
【図９】従来例の薄膜トランジスタの断面図
１：ガラス基板 ２：ゲート電極 ３：ゲート絶縁膜 ４：アモルファスシリコン層 ５：チャネル保護用絶縁膜 ６：ｎ+ アモルファスシリコン層 ７：Ｍｏシリサイド層 ８：ドレイン電極 ９：ソース電極
Claims (2)
- 【請求項１】表面絶縁性の基板上に形成されたゲート電
極と、このゲート電極上にゲート絶縁膜を介して形成さ
れ内部にチャネル領域が形成される半導体層と、この半
導体層上に形成されるチャネル保護用絶縁膜と、前記半
導体層の内部或いは接して設けられたソース・ドレイン
領域と、このソース・ドレイン領域上に形成されたソー
ス・ドレイン電極とを備えた薄膜電解効果トランジスタ
において、前記ソース・ドレイン電極のうちの一方が、
前記上部絶縁膜の上に重なっており、他方が前記チャネ
ル保護用絶縁膜から離れていることを特徴とする薄膜電
解効果トランジスタ。 - 【請求項２】表面絶縁性の第１の基板上に互いに直交方
向に形成されたゲート線及び信号線と、このゲート線及
び信号線の交差点の近傍に形成され前記ゲート線がゲー
ト電極に接続されると共に前記信号線がソース電極に接
続された薄膜電解効果トランジスタと、前記交差点の近
傍に形成され前記薄膜電解効果トランジスタのドレイン
電極に接続された画素電極と、前記第１の基板に液晶層
を介して対向して形成された第２の基板とを有する液晶
表示装置において、前記薄膜電解効果トランジスタが、
表面絶縁性の基板上に形成されたゲート電極と、このゲ
ート電極上にゲート絶縁膜を介して設けられチャネル領
域が形成される半導体層と、この半導体層上に形成され
たチャネル保護用絶縁膜と、前記半導体層の内部或いは
接して設けられたソース・ドレイン領域と、このソース
・ドレイン領域に接して形成されたソース・ドレイン電
極とを有し、前記ソース・ドレイン電極のうちの一方
が、前記上部絶縁膜の上に重なっており、他方が前記チ
ャネル保護用絶縁膜から離れていることを特徴とする液
晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062237A JPH08264790A (ja) | 1995-03-22 | 1995-03-22 | 薄膜電解効果トランジスタ及び液晶表示装置 |
| US08/618,305 US5712494A (en) | 1995-03-22 | 1996-03-18 | Thin film field effect transistor having an extension portion acting as a light shield and back gate |
| KR1019960007699A KR100199652B1 (ko) | 1995-03-22 | 1996-03-21 | 박막 전계 효과 트랜지스터 및 액정 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062237A JPH08264790A (ja) | 1995-03-22 | 1995-03-22 | 薄膜電解効果トランジスタ及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264790A true JPH08264790A (ja) | 1996-10-11 |
Family
ID=13194356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062237A Pending JPH08264790A (ja) | 1995-03-22 | 1995-03-22 | 薄膜電解効果トランジスタ及び液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5712494A (ja) |
| JP (1) | JPH08264790A (ja) |
| KR (1) | KR100199652B1 (ja) |
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| US6822293B2 (en) | 1998-07-16 | 2004-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device equipped with semiconductor circuits composed of semiconductor elements and process for production thereof |
| KR100712216B1 (ko) * | 2005-08-26 | 2007-04-27 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| JP2009290223A (ja) * | 1997-03-04 | 2009-12-10 | Lg Display Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2014082356A (ja) * | 2012-10-17 | 2014-05-08 | Nippon Hoso Kyokai <Nhk> | 薄膜デバイスの製造方法 |
| JP2014086705A (ja) * | 2012-10-26 | 2014-05-12 | Nippon Hoso Kyokai <Nhk> | 薄膜トランジスタの製造方法および薄膜デバイス |
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| JPH09203908A (ja) * | 1996-01-25 | 1997-08-05 | Furontetsuku:Kk | 液晶表示装置用薄膜トランジスタおよび液晶表示装置 |
| KR100194926B1 (ko) | 1996-05-11 | 1999-06-15 | 구자홍 | 구동회로 일체형 액정표시소자 및 제조방법 |
| KR100223901B1 (ko) * | 1996-10-11 | 1999-10-15 | 구자홍 | 액정 표시장치 및 제조방법 |
| JP3587040B2 (ja) * | 1997-12-18 | 2004-11-10 | ソニー株式会社 | 薄膜半導体装置及び表示装置 |
| JP3433101B2 (ja) * | 1998-06-03 | 2003-08-04 | 三洋電機株式会社 | 表示装置 |
| US6207984B1 (en) * | 1998-12-23 | 2001-03-27 | United Microelectronics Corp. | CMOS sensor |
| US6940142B2 (en) * | 2001-07-02 | 2005-09-06 | Xerox Corporation | Low data line capacitance image sensor array using air-gap metal crossover |
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| CN1842745B (zh) * | 2003-08-28 | 2013-03-27 | 株式会社半导体能源研究所 | 薄膜晶体管、薄膜晶体管的制造方法、以及显示器件的制造方法 |
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| KR101050300B1 (ko) * | 2004-07-30 | 2011-07-19 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
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| JP5152448B2 (ja) * | 2004-09-21 | 2013-02-27 | カシオ計算機株式会社 | 画素駆動回路及び画像表示装置 |
| KR100663360B1 (ko) * | 2005-04-20 | 2007-01-02 | 삼성전자주식회사 | 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들 |
| KR101189271B1 (ko) * | 2005-07-12 | 2012-10-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR101248003B1 (ko) * | 2006-05-09 | 2013-03-27 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| KR20110066370A (ko) | 2009-12-11 | 2011-06-17 | 한국전자통신연구원 | 박막트랜지스터 및 그의 제조방법 |
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